CN109559688A - 移位寄存器单元、栅极驱动电路以及控制方法 - Google Patents

移位寄存器单元、栅极驱动电路以及控制方法 Download PDF

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Abstract

本申请公开了一种移位寄存器单元，包括：输入子电路，其第一端与输入信号线连接，第二端与上拉节点连接；输出子电路，其第一端与上拉节点连接，第二端与时钟信号线连接，第三端与输出端连接，并且被配置为在上拉节点的控制下将时钟信号线的时钟信号输出至输出端；第一静电释放子电路，其第一端与上拉节点连接，第二端与静电释放控制线连接，第三端接地，并且被配置为在静电释放控制线的控制下释放在上拉节点处累积的静电。

Description

移位寄存器单元、栅极驱动电路以及控制方法
技术领域
本公开涉及显示技术领域，具体涉及一种移位寄存器单元、包括该移位寄存器单元的栅极驱动电路以及应用于该移位寄存器单元的控制方法。
背景技术
对于LCD产品，在其生产制造和使用过程中，静电防止是一项非常重要的工作。目前，对于栅极驱动电路(GOA)产品，通过静电释放(Electro-Static discharge，ESD)单元对其信号线做静电防止。然而，在产品制作及使用过程中，GOA单元内部(如下文中将要描述的PU、PD点处)也会有一定的电荷积累。长时间的电荷积累会使GOA单元中的薄膜晶体管处于Stress状态，薄膜晶体管的电学特性将会偏移，从而产生不良现象。
发明内容
针对以上问题，本专利提供一种新型移位寄存器单元的设计，即在原来的模型上增加薄膜晶体管，使其分别对移位寄存器单元内的特定节点(如下文中将要描述的上拉节点PU点、下拉节点PD点及输出端OUTPUT)放电。例如，当增加的薄膜晶体管的栅极为高电平时，对应的薄膜晶体管导通，通过导通的晶体管将PU、PD、OUTPUT点的拉至GND电位，从而给移位寄存器单元内部放电。
根据本公开的一方面，提出了一种移位寄存器单元，包括：输入子电路，其第一端与输入信号线连接，第二端与上拉节点(PU)连接；输出子电路，其第一端与上拉节点(PU)连接，第二端与时钟信号线(CLK)连接，第三端与输出端连接，并且被配置为在上拉节点(PU)的控制下将时钟信号线(CLK)的时钟信号输出至输出端；第一静电释放子电路，其第一端与上拉节点(PU)连接，第二端与静电释放控制线(GND_start)连接，第三端接地，并且被配置为在静电释放控制线(GND_start)的控制下释放在上拉节点(PU)处累积的静电。
在一个实施例中，该移位寄存器单元还包括：下拉控制子电路，其第一端与上拉节点(PU)相连接，第二端与第一电源线(VDD1、VDD2)相连接，第三端与第二电源线(LVSS)连接，并且被配置为根据上拉节点(PU)的电平、第一电源线(VDD1、VDD2)输入的第一电源信号以及第二电源线(LVSS)输入的第二电源信号，控制下拉节点(PD1、PD2)的电平；下拉子电路，其第一端与下拉节点(PD1、PD2)连接，第二端与上拉节点(PU)连接，第三端与输出端连接，第四端与第二电源线(LVSS)连接，并且被配置为在下拉节点(PD1、PD2)的控制下将上拉节点(PU)和输出端的电平下拉至第二电源线(LVSS)的第二电源信号；复位子电路，其第一端连接复位信号线(RST_PU)，其第二端连接上拉节点(PU)，其第三端与第二电源线(LVSS)连接，并且被配置为在复位信号线的控制下将上拉节点(PU)下拉至第二电源线(LVSS)的第二电源信号。
在一个实施例中，该移位寄存器单元还包括：第二静电释放子电路，其第一端与下拉节点(PD1、PD2)连接，第二端与静电释放控制线(GND_start)连接，第三端接地，并且被配置为在静电释放控制线(GND_start)的控制下释放在下拉节点(PD1、PD2)处累积的静电。
在一个实施例中，该移位寄存器单元还包括：第三静电释放子电路，其第一端与输出端连接，第二端与静电释放控制线(GND_start)连接，第三端接地，并且被配置为在静电释放控制线(GND_start)的控制下释放在输出端累积的静电。
在一个实施例中，第一静电释放子电路包括第一静电释放晶体管(M14)，其栅极与静电释放控制线(GND_start)连接，第一极与上拉节点(PU)连接，第二极接地。其中在静电释放控制线(GND_start)的控制下释放在上拉节点(PU)处累积的静电包括：在静电释放控制线(GND_start)上施加导通信号，使得第一静电释放晶体管(M14)导通，并通过接地端释放上拉节点(PU)处累积的静电。
在一个实施例中，第二静电释放子电路包括第二静电释放晶体管(M12、M13)，其栅极与静电释放控制线(GND_start)连接，第一极与下拉节点(PD1、PD2)连接，第二极接地。其中在静电释放控制线(GND_start)的控制下释放在下拉节点(PD1、PD2)处累积的静电包括：在静电释放控制线(GND_start)上施加导通信号，使得第二静电释放晶体管(M12、M13)导通，并通过接地端释放下拉节点(PD1、PD2)处累积的静电。
在一个实施例中，第三静电释放子电路包括第三静电释放晶体管(M15)，其栅极与静电释放控制线(GND_start)连接，第一极与输出端连接，第二极接地。其中在静电释放控制线(GND_start)的控制下释放在输出端累积的静电包括：在静电释放控制线(GND_start)上施加导通信号，使得第三静电释放晶体管(M15)导通，并通过接地端释放输出端处累积的静电。
根据本公开的另一方面，提出了一种应用如上所述的移位寄存器单元的栅极驱动电路，其包括级联的N级移位寄存器单元，所述移位寄存器单元为权利要求1－11之一所述的移位寄存器单元，其中，第i级的移位寄存器单元的输入端与第i-1级的移位寄存器单元的输出端连接，第i级的移位寄存器单元的输出端与第i-1级的移位寄存器单元的复位端连接，其中N为大于2的整数，1<i≤N；第1级的移位寄存器单元的输入端与帧输入信号控制线连接；第N级的移位寄存器单元的复位端与帧复位信号控制线连接。
根据本公开的另一方面，提出了一种包括如上所述的栅极驱动电路的显示装置。
根据本公开的另一方面，提出了一种控制方法，应用于如上所述的显示装置，包括：响应于显示装置的关机信号，在静电释放控制线(GND_start)上施加导通信号；以及第一静电释放子电路响应于所述静电释放控制线(GND_start)上的导通信号，释放在上拉节点(PU)处累积的静电。
在一个实施例中，该控制方法进一步包括：第二静电释放子电路响应于所述静电释放控制线(GND_start)上的导通信号，释放下拉节点(PD1、PD2)处累积的静电。
在一个实施例中，该控制方法进一步包括第三静电释放子电路响应于所述静电释放控制线(GND_start)上的导通信号，释放输出端处累积的静电。
利用本公开提供的移位寄存器单元、栅极驱动电路以及驱动方法，能够有效地释放移位寄存器单元内部累积的静电电荷，防止累积的静电导致移位寄存器单元内部的电学器件的性能发生改变。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员而言，在没有做出创造性劳动的前提下，还可以根据这些附图获得其他的附图。以下附图并未刻意按实际尺寸等比例缩放绘制，重点在于示出本公开的主旨。
图1是根据现有技术的一种移位寄存器单元的示例电路结构；
图2是根据现有技术的一种应用移位寄存器单元的栅极驱动电路；
图3是根据本公开的实施例的一种移位寄存器单元的示意性框图；
图4是根据本公开的实施例的一种移位寄存器单元的示例电路结构；
图5是本公开的实施例的一种移位寄存器单元的示意性框图；
图6是根据本公开的实施例的一种移位寄存器单元的示例电路结构；
图7是本公开的实施例的一种移位寄存器单元的示意性框图；
图8是根据本公开的实施例的一种移位寄存器单元的示例电路结构；
图9是根据本公开的实施例的一种移位寄存器单元的示例电路结构；
图10是根据本公开的实施例的应用移位寄存器单元的栅极驱动电路；
图11是根据本公开的一种栅极驱动电路的控制方法的流程图；以及
图12是根据本公开的一种显示装置的控制方法的流程图。
具体实施方式
下面将结合附图对本公开实施例中的技术方案进行清楚、完整地描述，显而易见地，所描述的实施例仅仅是本公开的部分实施例，而不是全部的实施例。基于本公开实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，也属于本公开保护的范围。
本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
本公开所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本实施例中，每个晶体管的漏极和源极的连接方式可以互换，因此，本公开实施例中各晶体管的漏极、源极实际是没有区别的。这里，仅仅是为了区分晶体管除栅极之外的两极，而将其中一极称为漏极，另一极称为源极。本公开实施例中采用的薄膜晶体管可以为N型晶体管，也可以为P型晶体管。在本公开实施例中，当采用N型薄膜晶体管时，其第一极可以是源极，第二极可以是漏极。在以下实施例中，以薄膜晶体管为N型晶体管为例进行的说明，即栅极的信号是高电平时，薄膜晶体管导通。可以想到，当采用P型晶体管时，需要相应调整驱动信号的时序。具体细节不在此赘述，但也应该在本发明的保护范围内。
图1是根据现有技术的一种移位寄存器单元的示例电路结构。根据图1所示的电路结构，移位寄存器单元经由输入信号线INPUT施加输入信号，并对输出电容C1进行充电，将上拉节点PU的电平拉高。之后经由时钟信号线CLK施加时钟信号，由于上拉节点PU电平为高并控制输出晶体管M3导通，从而在输出端输出输出信号。当上拉节点PU被上拉到高电平时，M6/M6’在上拉节点PU的控制下导通。由于第二电源线LVSS输入的是低电平，因此下拉节点PD1/PD2被下拉到低电平。例如，通过设计M8/M8’和M9/M9’的沟道宽长比，使得在上拉节点PU为高电平控制M6/M6’和M8/M8’导通时M5/M5’的栅极为低电平，因此M5/M5’截止，从而通过M6/M6’将下拉节点PD1/PD2下拉至低电平。当上拉节点PU被下拉到低电平时，M6/M6’和M8/M8’在PU点的控制下关断，从而使得PD1/PD2在VDD1/VDD2的控制下被上拉到高电平，并控制M10/M10’和M11/M11’导通，进一步维持上拉节点PU点为低电平。在输出端输出输出信号后，经由复位控制线RST_PU施加复位信号，对上拉节点PU进行复位。
在如图1所示的移位寄存器单元中，M5/M5’、M6/M6’、M8/M8’、M9/M9’、M10/M10’、M11/M11’以及电源线VDD1/VDD2构成两组结构相同的电路结构。在移位寄存器单元的驱动过程中，信号线VDD1/VDD2交替施加驱动信号(如高电平)，即当VDD1输入高电平时，VDD2输入低电平；当VDD1输入低电平时，VDD2输入高电平。通过上述控制方法使得上述两组相同的电路交替实现同样的电路控制功能，从而防止晶体管由于持续处于工作状态而出现电学特性的偏移。
根据现有的应用移位寄存器单元的栅极驱动电路，第一级移位寄存器单元的输出端OUTPUT连接到第二级移位寄存器单元的输入信号线Input，最后一级移位寄存器单元的输出端OUTPUT连接到倒数第二级移位寄存器单元的复位端RESET，除了第一级移位寄存器单元之外，每一级移位寄存器单元的输出端OUTPUT还连接到上一级移位寄存器单元的复位端RESET，除了最后一级移位寄存器单元之外，每一级移位寄存器单元的输出端OUTPUT还连接到下一级移位寄存器单元的输入信号线Input，即，对于第N级移位寄存器单元，其输入信号线Input连接到第N-1级移位寄存器单元的输出端OUTPUT，复位端RESET连接到第N+1级移位寄存器单元的输出端OUTPUT。第N级移位寄存器单元的时钟信号线CLK连接到第一时钟信号线CLK1，第N+1级移位寄存器单元的时钟信号线CLK连接到第二时钟信号线CLK2，其中第一时钟信号CLK1与第二时钟信号CLK2互补，即相位相差180度且电平相反。此外，第一级移位寄存器单元与帧输入信号控制线相连接，最后一级移位寄存器单元与帧复位信号控制线相连接。
在上述现有的栅极驱动电路中，每一级移位寄存器单元可以是一个移位寄存器单元组，每一个移位寄存器单元组包括一个或多个移位寄存器单元，例如如图2所示的根据现有技术的一种应用移位寄存器单元的栅极驱动电路。其中，每一级移位寄存器单元组包括3个移位寄存器单元。其中除了第一级移位寄存器单元组之外，每一级移位寄存器单元组中的每个移位寄存器单元的输出端OUTPUT还连接到上一级移位寄存器单元组中对应的一个移位寄存器单元的复位端RESET，除了最后一级移位寄存器单元组之外，每一级移位寄存器单元组中的每个移位寄存器单元的输出端OUTPUT还连接到下一级移位寄存器单元组中对应的一个移位寄存器单元的输入信号线Input。此外，第一级移位寄存器单元中的每个移位寄存器单元与帧输入信号控制线相连接，最后一级移位寄存器单元中的每个移位寄存器单元与帧复位信号控制线相连接。
如图2所示，第1级移位寄存器单元组中的三个移位寄存器单元的时钟信号线CLK分别连接到第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3，第2级移位寄存器单元组中的三个移位寄存器单元的时钟信号线CLK分别连接到第四时钟信号线CLK4、第五时钟信号线CLK5、第六时钟信号线CLK6。其中CLK1与CLK4互反、CLK2与CLK5互反、CLK3与CLK6互反。
图3是根据本公开的实施例的一种移位寄存器单元的示意性框图。如图3所示，该移位寄存器单元300包括：输入子电路310，其第一端与输入信号线INPUT连接，第二端与上拉节点PU连接；输出子电路320，其第一端与上拉节点PU连接，第二端与时钟信号线CLK连接，第三端与输出端OUTPUT连接，并且被配置为在上拉节点PU的控制下将时钟信号线CLK的时钟信号输出至输出端；第一静电释放子电路330，其第一端与上拉节点PU连接，第二端与静电释放控制线GND_start连接，第三端接地，例如，第一静电释放子电路330的第三端可以与地线GND相连接，其中地线GND可以与机箱外壳相连接。第一静电释放子电路330被配置为在静电释放控制线GND_start的控制下释放在上拉节点PU处累积的静电。
图4是根据本公开的实施例的一种移位寄存器单元的示例电路结构。以下结合图3和图4对该移位寄存器单元的电路结构进行详细说明。
如图4所示，在一个实施例中，输入子电路310包括输入晶体管M1，其中输入晶体管M1的栅极与第一极相连接并连接至输入端INPUT；输出子电路320包括输出晶体管M3及输出电容C1，其中输出晶体管M3的栅极与输出电容C1的第一端相连并连接到上拉节点PU，输出晶体管M3的第二端与输出电容C1的第二端相连并连接到输出端Output_N，输出晶体管M3的第二端与时钟信号线CLK连接。第一静电释放子电路330包括第一静电释放晶体管M14。其中第一静电释放晶体管M14的栅极与静电释放控制线GND_start相连接，第一极与上拉节点PU相连接，第二极接地。其中在静电释放控制线GND_start的控制下释放在上拉节点(PU)处累积的静电包括：在静电释放控制线GND_start上施加导通信号，使得第一静电释放晶体管M14导通，并通过接地端释放上拉节点PU处累积的静电。
根据本公开的移位寄存器单元400，当静电释放控制线GND_start输入导通信号时，控制第一静电释放晶体管M14导通，可以将上拉节点PU接地，并可以将上拉节点PU处累积的静电通过接地线释放。
图5图示了本公开的实施例的一种移位寄存器单元的示意性框图。图5中示出的输入子电路510、输出子电路520、第一静电释放子电路530与图3中示出的输入子电路310、输出子电路320、第一静电释放子电路330结构相同，在此不再赘述。
如图5所示，该移位寄存器单元500还可以包括：下拉控制子电路540，其第一端与上拉节点PU相连接，第二端与第一电源线VDD相连接，第三端与第二电源线LVSS连接，并且被配置为根据上拉节点PU的电平、第一电源线VDD输入的第一电源信号以及第二电源线LVSS输入的第二电源信号，控制下拉节点PD的电平。
该移位寄存器单元500还可以包括：下拉子电路550，其第一端与下拉节点PD连接，第二端与上拉节点PU连接，第三端与输出端OUTPUT连接，第四端与第二电源线LVSS连接，并且被配置为在下拉节点PD的控制下将上拉节点PU和输出端的电平下拉至第二电源线LVSS的第二电源信号。
该移位寄存器单元500还可以包括：复位子电路560，其第一端连接复位信号线RST_PU，其第二端连接上拉节点PU，其第三端与第二电源线LVSS连接，并且被配置为在复位信号线的控制下将上拉节点PU下拉至第二电源线LVSS的第二电源信号。
该移位寄存器单元500还可以包括：第二静电释放子电路570，其第一端与下拉节点PD1连接，第二端与静电释放控制线GND_start连接，第三端接地，例如，第二静电释放子电路570的第三端可以与地线GND相连接，其中地线GND可以与机箱外壳相连接。并且第二静电释放子电路570被配置为在静电释放控制线GND_start的控制下释放在下拉节点PD处累积的静电。
图6图示了根据本公开的实施例的一种移位寄存器单元的示例电路结构。以下结合图5和图6对该移位寄存器单元的电路结构进行详细说明。其中输入子电路510、输出子电路520、第一静电释放子电路530与图3中示出的输入子电路310、输出子电路320、第一静电释放子电路330结构相同，在此不再赘述。
如图6所示，在一个实施例中，下拉控制子电路540包括第一下拉控制晶体管M9、第二下拉控制晶体管M5、第三下拉控制晶体管M8、第四下拉控制晶体管M6，其中第一下拉控制晶体管M9的栅极与第一极相连并连接到第三电源线VDD，第二极连接到第二下拉控制晶体管M5的栅极，并连接到第三下拉控制晶体管M8的第一极；第二下拉控制晶体管M5的第一极与第一电源线VDD连接，第二极与下拉节点PD连接；第三下拉控制晶体管M8的栅极与上拉节点PU连接，第二极与第二电源线LVSS连接；第四下拉控制晶体管M6的栅极与上拉节点PU连接，第一极与下拉节点PD连接，第二极与第二电源线LVSS连接。
在一个实施例中，下拉子电路550包括第一下拉晶体管M10和第二下拉晶体管M11，其中所述第一下拉晶体管M10的栅极与所述下拉节点PD连接，第一极与所述输出端连接，第二极与所述第二电源线LVSS连接；所述第二下拉晶体管M11的栅极与所述下拉节点PD连接，第一极与所述上拉节点PU连接，第二极与所述第二电源线LVSS连接。
在一个实施例中，复位子电路560包括复位晶体管M2，其中复位晶体管M2的栅极与复位信号线连接，第一极与上拉节点PU连接，第二极与第二电源线LVSS连接。
在一个实施例中，第二静电释放子电路570包括第二静电释放晶体管M12，其栅极与静电释放控制线GND_start连接，第一极与下拉节点PD连接，第二极接地。其中在静电释放控制线GND_start的控制下释放在下拉节点PD处累积的静电包括在静电释放控制线GND_start上施加导通信号，使得第二静电释放晶体管M12导通，并通过接地端释放下拉节点PD处累积的静电。
根据本公开的移位寄存器单元600，当静电释放控制线GND_start输入导通信号时，控制第二静电释放晶体管M12导通，可以将下拉节点PD接地，并可以将下拉节点PD处累积的静电通过接地线释放。
此外，尽管在图中没有示出，根据本公开的原理，本领域技术人员也容易想到基于本公开描述的移位寄存器单元600的各种修改。例如，可以在根据本公开的移位寄存器单元500或移位寄存器单元600中省略第一静电释放子电路。
图7图示了本公开的实施例的一种移位寄存器单元的示意性框图。图7中示出的输入子电路710、输出子电路720、第一静电释放子电路730、下拉控制子电路740、下拉子电路750、复位子电路760、第二静电释放子电路770与图5中示出的输入子电路510、输出子电路520、第一静电释放子电路530、下拉控制子电路540、下拉子电路550、复位子电路560、第二静电释放子电路570结构相同，在此不再赘述。
如图7所示，该移位寄存器单元700还可以包括第三静电释放子电路780，其第一端与输出端连接，第二端与静电释放控制线(GND_start)连接，第三端接地，例如，第三静电释放子电路780的第三端可以与地线GND相连接，其中地线GND可以与机箱外壳相连接。并且第三静电释放子电路780被配置为在静电释放控制线(GND_start)的控制下释放在输出端累积的静电。
图8图示了根据本公开的实施例的一种移位寄存器单元的示例电路结构。以下结合图7和图8对该移位寄存器单元的电路结构进行详细说明。其中输入子电路710、输出子电路720、第一静电释放子电路730、下拉控制子电路740、下拉子电路750、复位子电路760、第二静电释放子电路770与图6中示出的输入子电路510、输出子电路520、第一静电释放子电路530、下拉控制子电路540、下拉子电路550、复位子电路560、第二静电释放子电路570结构相同，在此不再赘述。
在一个实施例中，第三静电释放子电路780包括第三静电释放晶体管M15，其栅极与静电释放控制线GND_start连接，第一极与输出端连接，第二极接地。在静电释放控制线GND_start的控制下释放在输出端累积的静电包括：在静电释放控制线GND_start上施加导通信号，使得第三静电释放晶体管M15导通，并通过接地端释放输出端处累积的静电。
根据本公开的移位寄存器单元800，当静电释放控制线GND_start输入导通信号时，控制第三静电释放晶体管M15导通，可以将输出端OUTPUT接地，并可以将输出端OUTPUT处累积的静电通过接地线释放。
此外，尽管在图中没有示出，根据本公开的原理，本领域技术人员也容易想到基于本公开描述的移位寄存器单元700或移位寄存器单元800的各种修改。例如，在一个修改中，可以在根据本公开的移位寄存器单元700/800中省略第二静电释放子电路、下拉控制子电路及下拉子电路。在进一步的修改中，在省略了本公开的移位寄存器单元700或移位寄存器单元800中的第二静电释放子电路、下拉控制子电路及下拉子电路的情况下，可以选择性地省略第一静电释放子电路。在另一个修改中，在保留本公开的移位寄存器单元700或移位寄存器单元800中的下拉控制子电路及下拉子电路的情况下，可以在根据本公开的移位寄存器单元700/800中选择性地省略第一静电释放子电路和/或第二静电释放子电路。
图9图示了根据本公开的实施例的一种移位寄存器单元的示例电路结构。以下结合图7、图8和图9对该移位寄存器单元的电路结构进行详细说明。其中，图9中示出的输入子电路710、输出子电路720、第一静电释放子电路730、复位子电路760、第三静电释放子电路780与图7、图8中示出的结构相同，在此处不再加以赘述。
在一个实施例中，在如图9所示的移位寄存器单元900中，下拉控制子电路740包括两个具有相同结构的子单元，其中第一下拉控制子单元包括第一下拉控制晶体管M9、第二下拉控制晶体管M5、第三下拉控制晶体管M8、第四下拉控制晶体管M6，第二下拉控制子单元包括第一下拉控制晶体管M9’、第二下拉控制晶体管M5’、第三下拉控制晶体管M8’、第四下拉控制晶体管M6’。
类似的，下拉子电路750包括两个具有相同结构的子单元，其中第一下拉子单元包括第一下拉晶体管M10和第二下拉晶体管M11，第二下拉子单元包括第一下拉晶体管M10’和第二下拉晶体管M11’。
如图9所示，第一下拉控制子单元与第一下拉子单元经由第一下拉节点PD1相互连接，第二下拉控制子单元与第二下拉子单元经由第二下拉节点PD2相互连接。
在一个实施例中，在移位寄存器单元900中，第二静电释放子电路包括两个具有相同结构的子单元。例如，第二静电释放子电路可以包括第二静电释放晶体管M12、M13。其中M12的栅极与静电释放控制线GND_start相连接，第一极与第一下拉节点PD1相连接，第二极接地；M13的栅极与静电释放控制线GND_start相连接，第一极与第二下拉节点PD2相连接，第二极接地。
在一个实施例中，第二静电释放子电路配置成在静电释放控制线GND_start的控制下释放第一下拉节点PD1与第二下拉节点PD2处累积的电荷。例如，当静电释放控制线GND_start输入导通信号时，晶体管M12、M13均导通，并将第一下拉节点PD1与第二下拉节点PD2接地。
根据本公开的移位寄存器单元900，当静电释放控制线GND_start输入导通信号时，控制第二静电释放晶体管M12、M13导通，可以将下拉节点PD1、PD2接地，并可以将下拉节点PD1、PD2处累积的静电通过接地线释放。
根据本公开的另一方面，还提供了一种栅极驱动电路。如图10所示，该栅极驱动电路包括多级级联的移位寄存器单元，其中任意一级或多级的移位寄存器单元可以采用如前所述的任一移位寄存器单元的结构。例如，该栅极驱动电路中多级级联的所有移位寄存器单元均采用如上所述的移位寄存器单元的结构，或该栅极驱动电路中多级级联的部分移位寄存器单元可以采用如上所述的移位寄存器单元的结构。
其中，图10所示的栅极驱动电路的移位寄存器单元的级联结构与图2中所示的栅极驱动电路的移位寄存器单元的级联结构相同，在此不加赘述。
如图10所示，根据本公开的栅极驱动电路中应用如上所述的移位寄存器单元均与静电释放控制线GND_start以及地线GND相连接。
根据本公开的又一方面，还提供了一种应用于如前所述的任一移位寄存器单元的控制方法。
图11是根据本公开的一种栅极驱动电路的控制方法的流程图。如图11所示，根据本公开的栅极驱动电路的控制方法包括：
步骤1102：在栅极驱动电路的测试工序完成之后，在静电释放控制线上施加导通信号；
步骤1104：第一静电释放子电路响应于所述静电释放控制线上的导通信号，释放在上拉节点处累积的静电；
步骤1106：第二静电释放子电路响应于所述静电释放控制线上的导通信号，释放下拉节点处累积的静电；
步骤1108：第三静电释放子电路响应于所述静电释放控制线上的导通信号，释放输出端处累积的静电。
在步骤1102中，在栅极驱动电路的测试工序完成之后，在静电释放控制线上施加导通信号。例如，在如Array Test、Cell Test工序完成之后，给GND_start以高电平。在静电释放控制线的控制下，如上所述，通过上述的第一静电释放电路和/或第二静电释放电路和/或第三静电释放电路将上拉节点PU和/或下拉节点PD/输出端OUTPUT接地，释放栅极驱动电路单元内部累积的电荷，从而防止产品制造及搬运过程中栅极驱动电路内部的静电积累。
在步骤1104中，第一静电释放子电路包括第一静电释放晶体管。其中第一静电释放晶体管的栅极与静电释放控制线GND_start相连接，第一极与上拉节点PU相连接，第二极接地。第一静电释放子电路响应于所述静电释放控制线上的导通信号，释放在上拉节点处累积的静电包括：第一静电释放晶体管在静电释放控制线GND_start施加的导通信号的控制下导通(例如，第一静电释放晶体管为N型晶体管，导通信号为高电平，或第一静电释放晶体管为P型晶体管，导通信号为低电平)，并通过接地端释放上拉节点PU处累积的静电。
在步骤1106中，第二静电释放子电路包括第二静电释放晶体管，其栅极与静电释放控制线GND_start连接，第一极与下拉节点PD连接，第二极接地。第二静电释放子电路响应于所述静电释放控制线上的导通信号，释放下拉节点处累积的静电包括：第二静电释放晶体管在静电释放控制线GND_start施加的导通信号的控制下导通(例如，第二静电释放晶体管为N型晶体管，导通信号为高电平，或第一静电释放晶体管为P型晶体管，导通信号为低电平)，并通过接地端释放下拉节点PD处累积的静电。
在步骤1108中，第三静电释放子电路包括第三静电释放晶体管，其栅极与静电释放控制线GND_start连接，第一极与输出端连接，第二极接地。第三静电释放子电路响应于所述静电释放控制线上的导通信号，释放输出端处累积的静电包括：第三静电释放晶体管在静电释放控制线GND_start施加的导通信号的控制下导通(例如，第三静电释放晶体管为N型晶体管，导通信号为高电平，或第一静电释放晶体管为P型晶体管，导通信号为低电平)，并通过接地端释放输出端处累积的静电。
图11仅示出了根据本公开的栅极驱动电路的控制方法的一种实施例。根据本公开的原理可以想到，上述流程中的步骤1104、1106、1108中的一个或多个可以省略。例如，当移位寄存器单元中不包括第一静电释放子电路时，步骤1104可以省略。又例如，当移位寄存器单元中不包括第二静电释放子电路时，步骤1106可以省略。又例如，当移位寄存器单元中不包括第三静电释放子电路时，步骤1108可以省略。
图12是根据本公开的一种显示装置的控制方法的流程图。如图12所示，根据本公开的栅极驱动电路的控制方法包括：
步骤1202：在响应于显示装置的关机信号，在静电释放控制线上施加导通信号；
步骤1204：第一静电释放子电路响应于所述静电释放控制线上的导通信号，释放在上拉节点处累积的静电；
步骤1206：第二静电释放子电路响应于所述静电释放控制线上的导通信号，释放下拉节点处累积的静电；
步骤1208：第三静电释放子电路响应于所述静电释放控制线上的导通信号，释放输出端处累积的静电。
在步骤1202中，响应于显示装置的关机信号(例如当用户按下关机键后)，在静电释放控制线GND_start上施加导通信号。例如，给GND_start以高电平。在静电释放控制线的控制下，如上所述，通过上述的第一静电释放电路和/或第二静电释放电路和/或第三静电释放电路将上拉节点PU和/或下拉节点PD/输出端OUTPUT接地，释放栅极驱动电路单元内部累积的电荷，从而防止使用过程中栅极驱动电路内部的静电积累。
在步骤1204中，第一静电释放子电路包括第一静电释放晶体管。其中第一静电释放晶体管的栅极与静电释放控制线GND_start相连接，第一极与上拉节点PU相连接，第二极接地。第一静电释放子电路响应于所述静电释放控制线上的导通信号，释放在上拉节点处累积的静电包括：第一静电释放晶体管在静电释放控制线GND_start施加的导通信号的控制下导通(例如，第一静电释放晶体管为N型晶体管，导通信号为高电平，或第一静电释放晶体管为P型晶体管，导通信号为低电平)，并通过接地端释放上拉节点PU处累积的静电。
在步骤1206中，第二静电释放子电路包括第二静电释放晶体管，其栅极与静电释放控制线GND_start连接，第一极与下拉节点PD连接，第二极接地。第二静电释放子电路响应于所述静电释放控制线上的导通信号，释放下拉节点处累积的静电包括：第二静电释放晶体管在静电释放控制线GND_start施加的导通信号的控制下导通(例如，第二静电释放晶体管为N型晶体管，导通信号为高电平，或第一静电释放晶体管为P型晶体管，导通信号为低电平)，并通过接地端释放下拉节点PD处累积的静电。
在步骤1208中，第三静电释放子电路包括第三静电释放晶体管，其栅极与静电释放控制线GND_start连接，第一极与输出端连接，第二极接地。第三静电释放子电路响应于所述静电释放控制线上的导通信号，释放输出端处累积的静电包括：第三静电释放晶体管在静电释放控制线GND_start施加的导通信号的控制下导通(例如，第三静电释放晶体管为N型晶体管，导通信号为高电平，或第一静电释放晶体管为P型晶体管，导通信号为低电平)，并通过接地端释放输出端处累积的静电。
图12仅示出了根据本公开的显示装置的控制方法的一种实施例。根据本公开的原理可以想到，上述流程中的步骤1204、1206、1208中的一个或多个可以省略。例如，当移位寄存器单元中不包括第一静电释放子电路时，步骤1204可以省略。又例如，当移位寄存器单元中不包括第二静电释放子电路时，步骤1206可以省略。又例如，当移位寄存器单元中不包括第三静电释放子电路时，步骤1208可以省略。
在另一实施例中，根据本公开的栅极驱动电路在静置过程中，由于第一静电释放电路、第二静电释放电路、第三静电释放电路可以与机箱外壳(如模组外壳)等相连接，通过电容之间的耦合可以将栅极驱动电路单元内部存在的静电释放到地线GND上，从而可以尽快释放栅极驱动电路单元内部的景点积累。
除非另有定义，这里使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员共同理解的相同含义。还应当理解，诸如在通常字典里定义的那些术语应当被解释为具有与它们在相关技术的上下文中的含义相一致的含义，而不应用理想化或极度形式化的意义来解释，除非这里明确地这样定义。
上面是对本发明的说明，而不应被认为是对其的限制。尽管描述了本发明的若干示例性实施例，但本领域技术人员将容易地理解，在不背离本发明的新颖教学和优点的前提下可以对示例性实施例进行许多修改。因此，所有这些修改都意图包含在权利要求书所限定的本发明范围内。应当理解，上面是对本发明的说明，而不应被认为是限于所公开的特定实施例，并且对所公开的实施例以及其他实施例的修改意图包含在所附权利要求书的范围内。本发明由权利要求书及其等效物限定。

Claims (17)

1.一种移位寄存器单元，包括：
输入子电路，其第一端与输入信号线连接，第二端与上拉节点连接；
输出子电路，其第一端与上拉节点连接，第二端与时钟信号线连接，第三端与输出端连接，并且被配置为在上拉节点的控制下将时钟信号线的时钟信号输出至输出端；
第一静电释放子电路，其第一端与上拉节点连接，第二端与静电释放控制线连接，第三端接地，并且被配置为在静电释放控制线的控制下释放在上拉节点处累积的静电。
2.如权利要求1所述的移位寄存器单元，还包括：
下拉控制子电路，其第一端与上拉节点相连接，第二端与第一电源线相连接，第三端与第二电源线连接，并且被配置为根据上拉节点的电平、第一电源线输入的第一电源信号以及第二电源线输入的第二电源信号，控制下拉节点的电平；
下拉子电路，其第一端与下拉节点连接，第二端与上拉节点连接，第三端与输出端连接，第四端与第二电源线连接，并且被配置为在下拉节点的控制下将上拉节点和输出端的电平下拉至第二电源线的第二电源信号；
复位子电路，其第一端连接复位信号线，其第二端连接上拉节点，其第三端与第二电源线连接，并且被配置为在复位信号线的控制下将上拉节点下拉至第二电源线的第二电源信号。
3.如权利要求2所述的移位寄存器单元，还包括：
第二静电释放子电路，其第一端与下拉节点连接，第二端与静电释放控制线连接，第三端接地，并且被配置为在静电释放控制线的控制下释放在下拉节点处累积的静电。
4.如权利要求1-3之一所述的移位寄存器单元，还包括：
第三静电释放子电路，其第一端与输出端连接，第二端与静电释放控制线连接，第三端接地，并且被配置为在静电释放控制线的控制下释放在输出端累积的静电。
5.如权利要求1所述的移位寄存器单元，其中，
第一静电释放子电路包括第一静电释放晶体管，其栅极与静电释放控制线连接，第一极与上拉节点连接，第二极接地。
6.如权利要求5所述的移位寄存器单元，其中在静电释放控制线的控制下释放在上拉节点处累积的静电包括：
在静电释放控制线上施加导通信号，使得第一静电释放晶体管导通，并通过接地端释放上拉节点处累积的静电。
7.如权利要求3所述的移位寄存器单元，其中
第二静电释放子电路包括第二静电释放晶体管，其栅极与静电释放控制线连接，第一极与下拉节点连接，第二极接地。
8.如权利要求7所述的移位寄存器单元，其中在静电释放控制线的控制下释放在下拉节点处累积的静电包括：
在静电释放控制线上施加导通信号，使得第二静电释放晶体管导通，并通过接地端释放下拉节点处累积的静电。
9.如权利要求4所述的移位寄存器单元，其中
第三静电释放子电路包括第三静电释放晶体管，其栅极与静电释放控制线连接，第一极与输出端连接，第二极接地。
10.如权利要求9所述的移位寄存器单元，其中在静电释放控制线的控制下释放在输出端累积的静电包括：
在静电释放控制线上施加导通信号，使得第三静电释放晶体管导通，并通过接地端释放输出端处累积的静电。
11.如权利要求1所述的移位寄存器单元，其中，
输入子电路包括输入晶体管，其中
输入晶体管的栅极与第一极相连接并连接至输入端，第二极与上拉节点连接；
输出子电路包括输出晶体管及输出电容，其中
输出晶体管的栅极与输出电容的第一端相连并连接到上拉节点，输出晶体管的第二端与输出电容的第二端相连并连接到输出端，输出晶体管的第二端与时钟信号线连接。
12.如权利要求2所述的移位寄存器单元，其中，
下拉控制子电路包括第一下拉控制晶体管、第二下拉控制晶体管、第三下拉控制晶体管、第四下拉控制晶体管，其中
第一下拉控制晶体管的栅极与第一极相连并连接到第三电源线，第二极连接到第二下拉控制晶体管的栅极，并连接到第三下拉控制晶体管的第一极；
第二下拉控制晶体管的第一极与第一电源线连接，第二极与下拉节点连接；
第三下拉控制晶体管的栅极与上拉节点连接，第二极与第二电源线连接；
第四下拉控制晶体管的栅极与上拉节点连接，第一极与下拉节点连接，第二极与第二电源线连接；
所述下拉子电路包括第一下拉晶体管和第二下拉晶体管，其中
所述第一下拉晶体管的栅极与所述下拉节点连接，第一极与所述输出端连接，第二极与所述第二电源线连接；
所述第二下拉晶体管的栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述第二电源线连接；以及
复位子电路包括复位晶体管，其中
复位晶体管的栅极与复位信号线连接，第一极与上拉节点连接，第二极与第二电源线连接。
13.一种栅极驱动电路，包括级联的N级移位寄存器单元，所述移位寄存器单元为权利要求1－12之一所述的移位寄存器单元，其中，
第i级的移位寄存器单元的输入端与第i-1级的移位寄存器单元的输出端连接，第i级的移位寄存器单元的输出端与第i-1级的移位寄存器单元的复位端连接，其中N为大于2的整数，1<i≤N；
第1级的移位寄存器单元的输入端与帧输入信号控制线连接；
第N级的移位寄存器单元的复位端与帧复位信号控制线连接。
14.一种显示装置，包括如权利要求13所述的栅极驱动电路。
15.一种控制方法，应用于如权利要求14所述的显示装置，包括：
响应于显示装置的关机信号，在静电释放控制线上施加导通信号；以及
第一静电释放子电路响应于所述静电释放控制线上的导通信号，释放在上拉节点处累积的静电。
16.如权利要求15所述的控制方法，进一步包括：
第二静电释放子电路响应于所述静电释放控制线上的导通信号，释放下拉节点处累积的静电。
17.如权利要求15或16所述的控制方法，进一步包括：
第三静电释放子电路响应于所述静电释放控制线上的导通信号，释放输出端处累积的静电。
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