CN113077741A - Goa电路及显示面板 - Google Patents

Abstract

本申请提供的GOA电路包括N级级联设置的GOA单元，第n级GOA单元包括节点控制模块、上拉模块、下拉模块、下拉维持模块以及中停控制模块，1<n<N‑1，n、N均为正整数。在GOA电路中，通过在第十晶体管的栅极和第二节点之间设置第十一晶体管，且第十一晶体管的栅极连接于接地端，从而减弱第十晶体管阈值电压负漂以及关态电流增加的趋势，进而在GOA电路处于触控中停阶段时，抑制第一节点漏电。

Description

GOA电路及显示面板

技术领域

本申请涉及显示领域，具体涉及一种GOA电路及显示面板。

背景技术

GOA(Gate Driver on Array，集成栅极驱动电路)技术是利用现有薄膜晶体管阵列制程将栅极驱动电路制作在阵列基板上，实现对扫描线逐行扫描的一项技术。然而，现有的GOA电路长期在高温高湿环境下工作时，薄膜晶体管极易产生漏电，进而导致GOA电路失效。

发明内容

本申请提供一种GOA电路及显示面板，可以解决GOA电路长期使用时极易产生漏电，进而使得GOA电路失效的技术问题。

第一方面，本申请提供一种GOA电路，其包括N级级联设置的GOA单元，第n级GOA单元包括节点控制模块、上拉模块、下拉模块、下拉维持模块以及中停控制模块，1<n<N-1，n、N均为正整数；

所述节点控制模块接入上一级扫描信号、下一级扫描信号、第一扫描控制信号以及第二扫描控制信号，并电性连接于第一节点以及第二节点，所述节点控制模块用于根据所述上一级扫描信号、所述下一级扫描信号、所述第一扫描控制信号以及所述第二扫描控制信号，拉高所述第一节点的电位以及拉低所述第二节点的电位；

所述上拉模块接入本级时钟信号，并电性连接于所述第一节点，所述上拉模块用于根据所述本级时钟信号以及所述第一节点的电位在本级扫描信号输出端输出本级扫描信号；

所述下拉模块电性连接于所述第二节点，所述下拉模块用于根据所述第二节点的电位下拉所述扫描信号输出端的电位；

所述下拉维持模块接入上一级时钟信号、下一级时钟信号、所述第一扫描控制信号以及所述第二扫描控制信号，并电性连接于所述第一节点以及所述第二节点，所述下拉维持模块用于根据所述上一级时钟信号、所述下一级时钟信号、所述第一扫描控制信号以及所述第二扫描控制信号，拉低所述第一节点的电位以及拉高所述第二节点的电位；

所述中停控制模块接入中停控制信号，所述中停控制模块用于在所述GOA电路处于触控中停阶段时，基于所述中停控制信号拉低所述本级扫描信号输出端的电位；所述下拉维持模块还用于在所述触控中停阶段抑制所述第一节点漏电。

在本申请提供的GOA电路中，所述节点控制模块包括第一晶体管、第二晶体管、第三晶体管、第一电容以及第二电容；

所述第一晶体管的栅极接入所述上一级扫描信号，所述第一晶体管的源极接入第一扫描控制信号，所述第一晶体管的漏极电性连接于所述第一节点；

所述第二晶体管的栅极接入所述下一级扫描信号，所述第二晶体管的源极接入第二扫描控制信号，所述第二晶体管的漏极电性连接于所述第一节点；

所述第三晶体管的栅极电性连接于所述第一节点，所述第三晶体管的源极接入恒压低电平信号，所述第三晶体管的漏极电性连接于所述第二节点；

所述第一电容的第一端电性连接于所述第一节点，所述第一电容的第二端接入所述恒压低电平信号；

所述第二电容的第一端电性连接于所述第二节点，所述第二电容的第二端接入所述恒压低电平信号。

在本申请提供的GOA电路中，所述上拉模块包括第四晶体管以及第五晶体管；

所述第四晶体管的栅极接入恒压高电平信号，所述第四晶体管的源极电性连接于所述第一节点，所述第四晶体管的漏极与所述第五晶体管的栅极电性连接；

所述第五晶体管的源极接入所述本级时钟信号，所述第五晶体管的漏极电性连接于所述本级扫描信号输出端。

在本申请提供的GOA电路中，所述下拉模块包括第六晶体管；

所述第六晶体管的栅极电性连接于所述第二节点，所述第六晶体管的源极接入恒压低电平信号，所述第六晶体管的漏极电性连接于所述本级扫描信号输出端。

在本申请提供的GOA电路中，所述下拉维持模块包括第七晶体管、第八晶体管、第九晶体管、第十晶体管以及第十一晶体管；

所述第七晶体管的栅极接入所述第一扫描控制信号，所述第七晶体管的源极接入所述下一级时钟信号，所述第七晶体管的漏极电性连接于所述第八晶体管的漏极以及所述第九晶体管的栅极；

所述第八晶体管的栅极接入所述第二扫描控制信号，所述第八晶体管的源极接入所述上一级时钟信号；

所述第九晶体管的源极接入恒压高电平信号，所述第九晶体管的漏极电性连接于所述第二节点；

所述第十晶体管的栅极电性连接于所述第十一晶体管的漏极，所述第十晶体管的源极接入恒压低电平信号，所述第十晶体管的漏极电性连接于所述第一节点；

所述第十一晶体管的栅极连接于接地端，所述第十一晶体管的源极电性连接于所述第二节点。

在本申请提供的GOA电路中，当所述第二节点的电位为所述恒压高电平信号的电位时，所述第十一晶体管关闭，所述第十一晶体管的漏极的电位为所述接地端的电位与所述第十一晶体管的阈值电压之间的压差。

在本申请提供的GOA电路中，所述第十晶体管的栅极的电位与所述第十晶体管的漏极的电位之间的压差小于所述恒压高电位与所述恒压低电位的压差。

在本申请提供的GOA电路中，所述中停控制模块包括第十二晶体管；

所述第十二晶体管的栅极接入所述中停控制信号，所述第十二晶体管的源极接入恒压低电平信号，所述第十二晶体管的漏极电性连接于所述本级扫描信号输出端。

在本申请提供的GOA电路中，所述GOA电路还包括第十三晶体管、第十四晶体管以及第十五晶体管；

所述第十三晶体管的栅极、所述第十三晶体管的源极、所述第十四晶体管的栅极以及所述第十五晶体管的栅极均接入放电控制信号，所述第十三晶体管的漏极电性连接于所述本级扫描信号输出端；

所述第十四晶体管的源极接入恒压低电平信号，所述第十四晶体管的漏极电性连接于所述第二节点；

所述第十五晶体管的源极接入所述恒压低电平信号，所述第十五晶体管的漏极电性连接于所述下拉维持模块。

第二方面，本申请还提供一种显示面板，其包括上述任一所述的GOA电路。

本申请提供一种GOA电路及显示面板，在GOA电路中，通过在第十晶体管的栅极和第二节点之间设置第十一晶体管，且第十一晶体管的栅极电性连接于接地端，从而减弱第十晶体管负漂以及关态电流增加的趋势，进而在GOA电路处于触控中停阶段时，抑制第一节点漏电。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的显示面板的结构示意图；

图2为本申请实施例提供的GOA电路中的第n级GOA单元的结构示意图；

图3为本申请实施例提供的GOA电路中的第n级GOA单元的电路示意图；

图4为本申请实施例提供的GOA电路中的第n级GOA单元的时序示意图；

图5为本本申请实施例提供的GOA电路中的第n级GOA单元的另一电路示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定开关晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。

请参阅图1，图1为本申请实施例提供的显示面板的结构示意图。如图1所示，本申请实施例提供的显示面板100包括显示区域10以及设置在显示区域10外的GOA电路区域20。显示区域10上设置有多条扫描线、多条数据线以及多条扫描线与多条数据线交叉限定的多个子像素单元。GOA电路区域20上设置有GOA电路，GOA电路包括多级GOA单元，多级GOA单元与多条扫描线一一对应连接；即，GOA单元的数量与扫描线的数量相等。

其中，GOA电路可以包括多个级联设置的奇数级GOA单元以及多个级联设置的偶数级GOA单元。多个级联设置的奇数级GOA单元设置在显示区域10的一侧，多个级联设置的偶数级GOA单元设置在显示区域10的另一侧。比如，GOA电路包括M级GOA单元，M为正整数。当M为偶数时，第1级GOA单元、第3级GOA单元、第5级GOA单元、……、第M-1级GOA单元级联设置。第2级GOA单元、第4级GOA单元、第6级GOA单元、……、第M级GOA单元级联设置。

在本申请实施例中，GOA电路包括N级级联设置的GOA单元。在一些实施方式中，N级级联设置的GOA单元可以为多个级联设置的奇数级GOA单元，也可以为多个级联设置的偶数级GOA单元。

在本申请实施例中，GOA电路接入第一时钟信号ck1、第二时钟信号ck2、第三时钟信号ck3、第四时钟信号ck4、第五时钟信号ck5、第六时钟信号ck6、第七时钟信号ck7、第八时钟信号ck8、第一起始信号STV1以及第二起始信号STV2。具体的，多个级联设置的奇数级GOA单元接入第一时钟信号ck1、第三时钟信号ck3、第五时钟信号ck5、第七时钟信号ck7以及第一起始信号STV1。多个级联设置的偶数级GOA单元接入第二时钟信号ck2、第四时钟信号ck4、第六时钟信号ck6、第八时钟信号ck8以及第二起始信号STV2。

需要说明的是，本申请实施例提供的GOA电路可以采用正向扫描模式或者反向扫描模式。当GOA电路采用正向扫描模式时，第一起始信号接入第一级GOA单元，第一起始信号作为第一级GOA单元的上一级扫描信号；第二起始信号接入第二级GOA单元，第二起始信号作为第二级GOA单元的上一级扫描信号。在多个级联设置的奇数级GOA单元中，GOA电路从第1级GOA单元至最后一级GOA单元依次启动。在多个级联设置的偶数级GOA单元中，GOA电路从第2级GOA单元至最后一级GOA单元依次启动。

当GOA电路采用反向扫描模式时，第一起始信号接入第M-1级GOA单元，第一起始信号作为第M-1级GOA单元的上一级扫描信号；第二起始信号接入第M级GOA单元，第二起始信号作为第M级GOA单元的上一级扫描信号。在多个级联设置的奇数级GOA单元中，GOA电路从最后一级GOA单元至第1级GOA单元依次启动。在多个级联设置的偶数级GOA单元中，GOA电路从最后一级GOA单元至第2级GOA单元依次启动。

需要说明的是，第8k+1级时钟信号与第一时钟信号ck1为同一信号，第8k+2级时钟信号与第二时钟信号ck2为同一信号，第8k+3级时钟信号与第三时钟信号ck3为同一信号，第8k+4级时钟信号与第四时钟信号ck4为同一信号，第8k+5级时钟信号与第五时钟信号ck5为同一信号，第8k+6级时钟信号与第六时钟信号ck6为同一信号，第8k+7级时钟信号与第七时钟信号ck7为同一信号，第8k+8级时钟信号与第八时钟信号ck8为同一信号，其中，k大于等于0，且k为整数。

请参阅图1、图2，图2为本申请实施例提供的GOA电路中的第n级GOA单元的结构示意图。结合图1、图2所示，第n级GOA单元可以为多个级联设置的奇数级单元中除第1级GOA单元以及最后一级GOA单元之外的其余GOA单元。第n级GOA单元也可以为多个级联设置的偶数级单元中除第2级GOA单元以及最后一级GOA单元之外的其余GOA单元。

具体的，在本申请实施例中，第n级GOA单元包括节点控制模块101、上拉模块102、下拉模块103、下拉维持模块104以及中停控制模块105，1<n<N-1，n、N均为正整数，N表示GOA单元的级联数量。

其中，节点控制模块101接入上一级扫描信号G(n-2)、下一级扫描信号G(n+2)、第一扫描控制信号U2D、第二扫描控制信号D2U以及恒压低电平信号VGL，并电性连接于第一节点Q以及第二节点P，节点控制模块101用于根据上一级扫描信号G(n-2)、下一级扫描信号G(n+2)、第一扫描控制信号U2D、第二扫描控制信号D2U以及恒压低电平信号VGL，拉高第一节点Q的电位以及拉低第二节点P的电位。

其中，上拉模块102接入本级时钟信号CK(n)以及恒压高电平信号VGH，并电性连接于第一节点Q，上拉模块102用于根据本级时钟信号CK(n)、恒压高电平信号VGH以及第一节点Q的电位在本级扫描信号输出端G(n)输出本级扫描信号。

其中，下拉模块103接入恒压低电平信号VGL，并电性连接于第二节点P，下拉模块103用于根据第二节点P的电位下拉扫描信号输出端的电位。

其中，下拉维持模块104接入上一级时钟信号CK(n-2)、下一级时钟信号CK(n+2)、第一扫描控制信号U2D、第二扫描控制信号D2U、恒压低电平信号VGL以及恒压高电平信号VGH，并电性连接于第一节点Q以及第二节点P。下拉维持模块104用于根据上一级时钟信号CK(n-2)、下一级时钟信号CK(n+2)、第一扫描控制信号U2D、第二扫描控制信号D2U、恒压低电平信号VGL以及恒压高电平信号VGH，拉低第一节点Q的电位以及拉高第二节点P的电位。

其中，中停控制模块105接入中停控制信号Gas2，中停控制模块105用于在GOA电路处于触控中停阶段时，基于中停控制信号Gas2拉低本级扫描信号输出端G(n)的电位；下拉维持模块104还用于在触控中停期间抑制第一节点Q漏电。

本申请实施例提供的GOA电路，通过下拉维持模块104在GOA电路处于触控中停阶段时，抑制第一节点Q漏电，从而可以解决GOA电路长期使用时极易产生漏电，进而使得GOA电路失效的技术问题。

请参阅图1、图2、图3，图3为本申请实施例提供的GOA电路中的第n级GOA单元的电路示意图。结合图1、图2、图3所示对第n级GOA单元进行详细介绍。

在一些实施例中，节点控制模块101包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第一电容C1以及第二电容C2。第一晶体管T1的栅极接入上一级扫描信号G(n-2)，第一晶体管T1的源极接入第一扫描控制信号U2D，第一晶体管T1的漏极电性连接于第一节点Q。第二晶体管T2的栅极接入下一级扫描信号G(n+2)，第二晶体管T2的源极接入第二扫描控制信号D2U，第二晶体管T2的漏极电性连接于第一节点Q。第三晶体管T3的栅极电性连接于第一节点Q，第三晶体管T3的源极接入恒压低电平信号VGL，第三晶体管T3的漏极电性连接于第二节点P。第一电容C1的第一端电性连接于第一节点Q，第一电容C1的第二端接入恒压低电平信号VGL。第二电容C2的第一端电性连接于第二节点P，第二电容C2的第二端接入恒压低电平信号VGL。

在一些实施例中，上拉模块102包括第四晶体管T4以及第五晶体管T5。第四晶体管T4的栅极接入恒压高电平信号VGH，第四晶体管T4的源极电性连接于第一节点Q，第四晶体管T4的漏极与第五晶体管T5的栅极电性连接。第五晶体管T5的源极接入本级时钟信号CK(n)，第五晶体管T5的漏极电性连接于本级扫描信号输出端G(n)。

在一些实施例中，下拉模块103包括第六晶体管T6。第六晶体管T6的栅极电性连接于第二节点P，第六晶体管T6的源极接入恒压低电平信号VGL，第六晶体管T6的漏极电性连接于本级扫描信号输出端G(n)。

在一些实施例中，下拉维持模块104包括第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10以及第十一晶体管T11。第七晶体管T7的栅极接入第一扫描控制信号U2D，第七晶体管T7的源极接入下一级时钟信号CK(n+2)，第七晶体管T7的漏极电性连接于第八晶体管T8的漏极以及第九晶体管T9的栅极。第八晶体管T8的栅极接入第二扫描控制信号D2U，第八晶体管T8的源极接入上一级时钟信号CK(n-2)。第九晶体管T9的源极接入恒压高电平信号VGH，第九晶体管T9的漏极电性连接于第二节点P。第十晶体管T10的栅极电性连接于第十一晶体管T11的漏极，第十晶体管T10的源极接入恒压低电平信号VGL，第十晶体管T10的漏极电性连接于第一节点Q。第十一晶体管T11的栅极连接于接地端GND，第十一晶体管T11的源极电性连接于第二节点P。

特别的，当第二节点P的电位为恒压高电平信号VGH的电位时，第十一晶体管T11的源极的电位为恒压高电平信号VGH的电位，第十一晶体管T11的栅极的电位为接地端GND的电位。此时，第十一晶体管T11处于饱和状态，第十一晶体管T11关闭，根据晶体管的特性，第十一晶体管T11的漏极的电位为接地端GND的电位与第十一晶体管T11的阈值电压之间的压差。也即，第十晶体管T10的栅极的电位为接地端GND的电位与第十一晶体管T11的阈值电压之间的压差。从而，第十晶体管T10的栅极的电位与第十晶体管T10的漏极的电位之间的压差小于恒压高电位与恒压低电位的压差。

相较于现有技术将晶体管的栅极和节点直接连接，本申请实施例通过在第十晶体管T10的栅极和第二节点P之间设置第十一晶体管T11，且第十一晶体管T11的栅极电性连接于接地端GND，从而减弱第十晶体管T10负漂以及关态电流增加的趋势，进而在GOA电路处于触控中停阶段时，抑制第一节点Q漏电。

在一些实施例中，中停控制模块包括第十二晶体管T12。第十二晶体管T12的栅极接入中停控制信号Gas2，第十二晶体管T12的源极接入恒压低电平信号VGL，第十二晶体管T12的漏极电性连接于本级扫描信号输出端G(n)。

特别的，当GOA电路处于触控中停阶段时，中停控制信号Gas2的电位为高电位，第十二晶体管T12在中停控制信号Gas2的控制下打开，恒压低电平信号VGL经第十二晶体管T12输出至本级扫描信号输出端G(n)，从而使得GOA电路在显示期间实现暂停扫描功能。与此同时，由于第一节点Q的电位为高电位，第三晶体管T3在第一节点Q的电位控制下打开，恒压低电平信号VGL经第三晶体管T3输出至第二节点P，使得第二节点P的电位为低电位，进而使得第十一晶体管T11打开，第十晶体管T10关闭。由于第十晶体管T10负漂以及关态电流增加的趋势减弱，从而可以在GOA电路处于触控中停阶段时，抑制第一节点Q漏电。

下面以GOA电路处于正向扫描模式为例进行说明。请参阅图3、图4，图4为本申请实施例提供的GOA电路中的第n级GOA单元的时序示意图。

结合图3、图4所示，当GOA电路处于正向扫描模式时，第一扫描控制信号U2D为恒压高电平信号VGH，第二扫描控制信号D2U为恒压低电平信号VGL。当GOA电路处于反向扫描模式时，第一扫描控制信号U2D为恒压低电平信号VGL，第二扫描控制信号D2U为恒压高电平信号VGH。

首先，当上一级扫描信号G(n-2)为高电位时，第一晶体管T1在上一级扫描信号G(n-2)的控制下打开，第一扫描控制信号U2D经第一晶体管T1对第一电容C1进行充电，使得第一节点Q的电位为高电位。由于第一节点Q的电位为高电位，第三晶体管T3在第一节点Q的电位的控制下打开，恒压低电平信号VGL经第三晶体管T3对第二节点P进行充电，使得第二节点P的电位为低电位。由于第二节点P的电位为低电位，第六晶体管T6在第二节点P的电位控制下关闭。

与此同时，下一级时钟信号CK(n+2)的电位为低电位，本级时钟信号CK(n)的电位为低电位。第七晶体管T7在第一扫描控制信号U2D的控制下打开，下一级时钟信号CK(n+2)的电位经第七晶体管T7输出至第九晶体管T9的栅极，使得第九晶体管T9关闭。第四晶体管T4在恒压高电平信号VGH的控制下打开，第一节点Q的电位经第四晶体管T4输出至第五晶体管T5的栅极，使得第五晶体管T5打开。本级时钟信号CK(n)经第五晶体管T5输出至本级扫描信号输出端G(n)，使得本级扫描信号输出端G(n)的电位为低电位。

随后，上一级扫描信号G(n-2)的电位由高电位转为低电位，本级时钟信号CK(n)由低电位转为高电位。第一晶体管T1在上一级扫描信号G(n-2)的控制下关闭。此时，由于第一电容C1、第二电容C2的存储作用，使得第一节点Q的电位为高电位，第二节点P的电位为低电位。第四晶体管T4在恒压高电平信号VGH的控制下打开，第一节点Q的电位经第四晶体管T4输出至第五晶体管T5的栅极，使得第五晶体管T5打开。本级时钟信号CK(n)经第五晶体管T5输出至本级扫描信号输出端G(n)，进而输出本级扫描信号。由于第二节点P的电位为低电位，第六晶体管T6在第二节点P的电位控制下关闭。

与此同时，下一级时钟信号CK(n+2)的电位仍为低电位，第七晶体管T7在第一扫描控制信号U2D的控制下打开，下一级时钟信号CK(n+2)的电位经第七晶体管T7输出至第九晶体管T9的栅极，使得第九晶体管T9关闭。

最后，下一级时钟信号CK(n+2)的电位由低电位转为高电位，第七晶体管T7在第一扫描控制信号U2D的控制下打开，下一级时钟信号CK(n+2)的电位经第七晶体管T7输出至第九晶体管T9的栅极，使得第九晶体管T9打开。恒压高电平信号VGH经第九晶体管T9输出至第二节点P，使得第二节点P的电位为高电位。第六晶体管T6在第二节点P的电位控制下打开，恒压低电平信号VGL经第六晶体管T6输出至本级扫描信号输出端G(n)，进而拉低本级扫描信号的电位。

与此同时，由于第十一晶体管T11的源极的电位为高电位，第十一晶体管T11的栅极端的电位为接地端GND的电位，使得第十一晶体管T11关闭，根据晶体管的特性，此时第十一晶体管T11的漏极的电位为接地端GND的电位与第十一晶体管T11的阈值电压之间的压差。第十晶体管T10在第十一晶体管T11的漏极的电位控制下打开，恒压低电平信号VGL经第十晶体管T10输出至第一节点Q，进而拉低第一节点Q的电位。

需要说明的是，相较于现有技术将晶体管的栅极和节点直接连接，本申请实施例通过在第十晶体管T10的栅极和第二节点P之间设置第十一晶体管T11，且第十一晶体管T11的栅极电性连接于接地端GND，从而减弱第十晶体管T10负漂以及关态电流增加的趋势，进而在GOA电路处于触控中停阶段时，抑制第一节点Q漏电。当GOA电路处于触控中停阶段时，中停控制信号Gas2的电位为高电位，第十二晶体管T12在中停控制信号Gas2的控制下打开，恒压低电平信号VGL经第十二晶体管T12输出至本级扫描信号输出端G(n)，从而使得GOA电路在显示期间实现暂停扫描功能。与此同时，由于第一节点Q的电位为高电位，第三晶体管T3在第一节点Q的电位控制下打开，恒压低电平信号VGL经第三晶体管T3输出至第二节点P，使得第二节点P的电位为低电位，进而使得第十一晶体管T11打开，第十晶体管T10关闭。由于第十晶体管T10负漂以及关态电流增加的趋势减弱，从而可以在GOA电路处于触控中停阶段时，抑制第一节点Q漏电。

请参阅图5，图5为本本申请实施例提供的GOA电路中的第n级GOA单元的另一电路示意图。其中，图5所示的第n级GOA单元相较于图3的第n级GOA单元的区别在于，图5所示的第n级GOA单元还包括第十三晶体管T13、第十四晶体管T14以及第十五晶体管T15。

第十三晶体管T13的栅极、第十三晶体管T13的源极、第十四晶体管T14的栅极以及第十五晶体管T15的栅极均接入放电控制信号Gas1，第十三晶体管T13的漏极电性连接于本级扫描信号输出端G(n)。第十四晶体管T14的源极接入恒压低电平信号VGL，第十四晶体管T14的漏极电性连接于第二节点P。第十五晶体管T15的源极接入恒压低电平信号VGL，第十五晶体管T15的漏极电性连接于下拉维持模块104。具体的，第十五晶体管T15的漏极、第七晶体管的漏极以及第八晶体管的漏极电性连接。

当放电控制信号Gas1为高电位时，第十三晶体管T13、第十四晶体管T14以及第十五晶体管T15在放电控制信号Gas1的控制下打开，放电控制信号Gas1经第十三晶体管T13输出至本级扫描信号输出端G(n)，恒压低电平信号VGL经第十四晶体管T14输出至第一节点Q，恒压低电平信号VGL经第十五晶体管T15输出至第九晶体管T9的栅极，进而使得本级扫描信号输出端G(n)为高电位。

也即，本申请实施例可以在每个GOA单元中均设置第十三晶体管T13、第十四晶体管T14以及第十五晶体管T15，从而可以通过放电控制信号Gas1使得显示面板上的扫描线均接入扫描信号，进而可以对显示面板进行放电。

以上仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种GOA电路，其特征在于，包括N级级联设置的GOA单元，第n级GOA单元包括节点控制模块、上拉模块、下拉模块、下拉维持模块以及中停控制模块，1<n<N-1，n、N均为正整数；

所述节点控制模块接入上一级扫描信号、下一级扫描信号、第一扫描控制信号以及第二扫描控制信号，并电性连接于第一节点以及第二节点，所述节点控制模块用于根据所述上一级扫描信号、所述下一级扫描信号、所述第一扫描控制信号以及、所述第二扫描控制信号，拉高所述第一节点的电位以及拉低所述第二节点的电位；

所述上拉模块接入本级时钟信号，并电性连接于所述第一节点，所述上拉模块用于根据所述本级时钟信号以及所述第一节点的电位在本级扫描信号输出端输出本级扫描信号；

所述下拉模块电性连接于所述第二节点，所述下拉模块用于根据所述第二节点的电位下拉所述扫描信号输出端的电位；

所述下拉维持模块接入上一级时钟信号、下一级时钟信号、所述第一扫描控制信号以及所述第二扫描控制信号，并电性连接于所述第一节点以及所述第二节点，所述下拉维持模块用于根据所述上一级时钟信号、所述下一级时钟信号、所述第一扫描控制信号以及所述第二扫描控制信号，拉低所述第一节点的电位以及拉高所述第二节点的电位；

所述中停控制模块接入中停控制信号，所述中停控制模块用于在所述GOA电路处于触控中停阶段时，基于所述中停控制信号拉低所述本级扫描信号输出端的电位；所述下拉维持模块还用于在所述触控中停阶段抑制所述第一节点漏电。

2.根据权利要求1所述的GOA电路，其特征在于，所述节点控制模块包括第一晶体管、第二晶体管、第三晶体管、第一电容以及第二电容；

所述第一晶体管的栅极接入所述上一级扫描信号，所述第一晶体管的源极接入第一扫描控制信号，所述第一晶体管的漏极电性连接于所述第一节点；

所述第二晶体管的栅极接入所述下一级扫描信号，所述第二晶体管的源极接入第二扫描控制信号，所述第二晶体管的漏极电性连接于所述第一节点；

所述第三晶体管的栅极电性连接于所述第一节点，所述第三晶体管的源极接入恒压低电平信号，所述第三晶体管的漏极电性连接于所述第二节点；

所述第一电容的第一端电性连接于所述第一节点，所述第一电容的第二端接入所述恒压低电平信号；

所述第二电容的第一端电性连接于所述第二节点，所述第二电容的第二端接入所述恒压低电平信号。

3.根据权利要求1所述的GOA电路，其特征在于，所述上拉模块包括第四晶体管以及第五晶体管；

所述第四晶体管的栅极接入恒压高电平信号，所述第四晶体管的源极电性连接于所述第一节点，所述第四晶体管的漏极与所述第五晶体管的栅极电性连接；

所述第五晶体管的源极接入所述本级时钟信号，所述第五晶体管的漏极电性连接于所述本级扫描信号输出端。

4.根据权利要求1所述的GOA电路，其特征在于，所述下拉模块包括第六晶体管；

所述第六晶体管的栅极电性连接于所述第二节点，所述第六晶体管的源极接入恒压低电平信号，所述第六晶体管的漏极电性连接于所述本级扫描信号输出端。

5.根据权利要求1所述的GOA电路，其特征在于，所述下拉维持模块包括第七晶体管、第八晶体管、第九晶体管、第十晶体管以及第十一晶体管；

所述第七晶体管的栅极接入所述第一扫描控制信号，所述第七晶体管的源极接入所述下一级时钟信号，所述第七晶体管的漏极电性连接于所述第八晶体管的漏极以及所述第九晶体管的栅极；

所述第八晶体管的栅极接入所述第二扫描控制信号，所述第八晶体管的源极接入所述上一级时钟信号；

所述第九晶体管的源极接入恒压高电平信号，所述第九晶体管的漏极电性连接于所述第二节点；

所述第十晶体管的栅极电性连接于所述第十一晶体管的漏极，所述第十晶体管的源极接入恒压低电平信号，所述第十晶体管的漏极电性连接于所述第一节点；

所述第十一晶体管的栅极连接于接地端，所述第十一晶体管的源极电性连接于所述第二节点。

6.根据权利要求5所述的GOA电路，其特征在于，当所述第二节点的电位为所述恒压高电平信号的电位时，所述第十一晶体管关闭，所述第十一晶体管的漏极的电位为所述接地端的电位与所述第十一晶体管的阈值电压之间的压差。

7.根据权利要求6所述的GOA电路，其特征在于，所述第十晶体管的栅极的电位与所述第十晶体管的漏极的电位之间的压差小于所述恒压高电位与所述恒压低电位的压差。

8.根据权利要求1所述的GOA电路，其特征在于，所述中停控制模块包括第十二晶体管；

所述第十二晶体管的栅极接入所述中停控制信号，所述第十二晶体管的源极接入恒压低电平信号，所述第十二晶体管的漏极电性连接于所述本级扫描信号输出端。

9.根据权利要求1所述的GOA电路，其特征在于，所述GOA电路还包括第十三晶体管、第十四晶体管以及第十五晶体管；

所述第十三晶体管的栅极、所述第十三晶体管的源极、所述第十四晶体管的栅极以及所述第十五晶体管的栅极均接入放电控制信号，所述第十三晶体管的漏极电性连接于所述本级扫描信号输出端；

所述第十四晶体管的源极接入恒压低电平信号，所述第十四晶体管的漏极电性连接于所述第二节点；

所述第十五晶体管的源极接入所述恒压低电平信号，所述第十五晶体管的漏极电性连接于所述下拉维持模块。

10.一种显示面板，其特征在于，包括权利要求1-9任一项所述的GOA电路。

Images