CN111199703A - Goa电路及显示面板 - Google Patents

Abstract

本申请实施例提供的GOA电路及显示面板，通过减少GOA电路中与第一节点电性连接的晶体管数量，从而减少第一节点的漏电路径，同时该GOA电路能够在空白时间内对像素电路进行实时补偿，进一步提高GOA电路的稳定性。

Description

GOA电路及显示面板

技术领域

本申请涉及显示技术领域，具体涉及一种GOA电路及显示面板。

背景技术

阵列基板栅极驱动技术(Gate Driveron Array，简称GOA)，是将栅极驱动电路集成在显示面板的阵列基板上，以实现逐行扫描的驱动方式，从而可以省掉栅极驱动电路部分，具有降低生产成本和实现面板窄边框设计的优点，为多种显示器所使用。然而，现有的GOA电路电路复杂，自身允许的阈值偏差范围范围较小，稳定性较差。

发明内容

本申请实施例提供一种GOA电路及显示面板，以解决现有技术中GOA电路稳定性差的技术问题。

本申请提供一种GOA电路，包括：

多级级传的GOA单元，每一级GOA单元均包括：上拉控制模块、上拉模块、第一下拉模块、第二下拉模块、第一下拉维持模块、第二下拉维持模块、逻辑寻址模块以及反相器模块；

所述上拉控制模块接入上一级级传信号，并电性连接于第一节点和第四节点，用于在所述上一级级传信号及所述第四节点的电位的控制下将所述上一级级传信号输出至所述第一节点；

所述上拉模块接入第一时钟信号、第二时钟信号和第三时钟信号，并电性连接于所述第一节点、第五节点、第六节点以及第七节点，用于在所述第一节点的电位控制下输出本级级传信号、本级第一扫描信号以及本级第二扫描信号；

所述第一下拉模块接入下一级级传信号和第一参考低电平信号，并电性连接于所述第一节点和所述第四节点，用于根据所述下一级扫描信号、所述第一参考低电平信号及所述第四节点的电位下拉所述第一节点的电位；

所述第二下拉模块接入所述上一级级传信号、重置信号以及第二参考低电平信号，并电性连接于第二节点以及第三节点，用于根据所述上一级级传信号、所述重置信号、所述第二参考低电平信号以及所述第三节点的电位下拉所述第二节点的电位；

所述第一下拉维持模块接入所述第一参考低电平信号，并电性连接于所述第一节点、所述第二节点及所述第四节点，用于在所述第一下拉模块下拉所述第一节点的电位后，根据所述第一参考低电平信号、所述第二节点的电位及所述第四节点的电位维持所述第一节点的低电位；

所述第二下拉维持模块接入所述第一参考低电平信号与第三参考低电平信号，并电性连接于所述第二节点、第五节点、第六节点以及第七节点，用于根据所述第一参考低电平信号、所述第三参考低电平信号以及所述第二节点的电位维持所述本级级传信号、所述本级第一扫描信号以及所述本级第二扫描信号的的低电位；

所述逻辑寻址模块接入所述上一级级传信号、参考高电平信号、所述第一参考低电平信号、所述重置信号、第一控制信号以及第二控制信号，并电性连接于所述第一节点和所述第二节点。用于在空白时间内根据所述上一级级传信号、所述参考高电平信号、所述重置信号、所述第一控制信号以及所述第二节点的电位控制所述第一节点的电位；

所述反相器模块接入所述第二参考低电平信号和所述参考高电平信号，并电性连接于所述第一节点及所述第二节点，用于将所述第二节点与所述第一节点的电位保持反相。

在本申请提供的GOA电路中，所述上拉控制模块包括：第十一晶体管和第十二晶体管；

所述第十一晶体管的栅极、所述第十一晶体管的源极以及所述第十二晶体管的栅极均接入所述上一级级传信号，所述第十一晶体管的漏极与所述第十二晶体管的源极均电性连接于所述的第四节点，所述第十二晶体管的漏极电性连接于所述第一节点。

在本申请提供的GOA电路中，所述上拉模块包括：第六晶体管、第二十一晶体管、第二十二晶体管、第二十三晶体管、第一电容以及第二电容；

所述第六晶体管的栅极、所述第二十一晶体管的栅极、所述第二十二晶体管的栅极、所述第二十三晶体管的栅极、所述第一电容的第一端以及所述第二电容的第一端均电性连接于所述第一节点，所述第六晶体管的漏极电性连接于所述第四节点，所述第六晶体管的源极、所述第一电容的第二端以及所述第二十二晶体管的漏极均电性连接于所述第六节点，所述第二十一晶体管的源极接入所述第三时钟信号，所述第二十一晶体管的漏极及所述第二电容的第二端均电性连接于所述第七节点，所述第二十二晶体管的源极接入所述第二时钟信号，所述第二十三晶体管的源极接入所述第一时钟信号，所述第二十三晶体管的漏极电性连接于所述第五节点。

在本申请提供的GOA电路中，所述第一下拉单元包括第三十一晶体管和第三十二晶体管；

所述第三十一晶体管和所述第三十二晶体管的栅极均接入所述下一级级传信号，所述第三十一晶体管的漏极电性连接于所述第一节点，所述第三十一晶体管的源极与所述第三十二晶体管的漏极均电性连接于所述第四节点，所述第三十二晶体管的源极电性连接于所述第一参考低电平信号。

在本申请提供的GOA电路中，所述第二下拉单元包括第五十五晶体管、第一百零一晶体管和第一百零二晶体管；

所述第五十五晶体管的栅极接入所述上一级级传信号，所述第五十五晶体管的源极与所述第一百零二晶体管的源极均接入所述第二参考低电平信号，所述第五十五晶体管的漏极和所述第一百零一晶体管的漏极均电性连接于所述第二节点，所述第一百零二晶体管的栅极电性连接于所述第三节点，所述第一百零二晶体管的漏极与所述第一百零一晶体管的源极电性连接，所述第一百零一晶体管的栅极接入所述重置信号。

在本申请提供的GOA电路中，所述第一下拉维持单元包括第四十四晶体管和第四十五晶体管；

所述第四十四晶体管和所述第四十五晶体管的栅极均电性连接于所述第二节点，所述第四十四晶体管的漏极电性连接于所述第一节点，所述第四十四晶体管的源极与所述第四十五晶体管的漏极均电性连接于所述第四节点，所述第四十五晶体管的源极接入所述第一参考低电平信号。

在本申请提供的GOA电路中，所述第二下拉维持单元包括第四十一晶体管、第四十二晶体管和第四十三晶体管；

所述第四十一晶体管的栅极、所述第四十二晶体管的栅极以及所述第四十三晶体管的栅极均电性连接于所述第二节点，所述第四十一晶体管的源极与所述第四十二晶体管的源极均接入所述第三参考低电平信号，所述第四十一晶体管的漏极电性连接于所述第七节点，所述第四十二晶体管的漏极电性连接于所述第六节点，所述第四十三晶体管的源极电性连接于所述第一参考低电平信号，所述第四十三晶体管的漏极电性连接于所述第五节点。

在本申请提供的GOA电路中，所述逻辑寻址模块包括第三十三晶体管、第三十四晶体管、第七十一晶体管、第七十二晶体管、第七十三晶体管、第八十一晶体管、第八十二晶体管以及第三电容；

所述第三十三晶体管的栅极电性连接于所述第二节点，所述第三十三晶体管的源极接入所述第一参考低电平信号，所述第三十三晶体管的漏极与所述第三十四晶体管的源极电性连接，所述第三十四晶体管的栅极接入所述第一控制信号，所述第三十四晶体管的漏极、所述第八十一晶体管的漏极以及所述第八十二晶体管的源极电性连接，所述第八十一晶体管的栅极、所述第七十三晶体管的栅极、所述七十二晶体管的漏极以及所述第三电容的第二端均电性连接于所述第三节点，所述第八十一晶体管的源极与所述第七十三晶体管的漏极电性连接，所述第八十二晶体管的栅极接入所述重置信号，所述第八十二晶体管的漏极电性连接于所述第一节点，所述第三电容的第一端接入所述参考高电平信号，所述第七十一晶体管的栅极和第七十二晶体管的栅极均接入所述第二控制信号，所述第七十一晶体管的源极接入所述上一级级传信号，所述第七十一晶体管的漏极、所述第七十二晶体管的源极以及所述第七十三晶体管的源极电性连接。

在本申请提供的GOA电路中，所述反相器模块包括第五十一晶体管、第五十二晶体管、第五十三晶体管以及第五十四晶体管；

所述第五十一晶体管的栅极、所述第五十一晶体管的源极以及所述第五十三晶体管的源极均接入所述参考高电平信号，所述第五十一晶体管的漏极、所述第五十三晶体管的栅极以及所述第五十二晶体管的漏极电性连接，所述第五十三晶体管的漏极与所述第五十四晶体管的源极均电性连接于所述第二节点，所述第五十四晶体管的漏极与所述第五十二晶体管的源极均接入所述第二参考低电平信号，所述第五十四晶体管的栅极与所述第五十二晶体管的栅极均电性连接于所述第一节点。

相应的，本申请还提供一种显示面板，该显示面板包括以上任一项所述的GOA电路。

本申请实施例提供的GOA电路及显示面板，通过减少GOA电路中与第一节点电性连接的晶体管数量，从而减少第一节点的漏电路径，同时该GOA电路能够在空白时间内对像素电路进行实时补偿，进一步提高GOA电路的稳定性。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的GOA电路的结构示意图；

图2为本申请实施例提供的GOA电路中一GOA单元的结构示意图；

图3为本申请实施例提供的GOA电路中一GOA单元的电路示意图；

图4为本申请实施例提供的GOA电路中一GOA单元的信号电压值；

图5为本申请实施例提供的GOA电路中一GOA单元的第一信号时序图；

图6为本申请实施例提供的GOA电路中一GOA单元的第二信号时序图；

图7为本申请实施例提供的像素电路的结构示意图；

图8为本申请实施例提供的显示面板的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定开关晶体管的中间端为栅极、信号输入端为漏极、输出端为源极。此外本申请实施例所采用的晶体管可以包括P型晶体管和/或N型晶体管两种，其中，P型晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型晶体管为在栅极为高电平时导通，在栅极为低电平时截止。

请参阅图1，图1为本申请实施例提供的GOA电路的结构示意图。如图1所示，本申请实施例提供的GOA电路包括多级级传的GOA单元。图1以级传的第n-2级GOA单元、第n级GOA单元和第n+2级GOA单元为例。

当第n级GOA单元工作时，第n级GOA单元输出的扫描信号为高电位，用于打开显示面板中一行中每个像素的晶体管开关，并通过数据信号对每个像素中的像素电极进行充电；第n级级传信号用于控制第n+2级GOA单元的工作；当第n+2级GOA单元工作时，第n+2级GOA单元输出的扫描信号为高电位，同时第n级GOA单元输出的扫描信号为低电位。

请参阅图2，图2为本申请实施例提供的GOA电路中一GOA单元的结构示意图。如图2所示，该GOA单元包括：上拉控制模块101、上拉模块102、第一下拉模块103、第二下拉模块104、第一下拉维持模块105、第二下拉维持模块106、逻辑寻址模块107以及反相器模块108。

其中，上拉控制模块101接入上一级级传信号count(n-2)，并电性连接于第一节点Q和第四节点N，用于在上一级级传信号count(n-2)的控制下将上一级级传信号count(n-2)输出至所述第一节点Q。

其中，上拉模块102接入第一时钟信号CK1、第二时钟信号CK2和第三时钟信号CK3，并电性连接于第一节点Q、第五节点A、第六节点B以及第七节点C，用于在第一节点Q的电位、第一时钟信号CK1、第二时钟信号CK2和第三时钟信号CK3的控制下输出本级级传信号count(n)、本级第一扫描信号WR(n)以及本级第二扫描信号RD(n)。

其中，第一下拉模块103接入下一级级传信号count(n+2)和第一参考低电平信号VGL1，并电性连接于第一节点Q和第四节点N，用于根据下一级扫描信号count(n+2)、第一参考低电平信号VGL1及第四节点N的电位下拉第一节点Q的电位。

其中，第二下拉模块104接入上一级级传信号count(n-2)、重置信号Reset以及第二参考低电平信号VGL2，并电性连接于第二节点QB以及第三节点M，用于根据上一级级传信号count(n-2)、重置信号Reset、第二参考低电平信号VGL2以及第三节点M的电位下拉第二节点QB的电位。

其中，第一下拉维持模块105接入第一参考低电平信号VGL1，并电性连接于第一节点Q、第二节点QB及第四节点N，用于在第一下拉模块103下拉第一节点Q的电位后，根据第一参考低电平信号VGL1、第二节点QB的电位及第四节点N的电位维持第一节点Q的低电位。

其中，第二下拉维持模块106接入第一参考低电平信号VGL1、第三参考低电平信号VGL3，并电性连接于第二节点QB、第五节点A、第六节点B以及第七节点C，用于根据第一参考低电平信号VGL1、第三参考低电平信号VGL3及第二节点QB的电位维持本级级传信号count(n)、本级第一扫描信号WR(n)以及本级第二扫描信号RD(n)的低电位。

其中，逻辑寻址模块107接入上一级级传信号count(n-2)、参考高电平信号VGH、第一参考低电平信号VGL1、重置信号Reset、第一控制信号LSP以及第二控制信号VST，并电性连接于第一节点Q和第二节点QB。用于在空白时间内根据上一级级传信号count(n-2)、参考高电平信号VGH、第一参考低电平信号VGL1、重置信号Reset、第一控制信号LSP以及第二控制信号VST以及第二节点QB的电位控制第一节点Q的电位。

其中，反相器模块108接入第二参考低电平信号VGL2和参考高电平信号VGH，并电性连接于第一节点Q及第二节点QB，用于将第二节点QB与第一节点Q的电位保持反相。

需要说明的是，本申请实施例提供的GOA电路通过减少源漏极与第一节点电性连接的晶体管数量，从而减少第一节点Q的漏电路径，提高GOA电路的稳定性。

请参阅图3，图3为本申请实施例提供的GOA电路中一GOA单元的电路示意图。如图3所示，上拉控制模块101包括第十一晶体管T11和第十二晶体管T12。第十一晶体管T11的栅极、第十一晶体管T11的源极以及第十二晶体管T12的栅极均接入上一级级传信号Cout(n-2)。第十一晶体管T11的漏极与第十二晶体管T12的源极均电性连接于第四节点N。第十二晶体管T12的漏极电性连接于第一节点Q。

上拉模块102包括第六晶体管T6、第二十一晶体管T21、第二十二晶体管T22、第二十三晶体管T23、第一电容C1以及第二电容C2。第六晶体管T6、第二十一晶体管T21的栅极、第二十二晶体管T22的栅极、第二十三晶体管T23的栅极、第一电容C1的第一端以及第二电容C2的第一端均电性连接于第一节点Q。第六晶体管T6的漏极电性连接于第四节点N。第六晶体管T6的源极、第一电容C1的第二端以及第二十二晶体管T22的漏极均电性连接于第六节点B。第二十一晶体管T21的源极接入第三时钟信号CK3。第二十一晶体管T21的漏极及第二电容C2的第二端均电性连接于第七节点C。第二十二晶体管T22的源极接入第二时钟信号CK2。第二十三晶体管T23的源极接入第一时钟信号CK1。第二十三晶体管T23的漏极电性连接于第五节点B。

第一下拉单元103包括第三十一晶体管T31和第三十二晶体管T32。第三十一晶体管T31和第三十二晶体管T32的栅极均接入下一级级传信号Cout(n-2)。第三十一晶体管T31的漏极电性连接于第一节点Q。第三十一晶体管T31的源极与第三十二晶体管T32的漏极均电性连接于第四节点N。第三十二晶体管T32的源极电性连接于第一参考低电平信号VGL1。

第二下拉单元104包括第五十五晶体管T55、第一百零一晶体管T101和第一百零二晶体管T102。第五十五晶体管T55的栅极接入上一级级传信号Cout(n-2)。第五十五晶体管T55的源极与第一百零二晶体管T102的源极均接入第二参考低电平信号VGL2。第五十五晶体管T55的漏极和第一百零一晶体管T101的漏极均电性连接于第二节点QB。第一百零二晶体管T102的栅极电性连接于第三节点M。第一百零二晶体管T102的漏极与第一百零一晶体管T101的源极电性连接。第一百零一晶体管T101的栅极接入重置信号Reset。

第一下拉维持单元105包括第四十四晶体管T44和第四十五晶体管T45。第四十四晶体管T44和第四十五T45的栅极均电性连接于第二节点QB。第四十四晶体管T44的漏极电性连接于第一节点Q。第四十四晶体管T44的源极与第四十五晶体管T45的漏极均电性连接于第四节点N。第四十五晶体管T45的源极接入第一参考低电平信号VGL1。

第二下拉维持单元106包括第四十一晶体管T41、第四十二晶体管T42和第四十三晶体管T43。第四十一晶体管T41的栅极、第四十二晶体管T42的栅极以及第四十三晶体管T43的栅极均电性连接于第二节点QB。第四十一晶体管T41的源极与第四十二晶体管T42的源极均接入第三参考低电平信号VGL3。第四十一晶体管T41的漏极电性连接于第七节点C。第四十二晶体管T42的漏极电性连接于第六节点B。第四十三晶体管T43的源极电性连接于第一参考低电平信号VGL1。第四十三晶体管T43的漏极电性连接于第五节点A。

逻辑寻址模块107包括第三十三晶体管T33、第三十四晶体管T34、第七十一晶体管T71、第七十二晶体管T72、第七十三晶体管T73、第八十一晶体管T81、第八十二晶体管T82以及第三电容C3。第三十三晶体管T33的源极接入第一参考低电平信号VGL1。第三十三晶体管T33的漏极与第三十四晶体管T34的源极电性连接。第三十四晶体管T34的栅极接入第一控制信号LSP。第三十四晶体管T34的漏极、第八十一晶体管T81的漏极以及第八十二晶体管T82的源极电性连接。第八十一晶体管T81的栅极、第七十三晶体管T73的栅极、七十二晶体管T72的漏极以及第三电容C1的第二端均电性连接于第三节点M。第八十一晶体管T81的源极与第七十三晶体管的漏极电性T73连接。第八十二晶体管T82的栅极接入重置信号Reset。第八十二晶体管T82的漏极电性连接于第一节点Q。第三电容C3的第一端接入参考高电平信号VGH，第七十一晶体管T71的栅极和第七十二晶体管T72的栅极均接入第二控制信号VST。第七十一晶体管T71的源极接入上一级级传信号Cout(n-2)。第七十一晶体管T71的漏极、第七十二晶体管T72的源极以及第七十三晶体管T73的源极电性连接。

反相器模块108包括第五十一晶体管T51、第五十二晶体管T52、第五十三晶体管T53以及第五十四晶体管T54。第五十一晶体管T51的栅极、第五十一晶体管T51的源极以及第五十三晶体管T53的源极均接入参考高电平信号VGH。第五十一晶体管T51的漏极、第五十三晶体管T53的栅极以及第五十二晶体管T52的漏极电性连接。第五十三晶体管T53的漏极与第五十四晶体管T54的源极均电性连接于第二节点QB。第五十四晶体管T54的漏极与第五十二晶体管T52的源极均接入第二参考低电平信号VGL2。第五十四晶体管T54的栅极与第五十二晶体管T52的栅极均电性连接于第一节点Q。

需要说明的是，本申请实施例提供的GOA电路通过减少源漏极与第一节点电性连接的晶体管数量，从而减少第一节点Q的漏电路径。同时，在GOA电路中，通过设计耗尽型电路，比如，第十一晶体管T11的漏极与第十二晶体管T12的源极均电性连接于第四节点N、第三十一晶体管T31的源极与第三十二晶体管T32的漏极均电性连接于第四节点N以及第四十四晶体管T44的源极与第四十五晶体管T45的漏极均电性连接于第四节点N，当第一节点Q升为高电位时，第四节点N也为高电位，使得第十一晶体管T11、第十二晶体管T12、第三十一晶体管T31、第三十二晶体管T32、第四十四晶体管T44以及第四十五晶体管T45的漏电减少，进一步减少了GOA电路的漏电，与现有技术相比，有效地提高了GOA电路的稳定性。

具体的，请参阅图4和图5，图4是本申请实施例提供的GOA电路中一GOA单元的信号电压值，图5是本申请实施例提供的GOA电路中一GOA单元的第一信号时序图。

在B1阶段，上一级级传信号Cout(n-2)升为高电位，第十一晶体管T11、第十二晶体管T12均打开，第一节点Q的电位被拉升至高电位，使得第五十二晶体管T52、第五十四晶体管T54、第二十一晶体管T21、第二十二晶体管T22以及第二十三晶体管T23均打开。由于第一节点Q与第二节点QB之间连接反相器模块108，第一节点Q的电位与第二节点QB的电位反相，因此，第二节点QB处于低电位，使得第四十一晶体管41、第四十二晶体管42、第四十三晶体管43、第四十四晶体管44以及第四十五晶体管T45均关闭。同时，下一级级传信号Cout(n+2)为低电位，使得第三十一晶体管T31及第三十二晶体管T32均关闭。第二控制信号VST为低电位，使得第三十三晶体管T33及第三十四晶体管T34关闭。第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3均为低电位，则本级级传信号Cout(n)，本级第一扫描信号WR(n)以及本级第二扫描信号RD(n)均输出低电位。第一控制信号LSP升为高电位，使得第七十一晶体管T71及第七十二晶体管T72打开，第三节点M被抬升为高电位，使得第八十一晶体管T81打开。重置信号Reset为低电位，使得第八十二晶体管T82关闭。

需要说明的是，在B1阶段，上一级级传信号Cout(n-2)升为高电位，使得第五十五晶体管T55打开。由于第五十五晶体管T55打开的源极接入第二参考低电平信号，第五十五晶体管T55输出低电平信号，进一步将第二节点QB的电位拉低至低电位，使得第二节点QB的falling time(下降时间)更好。

在B2阶段，第一控制信号LSP由高电位降为低电位，使得第七十一晶体管T71及第七十二晶体管T72均关闭，第三节点M的电位继续维持高电位，第一节点Q的电位继续保持为高电位。第二节点QB的电位、本级级传信号Cout(n)、本级第一扫描信号WR(n)以及本级第二扫描信号RD(n)继续保持为低电位。

在B3阶段，上一级级传Cout(n-2)由高电位变为低电位，使得第十一晶体管T11及第十二晶体管T12关闭。第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3均由低电位变为高电位，因此，本级级传信号Cout(n)、本级第一扫描信号WR(n)以及本级第二扫描信号RD(n)的电位被抬升至高电位。在该阶段，本级第一扫描信号WR(n)以及本级第二扫描信号RD(n)，使得本级GOA单元对应的扫描线被充电，打开本级扫描线对应的一行像素，该行像素被点亮。

同时由于第一电容C1及第二电容C2的存在，第一节点Q的电位被耦合至更高电位，保证第二十一晶体管T21、第二十二晶体管T22以及第二十三晶体管T23的打开，从而保证本级级传信号Cout(n)、本级第一扫描信号WR(n)以及本级第二扫描信号RD(n)均为高电位信号。

在B4阶段，第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3均由高电位变为低电位，使得本级级传信号Cout(n)、本级第一扫描信号WR(n)以及本级第二扫描信号RD(n)均被拉低至低电位。

请参阅图4和图6，图6为本申请实施例提供的GOA电路中一GOA单元的第二信号时序图。

在S1阶段，重置信号Reset升为高电位，使得第八十二晶体管T82打开，第一节点Q的电位被拉至高电位，使得第五十二晶体管T52、第五十四晶体管T54、第二十一晶体管T21、第二十二晶体管T22以及第二十三晶体管T23均打开。由于第一节点Q与第二节点QB之间连接反相器模块108，第一节点Q的电位与第二节点QB的电位反相，因此，第二节点QB处于低电位，使得第四十一晶体管41、第四十二晶体管42、第四十三晶体管43、第四十四晶体管44以及第四十五晶体管T45均关闭。同时，下一级级传信号Cout(n+2)为低电位，使得第三十一晶体管T31及第三十二晶体管T32均关闭。第二控制信号VST为低电位，使得第三十三晶体管T33及第三十四晶体管T34关闭。第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3均为低电位，则本级级传信号Cout(n)，本级第一扫描信号WR(n)以及本级第二扫描信号RD(n)均输出低电位。

在S2阶段，重置信号Reset由高电位变为低电位，使得第八十二晶体管T82关闭。第一时钟信号CK1持续保持为低电位，第二时钟信号CK2及第三时钟信号CK3升为高电位，使得本级级传信号Cout(n)维持低电位，本级第一扫描信号WR(n)与本级第二扫描信号RD(n)输出高电位。同时由于第一电容C1及第二电容C2的存在，第一节点Q的电位被耦合至更高电位，保证第二十一晶体管T21、第二十二晶体管T22以及第二十三晶体管T23的打开，从而保证本级级传信号Cout(n)维持低电位、本级第一扫描信号WR(n)以及本级第二扫描信号RD(n)输出为高电位信号。

在S3阶段，第二时钟信号CK2及第三时钟信号CK3降为低电位，第一节点Q的电位被耦合至参考高电平信号VGH，本级第一扫描信号WR(n)与本级第二扫描信号RD(n)被拉低为低电位。

在S4阶段，第二控制信号VST及重置信号Reset由低电位升为高电位，第三十四晶体管T34、第八十二晶体管T82以及第一百零一晶体管T101打开，第三节点M的电位以及第一节点Q的电位均被拉至低电位，第二节点QB的电位升为高电位，本级级传信号Cout(n)、本级第一扫描信号WR(n)与本级第二扫描信号RD(n)持续维持低电位。

本申请实施例提供的GOA电路能够在空白时间内对像素电路进行补偿，由GOA电路的模拟结果显示，当GOA电路的阈值电压负偏-6V时，GOA电路输出仍有效，直至GOA电路的阈值电压负偏-8V时，GOA电路输出失效，与现有技术相比，有效地提高了GOA电路的稳定性，从而降低TFT(Thin Film Transistor，薄膜晶体管)制程的开发难度。

需要说明的是，本申请实施例提供的像素电路如图7所示，该像素电路为本来领域技术人员所理解的技术，这里不再赘述。

请参阅图8，图8为本申请实施例提供的显示面板的结构示意图。如图8所示，该显示面板包括显示区域以及集成设置在显示区域100边缘上的GOA电路200；其中，该GOA电路200与上述的GOA电路的结构和原理类似，这里不再赘述。

以上对本申请实施例进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种GOA电路，其特征在于，包括多级级传的GOA单元，每一级GOA单元均包括：上拉控制模块、上拉模块、第一下拉模块、第二下拉模块、第一下拉维持模块、第二下拉维持模块、逻辑寻址模块以及反相器模块；

所述上拉控制模块接入上一级级传信号，并电性连接于第一节点和第四节点，用于在所述上一级级传信号及所述第四节点的电位的控制下将所述上一级级传信号输出至所述第一节点；

所述上拉模块接入第一时钟信号、第二时钟信号和第三时钟信号，并电性连接于所述第一节点、第五节点、第六节点以及第七节点，用于在所述第一节点的电位控制下输出本级级传信号、本级第一扫描信号以及本级第二扫描信号；

所述第一下拉模块接入下一级级传信号和第一参考低电平信号，并电性连接于所述第一节点和所述第四节点，用于根据所述下一级扫描信号、所述第一参考低电平信号及所述第四节点的电位下拉所述第一节点的电位；

所述第二下拉模块接入所述上一级级传信号、重置信号以及第二参考低电平信号，并电性连接于第二节点以及第三节点，用于根据所述上一级级传信号、所述重置信号、所述第二参考低电平信号以及所述第三节点的电位下拉所述第二节点的电位；

所述第一下拉维持模块接入所述第一参考低电平信号，并电性连接于所述第一节点、所述第二节点及所述第四节点，用于在所述第一下拉模块下拉所述第一节点的电位后，根据所述第一参考低电平信号、所述第二节点的电位及所述第四节点的电位维持所述第一节点的低电位；

所述第二下拉维持模块接入所述第一参考低电平信号与第三参考低电平信号，并电性连接于所述第二节点、所述第五节点、所述第六节点以及所述第七节点，用于根据所述第一参考低电平信号、所述第三参考低电平信号以及所述第二节点的电位维持所述本级级传信号、所述本级第一扫描信号以及所述本级第二扫描信号的的低电位；

所述逻辑寻址模块接入所述上一级级传信号、参考高电平信号、所述第一参考低电平信号、所述重置信号、第一控制信号以及第二控制信号，并电性连接于所述第一节点和所述第二节点。用于在空白时间内根据所述上一级级传信号、所述参考高电平信号、所述重置信号、所述第一控制信号以及所述第二节点的电位控制所述第一节点的电位；

所述反相器模块接入所述第二参考低电平信号和所述参考高电平信号，并电性连接于所述第一节点及所述第二节点，用于将所述第二节点与所述第一节点的电位保持反相。

2.根据权利要求1所述的GOA电路，其特征在于，所述上拉控制模块包括：第十一晶体管和第十二晶体管；

所述第十一晶体管的栅极、所述第十一晶体管的源极以及所述第十二晶体管的栅极均接入所述上一级级传信号，所述第十一晶体管的漏极与所述第十二晶体管的源极均电性连接于所述第四节点，所述第十二晶体管的漏极电性连接于所述第一节点。

3.根据权利要求1所述的GOA电路，其特征在于，所述上拉模块包括：第六晶体管、第二十一晶体管、第二十二晶体管、第二十三晶体管、第一电容以及第二电容；

所述第六晶体管的栅极、所述第二十一晶体管的栅极、所述第二十二晶体管的栅极、所述第二十三晶体管的栅极、所述第一电容的第一端以及所述第二电容的第一端均电性连接于所述第一节点，所述第六晶体管的漏极电性连接于所述第四节点，所述第六晶体管的源极、所述第一电容的第二端以及所述第二十二晶体管的漏极均电性连接于所述第六节点，所述第二十一晶体管的源极接入所述第三时钟信号，所述第二十一晶体管的漏极及所述第二电容的第二端均电性连接于所述第七节点，所述第二十二晶体管的源极接入所述第二时钟信号，所述第二十三晶体管的源极接入所述第一时钟信号，所述第二十三晶体管的漏极电性连接于所述第五节点。

4.根据权利要求1所述的GOA电路，其特征在于，所述第一下拉单元包括第三十一晶体管和第三十二晶体管；

所述第三十一晶体管和所述第三十二晶体管的栅极均接入所述下一级级传信号，所述第三十一晶体管的漏极电性连接于所述第一节点，所述第三十一晶体管的源极与所述第三十二晶体管的漏极均电性连接于所述第四节点，所述第三十二晶体管的源极电性连接于所述第一参考低电平信号。

5.根据权利要求1所述的GOA电路，其特征在于，所述第二下拉单元包括第五十五晶体管、第一百零一晶体管和第一百零二晶体管；

所述第五十五晶体管的栅极接入所述上一级级传信号，所述第五十五晶体管的源极与所述第一百零二晶体管的源极均接入所述第二参考低电平信号，所述第五十五晶体管的漏极和所述第一百零一晶体管的漏极均电性连接于所述第二节点，所述第一百零二晶体管的栅极电性连接于所述第三节点，所述第一百零二晶体管的漏极与所述第一百零一晶体管的源极电性连接，所述第一百零一晶体管的栅极接入所述重置信号。

6.根据权利要求1所述的GOA电路，其特征在于，所述第一下拉维持单元包括第四十四晶体管和第四十五晶体管；

所述第四十四晶体管和所述第四十五晶体管的栅极均电性连接于所述第二节点，所述第四十四晶体管的漏极电性连接于所述第一节点，所述第四十四晶体管的源极与所述第四十五晶体管的漏极均电性连接于所述第四节点，所述第四十五晶体管的源极接入所述第一参考低电平信号。

7.根据权利要求1所述的GOA电路，其特征在于，所述第二下拉维持单元包括第四十一晶体管、第四十二晶体管和第四十三晶体管；

所述第四十一晶体管的栅极、所述第四十二晶体管的栅极以及所述第四十三晶体管的栅极均电性连接于所述第二节点，所述第四十一晶体管的源极与所述第四十二晶体管的源极均接入所述第三参考低电平信号，所述第四十一晶体管的漏极电性连接于所述第七节点，所述第四十二晶体管的漏极电性连接于所述第六节点，所述第四十三晶体管的源极电性连接于所述第一参考低电平信号，所述第四十三晶体管的漏极电性连接于所述第五节点。

8.根据权利要求1所述的GOA电路，其特征在于，所述逻辑寻址模块包括第三十三晶体管、第三十四晶体管、第七十一晶体管、第七十二晶体管、第七十三晶体管、第八十一晶体管、第八十二晶体管以及第三电容；

所述第三十三晶体管的栅极电性连接于所述第二节点，所述第三十三晶体管的源极接入所述第一参考低电平信号，所述第三十三晶体管的漏极与所述第三十四晶体管的源极电性连接，所述第三十四晶体管的栅极接入所述第一控制信号，所述第三十四晶体管的漏极、所述第八十一晶体管的漏极以及所述第八十二晶体管的源极电性连接，所述第八十一晶体管的栅极、所述第七十三晶体管的栅极、所述七十二晶体管的漏极以及所述第三电容的第二端均电性连接于所述第三节点，所述第八十一晶体管的源极与所述第七十三晶体管的漏极电性连接，所述第八十二晶体管的栅极接入所述重置信号，所述第八十二晶体管的漏极电性连接于所述第一节点，所述第三电容的第一端接入所述参考高电平信号，所述第七十一晶体管的栅极和第七十二晶体管的栅极均接入所述第二控制信号，所述第七十一晶体管的源极接入所述上一级级传信号，所述第七十一晶体管的漏极、所述第七十二晶体管的源极以及所述第七十三晶体管的源极电性连接。

9.根据权利要求1所述的GOA电路，其特征在于，所述反相器模块包括第五十一晶体管、第五十二晶体管、第五十三晶体管以及第五十四晶体管；

所述第五十一晶体管的栅极、所述第五十一晶体管的源极以及所述第五十三晶体管的源极均接入所述参考高电平信号，所述第五十一晶体管的漏极、所述第五十三晶体管的栅极以及所述第五十二晶体管的漏极电性连接，所述第五十三晶体管的漏极与所述第五十四晶体管的源极均电性连接于所述第二节点，所述第五十四晶体管的漏极与所述第五十二晶体管的源极均接入所述第二参考低电平信号，所述第五十四晶体管的栅极与所述第五十二晶体管的栅极均电性连接于所述第一节点。

10.一种显示面板，其特征在于，包括权利要求1-9任一项所述的GOA电路。

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