CN113140187B - Goa电路及显示面板 - Google Patents

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Abstract

本申请提供一种GOA电路及显示面板，该GOA电路包括上拉模块，上拉模块包括上拉控制单元、第一上拉单元和第二上拉单元，通过将第一上拉单元由第一节点的控制，而将第二上拉单元由第二节点控制，由此将第一上拉单元和第二上拉单元分别由第一节点和第二节点分开控制，使得当第一节点漏电而导致第一节点无法维持高电位，第一上拉单元输出写入信号和读取信号失效时，由于第二节点与第一节点分开因此第二节点的漏电路径较少，第二节点的高电位不会受到影响，第二上拉单元能正常输出扫描信号，某一级GOA单元的第一节点漏电时仅影响单行像素的显示效果，而不会影响该GOA单元的级传效果，从而不会影响其他行的显示效果。

Description

GOA电路及显示面板
技术领域
本申请涉及显示技术领域，尤其涉及一种GOA电路及显示面板。
背景技术
有源矩阵有机发光二极管(Active-matrix organic light-emitting diode，AMOLED)显示装置由于具有对比度高、反应速度快和广视角的优点，已被广泛应用。AMILED属于电流驱动型器件，其对像素电路的驱动晶体管的电性变异比较敏感，驱动晶体管的阈值电压的漂移会影响其显示效果，因此需要对却驱动晶体管进行阈值电压补偿，其中一种补偿方式为外部补偿方式。
请一并参阅图1、图2和图3，图1为现有技术的任一像素单元的外部补偿驱动电路(即用于驱动像素单元进行发光的电路)的电路图，图2和图3分别为现有技术的像素外部补偿驱动电路的结构示意图及其信号时序图，其中，所有晶体管均为N型薄膜晶体管，第一晶体管T1为驱动晶体管，T1的栅极连接节点A，T1的源极连接电源正电压VDD，T1的漏极连接节点B；第二晶体管T2为数据写入晶体管，T2的栅极接入写入信号WR，T2的源极接入数据信号Data，T2的漏极连接节点A；第三晶体管T3为读取晶体管，T3的栅极接入读取信号RD，T3的源极连接有机发光二极管的阳极，T3的漏极接入感测信号线Sense；存储电容Cst连接在节点A和节点B之间，有机发光二极管的阳极连接节点B，阴极连接电源负电压VSS。
这样，在每帧(frame)的显示时间(也称为编程时间，program时间)通过向像素外部补偿驱动电路输入写入信号WR读取信号RD扫描对应的一行像素(此时感测线Sense输入固定电位)，利用数据信号data使该行像素被点亮，然后在显示面板不显示或断电时通过输入写入信号WR和读取信号RD，并用感测线Sense侦测T1的源极电位，最后根据T1的栅极和源极之间的电位差侦测到T1的阈值电压，进而对阈值电压进行外部补偿，从而使有机发光二极管的发光电流保持稳定，不受T1的阈值电压的影响。
而阵列基板栅极驱动(Gate Driveron Array，GOA)技术是将栅极驱动电路集成在显示面板的阵列基板上以实现逐行扫描的驱动方式，从而可以省掉面板的栅极驱动电路部分，具有降低面板的生产成本和实现面板窄边框设计的优点，为多种显示器所使用，因此，为了对像素进行外部补偿，AMOLED显示装置的GOA电路需要为图1中的像素外部补偿电路提供稳定的写入信号WR和读取信号RD。
然而，目前AMOLED显示装置的GOA电路为了尽量减少薄膜晶体管的数量以实现面板的窄边框设计，通常采用单Q点控制方式，请参阅图4，图4为现有技术的AMOLED装置的GOA电路的电路图，在第n级GOA单元中，将直接控制扫描信号G((n)、写入信号WR和读取信号RD的晶体管T21、T22和T23的栅极均连接同一个节点Q。单Q点控制方式的缺点在于：由于Q点的漏电路径较多(存在T12、T71、T34、T44、T32、T36和T46共7条漏电路径)倘若其中一条的漏电路径漏电较大，则会使得Q点的电位下降较多而无法维持高电位，这会导致扫描信号G((n)、写入信号WR(n)和读取信号RD((n)同时失效，以致该级GOA单元失效，以及该GOA电路失效，并最终导致GOA电路无法为像素外部补偿电路提供稳定的写入信号WR和读取信号RD，使得像素外部补偿电路失效。
因此，有必要提出一种新型的GOA电路，以解决由于直接控制扫描信号G((n)、写入信号WR和读取信号RD的晶体管T21、T22和T23的栅极均连接同一个节点Q，从而导致在Q点漏电较多时，扫描信号G((n)与写入信号WR和读取信号RD同时失效的问题。
发明内容
为了解决上述问题，本申请实施例提供一种GOA电路及显示面板。
第一方面，本申请实施例提供一种GOA电路，包括多级级传的GOA单元，第n级所述GOA单元包括上拉模块，所述上拉模块包括上拉控制单元、第一上拉单元和第二上拉单元，n为大于1的正整数，所述上拉控制单元和所述第一上拉单元均与第一节点连接，所述上拉控制单元和所述第二上拉单元均与第二节点连接，其中：
所述上拉控制单元用于接收第n-1级扫描信号G(n-1)，并在所述第n-1级扫描信号G(n-1)的控制下提高所述第一节点和所述第二节点的电位；
所述第一上拉单元用于接收第一时钟信号和第二时钟信号，并在所述第一节点的控制下，根据所述第一时钟信号输出第n级写入信号WR(n)以及根据所述第二时钟信号输出第n级读取信号RD(n)；
所述第二上拉单元用于接收第三时钟信号，并在所述第二节点的控制下，根据所述第三时钟信号输出第n级扫描信号G(n)。
在本申请实施例提供的GOA电路中，第n级所述GOA单元还包括逻辑寻址侦测单元，所述逻辑寻址侦测单元连接所述第一节点和第四节点，所述逻辑寻址侦测单元用于在接收所述第n-1级扫描信号G(n-1)、第一控制信号、所述重置信号和电源正电压信号，并在所述第一控制信号LSP和所述第n-1级扫描信号G(n-1)的和所述电源正电压信号的控制下，在显示时间提高并维持所述第一节点的电位，并在所述场消隐时间在所述第一节点的控制下，根据所述第一时钟信号输出所述第n级写入信号WR(n)，以及根据所述第二时钟信号输出所述第n级读取信号RD(n)。
在本申请实施例提供的GOA电路中，第n级所述GOA单元还包括下拉模块，所述下拉模块包括第一下拉单元、第一下拉维持单元、反相器单元、第二下拉单元、第二下拉维持单元、第三下拉单元和第三下拉维持单元，其中，
所述第一下拉单元接入第二控制信号VST和第一电源负电压信号，并连接所述第一节点，用于在所述第二控制信号VST的控制下，根据所述第一电源负电压信号下拉所述第一节点的电位；
所述第二下拉单元接入第n+1级扫描信号G(n+1)和所述第一电源负电压信号，并连接所述第一节点，用于在所述第n+1级扫描信号G(n+1)的控制下，根据所述第一电源负电压信号下拉所述第一节点的电位；
所述第三下拉单元接入所述重置信号和所述第一电源负电压信号，并连接所述第三节点和第四节点，用于在所述重置信号的控制下，根据所述第一电源负电压信号下拉所述第一节点的电位；
所述第一下拉维持单元接入所述第一电源负电压信号，并连接所述第一节点和第三节点，用于在所述第一下拉单元下拉所述第一节点的电位后，在所述第三节点的控制下根据所述第一电源负电压信号维持所述第一节点的低电位；
所述第二下拉维持单元接入所述第二电源负电压信号、所述第n级写入信号WR(n)、第n级读取信号RD(n)和第n级扫描信号G(n)，并连接所述第三节点，并用于在所述第三节点的控制下，根据所述第二电源负电压信号维持所述第n级写入信号WR(n)、第n级读取信号RD(n)和第n级扫描信号G(n)的低电位；
所述反相器单元接入电源正电压信号和第一电源负电压信号，并连接所述第一节点和所述第三节点，用于使所述第三节点的电位与所述第一节点的电位保持反相。
在本申请实施例提供的GOA电路中，所述上拉控制单元包括第十一晶体管和第十二晶体管，其中，所述第十一晶体管的栅极、所述第十一晶体管的源极以及所述第十二晶体管的栅极均接入所述第n-1级扫描信号G(n-1)，所述第十一晶体管的漏极、所述第十二晶体管的源极与第八节点连接，所述第十二晶体管的漏极连接所述第一节点。
在本申请实施例提供的GOA电路中，所述第一上拉单元包括第二十二晶体管、第二十三晶体管、第一自举电容和第二自举电容，其中，所述第二十二晶体管的栅极、所述第二十三晶体管的栅极、所述第一自举电容的第一端和所述第二自举电容的第一端均连接所述第一节点，所述第一自举电容的第二端和所述第二十二晶体管的漏极均连接所述第五节点，所述第二自举电容和所述第二十三晶体管的漏极均连接所述第六节点，所述第二十二晶体管的源极接入所述第一时钟信号，所述第二十三晶体管的源极接入所述第二时钟信号。
在本申请实施例提供的GOA电路中，所述第二上拉单元包括第二十一晶体管和第三自举电容，其中，所述第二十一晶体管的栅极和所述第三自举电容的第一端连接所述第一节点，所述第二十一晶体管的源极接入所述第三时钟信号，所述第二十一晶体管的漏极和所述第三自举电容的第二端连接所述第七节点。
在本申请实施例提供的GOA电路中，所述逻辑寻址侦测单元包括第七十一晶体管、第七十二晶体管、第七十三晶体管、第七十四晶体管、第七十五晶体管和第四自举电容；
所述第七十一晶体管的栅极连接所述重置信号，所述第七十一晶体管的源极和所述第七十二晶体管的漏极连接，所述第七十一晶体管的漏极连接所述第一节点，所述第七十二晶体管的栅极、所述第七十三晶体管的漏极、所述第七十五晶体管的栅极以及所述第四自举电容的第一端均连接所述第四节点，所述第七十二晶体管的源极、所述第四自举电容的第二端、所述第七十五晶体管的源极接入所述电源正电压信号，所述第七十三晶体管的栅极和第七十四晶体管的栅极均接入所述第一控制信号，所述第七十三晶体管的源极、所述第七十四晶体管的漏极与第七十五晶体管的漏极连接，所述第七十四晶体管的源极接入所述第n-1级扫描信号。
在本申请实施例提供的GOA电路中，所述第一下拉单元包括第三十三晶体管和第三十四晶体管，其中，所述第三十三晶体管的栅极和所述第三十四晶体管的栅极接入所述第二控制信号，所述第三十三晶体管的源极接入所述第一电源负电压信号，所述第三十三晶体管的漏极、所述第三十四晶体管的源极与第八节点连接，所述第三十四晶体管的源极连接所述第一节点。
在本申请实施例提供的GOA电路中，所述第一下拉维持单元包括第四十四晶体管和第四十五晶体管，其中，所述第四十四晶体管和所述第四十五晶体管的栅极均连接所述第三节点，所述第四十四晶体管的漏极连接所述第一节点，所述第四十四晶体管的源极、所述第四十五晶体管的漏极与第八节点连接，所述第四十五晶体管的源极接入所述第一电源负电压信号。
在本申请实施例提供的GOA电路中，所述第二下拉单元包括第三十一晶体管和第三十二晶体管，其中，所述第三十二晶体管和所述第三十一晶体管的栅极均接入所述第n+1级扫描信号G(n+1)，所述第三十二晶体管的漏极连接所述第一节点，所述第三十二晶体管的源极、所述第三十一晶体管的漏极与第八节点连接，所述第三十一晶体管的源极连接所述第一电源负电压信号。
在本申请实施例提供的GOA电路中，所述第二下拉维持单元包括第四十一晶体管、第四十二晶体管和第四十三晶体管，其中，所述第四十一晶体管的栅极、所述第四十二晶体管的栅极和所述第四十三晶体管的栅极均连接所述第三节点，所述第四十一晶体管的源极、所述第四十二晶体管的源极和所述第四十三晶体管的源极均接入所述第二电源负电压信号，所述第四十一晶体管的漏极连接所述第五节点，所述第四十三晶体管的漏极连接所述第六节点，所述第四十二晶体管的漏极连接所述第七节点。
在本申请实施例提供的GOA电路中，所述第三下拉单元包括第三十五晶体管和第三十六晶体管，其中，所述第三十五晶体管的源极接入所述第一电源负电压信号，所述第三十六晶体管的漏极连接所述第三节点，所述第三十五晶体管的栅极连接所述第四节点，所述第三十五晶体管的漏极连接所述第三十六晶体管的源极，所述第三十六晶体管的栅极接入所述重置信号。
在本申请实施例提供的GOA电路中，所述第三下拉维持单元包括第四十六晶体管和第四十七晶体管，其中，所述第四十六晶体管的栅极和所述第四十七晶体管的栅极连接所述第三节点，所述第四十六晶体管的漏极连接所述第二节点，所述第四十六晶体管的源极、所述第四十七晶体管的漏极与第八节点连接，所述第四十七晶体管的源极接入所述第一电源负电压信号。
在本申请实施例提供的GOA电路中，所述反相器单元包括第五十一晶体管、第五十二晶体管、第五十三晶体管和第五十四晶体管，其中，所述第五十一晶体管的栅极、所述第五十一晶体管的源极和所述第五十三晶体管的源极均接入所述电源正电压信号，所述第五十一晶体管的漏极、所述第五十二晶体管的漏极和所述第五十三晶体管的栅极连接，所述第五十三晶体管的漏极与所述第五十四晶体管的源极均连接所述第三节点，所述第五十四晶体管的漏极与所述第五十二晶体管的源极均接入所述第一电源负电压信号，所述第五十四晶体管的栅极与所述第五十二晶体管的栅极均连接所述第一节点。
第二方面，本申请实施例还提供一种显示面板，该显示面板包括以上任一项所述的GOA电路。
本申请实施例提供的GOA电路包括上拉模块，上拉模块包括上拉控制单元、第一上拉单元和第二上拉单元，通过将第一上拉单元由第一节点的控制，以根据第一时钟信号输出写入信号WR以及根据第二时钟信号输出读取信号RD，而将第二上拉单元由第二节点控制，以根据第三时钟信号输出扫描信号G(n)，由此将第一上拉单元和第二上拉单元分别由第一节点和第二节点分开控制，使得当第一节点漏电而导致第一节点无法维持高电位，第一上拉单元输出写入信号WR和读取信号RD失效时，由于第二节点与第一节点分开因此第二节点的漏电路径较少，使得第二节点的高电位不会受到影响，第二上拉单元能正常输出扫描信号G(n)，也即，某一级GOA单元的第一节点漏电时仅影响单行像素的显示效果，而不会影响该GOA单元的级传效果，从而不会影响其他行的显示效果，由此保证显示面板正常显示。
相应的，本申请实施例还提供包括如上所述的GOA电路的显示面板。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术的任一像素单元的外部补偿驱动电路的电路图。
图2为现有技术的像素外部补偿驱动电路的结构示意图。
图3为现有技术的像素外部补偿驱动电路的信号时序图。
图4为现有技术的AMOLED装置的GOA电路的电路图。
图5为本申请实施例提供的GOA电路中一GOA单元的第一总体结构示意图。
图6为本申请实施例提供的GOA电路中一GOA单元的第二总体结构示意图。
图7为本申请实施例提供的GOA电路中一GOA单元的总体信号时序图。
图8为本申请实施例提供的GOA电路中一GOA单元的具体结构示意图。
图9为本申请实施例提供的GOA电路中一GOA单元在显示时间的信号时序图。
图10为本申请实施例提供的GOA电路中一GOA单元在场消隐时间的信号时序图。
图11为本申请实施例提供的显示面板的结构示意图。
具体实施方式
本申请所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定开关晶体管的中间端为栅极、信号输入端为漏极、输出端为源极。此外本申请实施例所采用的晶体管可以包括P型晶体管和/或N型晶体管两种，其中，P型晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型晶体管为在栅极为高电平时导通，在栅极为低电平时截止。
请参阅图5，图5为本申请实施例提供的GOA电路中一GOA单元的第一总体结构示意图，在本申请实施例提供的GOA电路中，该GOA单元包括上拉模块10，上拉模块10包括上拉控制单元101、第一上拉单元102和第二上拉单元103，n为大于1的正整数，上拉控制单元101和第一上拉单元102均与第一节点Q1连接，第二上拉单元103与第二节点Q2连接，其中：
上拉控制单元101用于接收第n-1级扫描信号G(n-1)，并在第n-1级扫描信号G(n-1)的控制下提高第一节点Q1和第二节点Q2的电位；
第一上拉单元102用于接收第一时钟信号CK1和第二时钟信号CK2，并在第一节点Q1的控制下，根据第一时钟信号CK1输出第n级写入信号WR(n)以及根据第二时钟信号CK2输出第n级读取信号RD(n)；
第二上拉单元103用于接收第三时钟信号CK3，并在第二节点Q2的控制下，根据第三时钟信号CK3输出第n级扫描信号G(n)。
本申请实施例提供的GOA电路包括上拉模块10，上拉模块10包括上拉控制单元101、第一上拉单元102和第二上拉单元103，通过将第一上拉单元102由第一节点Q1的控制，以根据第一时钟信号CK1输出写入信号WR以及根据第二时钟信号CK2输出读取信号RD，而将第二上拉单元103由第二节点Q2控制，以根据第三时钟信号CK3输出扫描信号G(n)，由此将第一上拉单元102和第二上拉单元103分别由第一节点Q1和第二节点Q2分开控制，使得当第一节点Q1漏电而导致第一节点Q1无法维持高电位，第一上拉单元102输出写入信号WR和读取信号RD失效时，由于第二节点Q2与第一节点Q1分开因此第二节点Q2的漏电路径较少，使得第二节点Q2的高电位不会受到影响，第二上拉单元103能正常输出扫描信号G(n)，也即，某一级GOA单元的第一节点Q1漏电时仅影响单行像素的显示效果，而不会影响该GOA单元的级传效果，从而不会影响其他行的显示效果。
需要说明的是，如图3所示，在一帧时间内，扫描信号的输出波形包括显示时间(也称为编程时间，program时间)和场消隐时间(也称为空白时间，blank时间)，现有技术的像素外部补偿驱动电路在显示时间驱动像素单元进行发光，因此仅在显示时间对每行像素单元输出写入信号WR(n)和读取信号RD(n)，即目前像素外部补偿驱动电路只能在显示面板不显示或断电时对驱动晶体管的阈值电压进行侦测，而不能实时对驱动晶体管的阈值电压进行侦测，这时显示面板在工作一段时间后，驱动晶体管阈值电压已经产生了一定漂移，之前的显示效果已经受到了影响。
因此，请参阅图6和图7，图6和图7为本申请实施例提供的GOA电路中一GOA单元的第二总体结构示意图及其总体信号时序图，其中，图7仅示出了读取信号RD，写入信号WD未示出。本申请实施例提供的GOA电路中，第n级GOA单元还包括逻辑寻址侦测单元111，逻辑寻址侦测单元111连接第一节点Q1和第四节点M，逻辑寻址侦测单元111用于接收第n-1级扫描信号G(n-1)、第一控制信号LSP、重置信号Reset和电源正电压信号VGH，并在第一控制信号LSP和第n-1级扫描信号G(n-1)的和电源正电压信号VGH的控制下，在显示时间提高并维持第一节点Q1的电位，且在场消隐时间第n-1级扫描信号G(n-1)为低电平时，在第一节点Q1的控制下，根据第一时钟信号CK1输出第n级写入信号WR(n)，以及根据第二时钟信号CK2输出第n级读取信号RD(n)。
本申请实施例提供的GOA电路，通过设置逻辑寻址侦测单元111，形成随机侦测型GOA电路，使得在某一帧时段内，能随机在某一行扫描过程的场消隐时间输出扫描脉冲信号(写入信号WR和读取信号RD)，并利用在场消隐时间输出的扫描脉冲信号对该级GOA单元对应的像素行的驱动晶体管的阈值电压进行随机侦测，进而对阈值电压进行实时的外部补偿，以避免阈值电压漂移的影响。
需要说明的是，每帧时间仅侦测一级GOA单元对应的像素行的驱动晶体管的阈值电压，是由于每帧的blank时间较为短暂，最终通过多帧时间的blank时间完成所有像素行的驱动晶体管的阈值电压的侦测，以全面补偿整个显示面板的驱动晶体管的阈值电压。
请继续参阅图6，在本申请实施例提供的GOA电路中，第n级GOA单元还包括下拉模块20，下拉模块20包括第一下拉单元104、第一下拉维持单元105、反相器单元106、第二下拉单元107、第二下拉维持单元108、第三下拉单元109和第三下拉维持单元110，其中，
第一下拉单元104接入第二控制信号VST和第一电源负电压信号VGL1VGL，并连接第一节点Q1，用于在第二控制信号VST的控制下，根据第一电源负电压信号VGL1下拉第一节点Q1的电位；
第二下拉单元107接入第n+1级扫描信号G(n+1)和第一电源负电压信号VGL1，并连接第一节点Q1，用于在第n+1级扫描信号G(n+1)的控制下，根据第一电源负电压信号VGL1下拉第一节点Q1的电位；
第三下拉单元109接入重置信号Reset和第一电源负电压信号VGL1，并连接第三节点QB和第四节点M，用于在重置信号Reset的控制下，根据第一电源负电压信号VGL1下拉第一节点Q1的电位；
第一下拉维持单元105接入第一电源负电压信号VGL1，并连接第一节点Q1和第三节点QB，用于在第一下拉单元104下拉第一节点Q1的电位后，在第三节点QB的控制下根据第一电源负电压信号VGL1维持第一节点Q1的低电位；
第二下拉维持单元108接入第二电源负电压信号VGL2、第n级写入信号WR(n)、第n级读取信号RD(n)和第n级扫描信号G(n)，并连接第三节点QB，并用于在第三节点QB的控制下，根据第二电源负电压信号VGL2维持第n级写入信号WR(n)、第n级读取信号RD(n)和第n级扫描信号G(n)的低电位；
反相器单元106接入电源正电压信号VGH和第一电源负电压信号VGL1，并连接第一节点Q1和第三节点QB，用于使第三节点QB的电位与第一节点Q1的电位保持反相。
基于上述实施例，请参阅图8，图8为本申请实施例提供的GOA电路的具体结构示意图，将图8对应于图5和图6，在本申请实施例提供的GOA电路中：
上拉控制单元101包括第十一晶体管T11和第十二晶体管T12，其中，第十一晶体管T11的栅极、第十一晶体管T11的源极以及第十二晶体管T12的栅极均接入第n-1级扫描信号G(n-1)，第十一晶体管T11的漏极、第十二晶体管T12的源极与第八节点N连接，第十二晶体管T12的漏极连接第一节点Q1。
第一上拉单元102包括第二十二晶体管T22、第二十三晶体管T23、第一自举电容C1和第二自举电容C2，其中，第二十二晶体管T22的栅极、第二十三晶体管的栅极、第一自举电容C1的第一端和第二自举电容C2的第一端均连接第一节点Q1，第一自举电容C1的第二端和第二十二晶体管T22的漏极均连接第五节点R，第二自举电容C2和第二十三晶体管T23的漏极均连接第六节点S，第二十二晶体管T22的源极接入第一时钟信号CK1，第二十三晶体管T23的源极接入第二时钟信号CK2。
第二上拉单元103包括第二十一晶体管T21和第三自举电容C3，其中，第二十一晶体管T21的栅极和第三自举电容C3的第一端连接第一节点Q1，第二十一晶体管T21的源极接入第三时钟信号CK3，第二十一晶体管T21的漏极和第三自举电容C3的第二端连接第七节点T。
逻辑寻址侦测单元111包括第七十一晶体管T71、第七十二晶体管T72、第七十三晶体管T73、第七十四晶体管T74和第四自举电容C4，其中，第七十二晶体管T72的漏极连接第七十一晶体管T71的源极，第七十二晶体管T72的栅极、第七十三晶体管T73的栅极、七十三晶体管的漏极以及第四自举电容C4的第二端均连接第四节点M，第七十二晶体管T72的源极连接第七十三晶体管T73的漏极，第七十一晶体管T71的栅极接入重置信号Reset，第七十一晶体管T71的漏极连接第一节点Q1，第四自举电容C4的第一端接入参考高电平信号，第七十四晶体管T74的栅极和第七十三晶体管T73的栅极均接入第二控制信号VST，第七十四晶体管T74的源极接入第n-1级扫描信号，第七十四晶体管T74的漏极、第七十三晶体管T73的源极连接第七十三晶体管T73的源极。
第一下拉单元104包括第三十三晶体管T33和第三十四晶体管，其中，第三十三晶体管T33的栅极和第三十四晶体管的栅极接入第二控制信号VST，第三十三晶体管T33的源极接入第一电源负电压信号VGL1，第三十三晶体管T33的漏极、第三十四晶体管的源极与第八节点N连接，第三十四晶体管的源极连接第一节点Q1。
第一下拉维持单元105包括第四十四晶体管和第四十五晶体管T45，其中，第四十四晶体管和第四十五晶体管T45的栅极均连接第三节点QB，第四十四晶体管的漏极连接所述第一节点Q1，第四十四晶体管的源极、第四十五晶体管T45的漏极与第八节点N连接，第四十五晶体管T45的源极接入第一电源负电压信号VGL1。
在本申请实施例提供的GOA电路中，第二下拉单元107包括第三十一晶体管T31和第三十二晶体管T32，其中，第三十二晶体管T32和第三十一晶体管T31的栅极均接入第n+1级扫描信号G(n+1)，第三十二晶体管T32的漏极连接第一节点Q1，第三十二晶体管T32的源极、第三十一晶体管T31的漏极与第八节点N连接，第三十一晶体管T31的源极连接第一电源负电压信号VGL1。
第二下拉维持单元108包括第四十一晶体管T41、第四十二晶体管T42和第四十三晶体管T43，其中，第四十一晶体管T41的栅极、第四十二晶体管T42的栅极和第四十三晶体管T43的栅极均连接第三节点QB，第四十一晶体管T41的源极、第四十二晶体管T42的源极和第四十三晶体管T43的源极均接入第二电源负电压信号VGL2，第四十一晶体管T41的漏极连接第五节点R，第四十三晶体管T43的漏极连接第六节点S，第四十二晶体管T42的漏极连接第七节点T。
第三下拉单元109包括第三十五晶体管T35和第三十六晶体管T36，其中，第三十五晶体管T35的源极接入第一电源负电压信号VGL1，第三十六晶体管T36的漏极连接第三节点QB，第三十五晶体管的栅极连接第四节点M，第三十五晶体管的漏极连接第三十六晶体管T36的源极，第三十六晶体管T36的栅极接入重置信号Reset。
第三下拉维持单元110包括第四十六晶体管T46和第四十七晶体管T47，其中，第四十六晶体管T46的栅极和第四十七晶体管T47的栅极连接第三节点QB，第四十六晶体管T46的漏极连接第二节点Q2，第四十六晶体管T46的源极、第四十七晶体管T47的漏极与第八节点N连接，第四十七晶体管T47的源极接入第一电源负电压信号VGL1。
反相器单元106包括第五十一晶体管T51、第五十二晶体管T52、第五十三晶体管T53和第五十四晶体管T54，其中，第五十一晶体管T51的栅极、第五十一晶体管T51的源极和第五十三晶体管T53的源极均接入电源正电压信号VGH，第五十一晶体管T51的漏极、第五十二晶体管T52的漏极和第五十三晶体管T53的栅极连接，第五十三晶体管T53的漏极与第五十四晶体管T54的源极均连接第三节点QB，第五十四晶体管T54的漏极与第五十二晶体管T52的源极均接入第一电源负电压信号VGL1，第五十四晶体管T54的栅极与第五十二晶体管T52的栅极均连接第一节点Q1。
这样，由于第二节点Q2仅存在T12和T46两个漏电路径，因此第二节点Q2的漏电路径较少且不会受到第一节点Q1的影响，使得第二节点Q2的电位容易保持稳定。
需要说明的是，目前的AMOLED显示面板普遍采用IGZO-TFT技术，IGZO-TFT通常属于耗尽型TFT，当栅源级电压差Vgs为0时，无法完全闭合，容易导致电路出现内部器件漏电导致的GOA电路失效的问题，因此，本申请实施例提供的GOA电路还通过设置第八节点N，使得第十一晶体管T11的漏极与第十二晶体管T12的源极均连接第八节点N、第三十一晶体管T31的源极与第三十二晶体管T32的漏极均连接第八节点N、第三十三晶体管T33的源极与第三十四晶体管T34的漏极均连接第八节点N、第四十四晶体管T44的源极与第四十五晶体管T45的漏极均连接第八节点N，以及第四十七晶体管T47的源极与第四十六晶体管T46的漏极均连接第八节点N，需要第十一晶体管T11、第十二晶体管T12、第三十一晶体管T31、第三十二晶体管T32、第三十三晶体管T33、第三十四晶体管T34、第四十四晶体管T44、第四十五晶体管T45、第四十六晶体管T46，以及第四十七晶体管T47关闭时，将第八节点N设置为高电位，使得晶体管的栅源极电压差Vgs为负值而不为0，使得晶体管能完全闭合，从而减少第十一晶体管T11、第十二晶体管T12、第三十一晶体管T31、第三十二晶体管T32、第三十三晶体管T33、第三十四晶体管T34、第四十四晶体管T44、第四十五晶体管T45、第四十六晶体管T46，以及第四十七晶体管T47的漏电，有效地提高了GOA电路的稳定性。
需要说明的是，该GOA电路引入了两条VGL线，即VGL1和VGL2，其中，VGL2的电位大于VGL1的电位，使得第四十一晶体管T41、第四十二晶体管T42和第四十三晶体管T43的栅源极电压差Vgs为负值，从而减小了四十一晶体管T41、第四十二晶体管T42和第四十三晶体管T43的阈值电压漏电的风险，进一步提高了GOA电路的稳定性。
Figure GDA0003611028990000141
表1
基于上述实施例，表1是本申请实施例提供的GOA电路中一GOA单元的信号电压值，图9为本申请实施例提供的GOA电路中一GOA单元在显示时间的信号时序图。结合图8、图9和表1，本申请实施例提供的GOA电路在每帧的显示时间的工作流程为：
在A1阶段，第n-1级扫描信号G(n-1)升为高电位，第十一晶体管T11、第十二晶体管T12均打开，第一节点Q1和第二节点Q2的电位被拉升至高电位，使得第五十二晶体管T52、第五十四晶体管T54、第二十一晶体管T21、第二十二晶体管T22以及第二十三晶体管T23均打开。由于第一节点Q1与第三节点QB之间连接反相器单元106(由第五十一晶体管T51、第五十二晶体管T52、第五十三晶体管T53和第五十四晶体管T54组成)，使得第一节点Q1的电位与第三节点QB的电位反相，因此第三节点QB为低电位，使得第四十一晶体管T41、第四十二晶体管T42、第四十三晶体管T43、第四十四晶体管T44、第四十五晶体管T45、第四十六晶体管T46和第四十七晶体管T47均关闭。同时，第n+1级扫描信号G(n+1)为低电位，使得第三十一晶体管T31及第三十二晶体管T32均关闭。第二控制信号VST为低电位，使得第三十三晶体管T33及第三十四晶体管T34关闭。第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3均为低电位，则第n级写入扫描信号WR(n)、第n级写入信号WR(n)、第n级读取信号RD(n)和第n级扫描信号G(n)均输出低电位。
此时逻辑寻址侦测单元111中，第一控制信号LSP为高电位，第七十三晶体管T73和第七十四晶体管T74打开，第n-1级扫描信号G(n-1)将M点的电位升为高电位，第七十二晶体管T72和第七十五晶体管T75打开，由于第四节点M点为高电位，因此第七十三晶体管T73的栅源极电位差Vgs为负值，第七十三晶体管T73能完全关闭而漏电流较小，有利于维持第四节点M的高电位。同时，重置信号Reset此时为低电位，第七十一晶体管T71关闭。
在A2阶段，第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3升为高电位，由于第一自举电容C1、第二自举电容C2和第三自举电容C3的存在，第一节点Q1和第二节点Q2的电位被耦合至更高电位，保证第二十一晶体管T21、第二十二晶体管T22以及第二十三晶体管T23的打开，从而保证第n级扫描信号G(n)、第n级写入信号WR(n)以及第n级读取信号RD(n)均为高电位信号，由此使得第n级GOA单元对应的扫描线被充电，即该扫描线对应的一行像素被点亮。
此时逻辑寻址侦测单元111中，第一控制信号LSP由高电位降为低电位，使得第七十三晶体管T73及第七十四晶体管T74均关闭，由于第四自举电容C4的存在，第四节点M的电位继续维持高电位。同时，重置信号Reset仍然为低电位，第七十一晶体管T71关闭。
在A3阶段，第n+1级扫描信号G(n+1)由低电位变为高电位，使得第三十一晶体管T31及第三十二晶体管T32打开，第一节点Q1被拉低为低电位，由于反相器单元106的存在，第三节点QB为高电位，第四十一晶体管T41、第四十二晶体管T42、第四十三晶体管T43、第四十四晶体管T44、第四十五晶体管T45、第四十六晶体管T46和第四十七晶体管T47打开，使得第n级扫描信号G(n)、第n级写入信号WR(n)以及第n级读取信号RD(n)均被拉低至低电位。
需要说明的是，在显示时间的A1阶段和A2阶段将第四节点M点升为高电位并维持高电位，是为了在显示时间之后的场消隐时间，在扫描信号G为低电平时，利用第四节点M将第一节点Q1点由低电位升为高电位，从而根据第一时钟信号CK1和第二时钟信号CK2均为高电位，输出写入信号WR和读取信号RD，具体请见对每帧的场消隐时间的工作流程的详细说明。
基于上述实施例，请参阅图8和图10，图10为本申请实施例提供的GOA电路中一GOA单元在场消隐时间的信号时序图。结合图8、图10和表1，本申请实施例提供的GOA电路在每帧的场消隐时间的工作流程为：
在B1阶段，重置信号Reset升为高电位，使得第七十一晶体管T71和第三十六晶体管T36打开，由于在显示时间，第四节点M点维持为高电位，因此第四节点M点将第一节点Q1的电位上拉至高电位，使得第五十二晶体管T52、第五十四晶体管T54、第二十二晶体管T22以及第二十三晶体管T23均打开。由于第一节点Q1与第三节点QB之间连接反相器单元106，第一节点Q1的电位与第三节点QB的电位反相，因此第三节点QB为低电位，使得第四十一晶体管T41、第四十二晶体管T42、第四十三晶体管T43、第四十四晶体管T44以及第四十五晶体管T45均关闭，其中，第四节点M为高电位还使第三十五晶体管T35打开，且重置信号Reset升为高电位还使得第三十六晶体管T36打开，因此能缩短第三节点QB的下降时间。同时，第n+1级扫描信号G(n+1)为低电位，使得第三十一晶体管T31及第三十二晶体管T32均关闭。第二控制信号VST为低电位，使得第三十三晶体管T33及第三十四晶体管T34关闭。第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3均为低电位，则第n级扫描信号G(n)，第n级写入信号WR(n)以及第n级读取信号RD(n)均输出低电位。
在B2阶段，重置信号Reset由高电位变为低电位，使得第七十一晶体管T71关闭。第一时钟信号CK1和第三时钟信号CK3持续保持为低电位，使得第n级扫描信号G(n)和第n级写入信号WR(n)维持低电位；第二时钟信号CK2升为高电位，使得第n级读取信号RD(n)输出高电位。同时，由于第二自举电容C2的存在，第一节点Q1的电位被耦合至更高电位，保证第二十二晶体管T22和第二十三晶体管T23打开，第n级扫描信号G(n)和第n级写入信号WR(n)维持低电位；而由于第三自举电容C3的存在，第二节点Q2被耦合维持低电位，保证第二十一晶体管T21关闭，第n级读取信号RD(n)输出为高电位信号。
在B3阶段，第一时钟信号CK1升为高电位，使得第n级写入信号WR(n)输出为高电位；第二时钟信号CK2维持为高电位，使得第n级读取信号RD(n)输出为高电位，第三时钟信号CK3维持为低电位，使得第n级读取信号输出为低电位。
在B4阶段，第一时钟信号CK1降低为低电位，使得第n级写入信号WR(n)输出为低电位；第二时钟信号CK2维持为高电位，使得第n级读取信号RD(n)输出为高电位，第三时钟信号CK3维持为低电位，使得第n级读取信号输出为低电位。
在B5阶段，第二时钟信号CK2降低为低电位，使得第n级读取信号RD(n)持续维持低电位。第二控制信号VST升为高电位，第三十三晶体管T33和第三十四晶体管T34打开，第一节点Q1的电位被拉至低电位，由于反相器单元106的存在，第三节点QB的电位升为高电位。
此时逻辑寻址侦测单元111中，第一控制信号LSP升为高电位，第七十三晶体管T73和第七十四晶体管T74打开，第四节点M被拉低至低电位，从而将第四节点M复位为低电位。
可以理解的是，在场消隐时间，写入信号WR仅在B3阶段时间输出高电位，读取信号RD在B2、B3和B4阶段均输出高电位，作用在于在像素外部补偿驱动电路中，在数据信号写入之前就使得感测线保持侦测，以提高驱动晶体管的阈值电压侦测的实时性和准确性。
需要说明的是，根据上述该GOA电路在每帧的显示时间和场消隐时间的工作流程的具体说明可知，逻辑寻址侦测单元111的作用在于：接收第n-1级扫描信号G(n-1)、第一控制信号LSP、重置信号Reset和电源正电压信号VGH，并在第一控制信号LSP和第n-1级扫描信号G(n-1)的和电源正电压信号VGH的控制下，在显示时间提高并维持第一节点Q1的电位，并在场消隐时间在第n-1级扫描信号G(n-1)为低电平时，在第一节点Q1的控制下，根据第一时钟信号CK1输出第n级写入信号WR(n)，以及根据第二时钟信号CK2输出第n级读取信号RD(n)。
请参阅图11，图11为本申请实施例提供的显示面板的结构示意图。如图11所示，该显示面板包括显示区域以及集成设置在显示区域100的边缘上的GOA电路200(GOA电路200可以在显示区域100的一侧或相对的两侧)；其中，该GOA电路200与上述的GOA电路的结构和原理类似，此处不再赘述。
本申请实施例提供的GOA电路及显示面板，由于第二节点Q2与第一节点Q1分开因此第二节点Q2的漏电路径较少，使得第二节点Q2的高电位不会受到影响，第二上拉单元103能正常输出扫描信号G(n)，也即，某一级GOA单元的第一节点Q1漏电时也仅影响单行像素的显示效果，而不会影响该GOA单元的级传效果，从而不会影响其他行的显示效果。另外，由于可以设置逻辑寻址侦测单元111，形成了随机侦测型GOA电路，使得在某一帧时段内，能随机在某一行扫描过程的场消隐时间输出扫描脉冲信号(写入信号WR和读取信号RD)，并利用在场消隐时间输出的扫描脉冲信号对该级GOA单元对应的像素行的驱动晶体管的阈值电压进行随机侦测，进而对阈值电压进行实时的外部补偿，以避免阈值电压漂移的影响。
以上对本申请实施例进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (15)

1.一种GOA电路，其特征在于，包括多级级传的GOA单元，第n级所述GOA单元包括上拉模块，所述上拉模块包括上拉控制单元、第一上拉单元和第二上拉单元，n为大于1的正整数，所述上拉控制单元和所述第一上拉单元均与第一节点连接，所述上拉控制单元和所述第二上拉单元均与第二节点连接，其中：
所述上拉控制单元用于接收第n-1级扫描信号(G(n-1))，并在所述第n-1级扫描信号(G(n-1))的控制下提高所述第一节点和所述第二节点的电位；
所述第一上拉单元用于接收第一时钟信号和第二时钟信号，并在所述第一节点的控制下，根据所述第一时钟信号输出第n级写入信号(WR(n))以及根据所述第二时钟信号输出第n级读取信号(RD(n))；
所述第二上拉单元用于接收第三时钟信号，并在所述第二节点的控制下，根据所述第三时钟信号输出第n级扫描信号(G(n))。
2.如权利要求1所述的GOA电路，其特征在于，第n级所述GOA单元还包括逻辑寻址侦测单元，所述逻辑寻址侦测单元连接所述第一节点和第四节点，所述逻辑寻址侦测单元用于在接收所述第n-1级扫描信号(G(n-1))、第一控制信号、重置信号和电源正电压信号，并在所述第一控制信号和所述第n-1级扫描信号(G(n-1))的和所述电源正电压信号的控制下，在显示时间提高并维持所述第一节点的电位，并在场消隐时间在所述第一节点的控制下，根据所述第一时钟信号输出所述第n级写入信号(WR(n))，以及根据所述第二时钟信号输出所述第n级读取信号(RD(n))。
3.如权利要求1所述的GOA电路，其特征在于，第n级所述GOA单元还包括下拉模块，所述下拉模块包括第一下拉单元、第一下拉维持单元、反相器单元、第二下拉单元、第二下拉维持单元、第三下拉单元和第三下拉维持单元，其中，
所述第一下拉单元接入第二控制信号和第一电源负电压信号，并连接所述第一节点，用于在所述第二控制信号的控制下，根据所述第一电源负电压信号下拉所述第一节点的电位；
所述第二下拉单元接入第n+1级扫描信号(G(n+1))和所述第一电源负电压信号，并连接所述第一节点，用于在所述第n+1级扫描信号(G(n+1))的控制下，根据所述第一电源负电压信号下拉所述第一节点的电位；
所述第三下拉单元接入重置信号和所述第一电源负电压信号，并连接第三节点和第四节点，用于在所述重置信号的控制下，根据所述第一电源负电压信号下拉所述第一节点的电位；
所述第一下拉维持单元接入所述第一电源负电压信号，并连接所述第一节点和第三节点，用于在所述第一下拉单元下拉所述第一节点的电位后，在所述第三节点的控制下根据所述第一电源负电压信号维持所述第一节点的低电位；
所述第二下拉维持单元接入第二电源负电压信号、所述第n级写入信号(WR(n))、第n级读取信号(RD(n))和第n级扫描信号(G(n))，并连接所述第三节点，并用于在所述第三节点的控制下，根据所述第二电源负电压信号维持所述第n级写入信号(WR(n))、第n级读取信号(RD(n))和第n级扫描信号(G(n))的低电位；
所述反相器单元接入电源正电压信号和第一电源负电压信号，并连接所述第一节点和所述第三节点，用于使所述第三节点的电位与所述第一节点的电位保持反相。
4.如权利要求1所述的GOA电路，其特征在于，所述上拉控制单元包括第十一晶体管和第十二晶体管，其中，
所述第十一晶体管的栅极、所述第十一晶体管的源极以及所述第十二晶体管的栅极均接入所述第n-1级扫描信号(G(n-1))，所述第十一晶体管的漏极和所述第十二晶体管的源极与第八节点连接，所述第十二晶体管的漏极连接所述第一节点。
5.如权利要求1所述的GOA电路，其特征在于，所述第一上拉单元包括第二十二晶体管、第二十三晶体管、第一自举电容和第二自举电容，其中，
所述第二十二晶体管的栅极、所述第二十三晶体管的栅极、所述第一自举电容的第一端和所述第二自举电容的第一端均连接所述第一节点，所述第一自举电容的第二端和所述第二十二晶体管的漏极均连接第五节点，所述第二自举电容和所述第二十三晶体管的漏极均连接第六节点，所述第二十二晶体管的源极接入所述第一时钟信号，所述第二十三晶体管的源极接入所述第二时钟信号。
6.如权利要求1所述的GOA电路，其特征在于，所述第二上拉单元包括第二十一晶体管和第三自举电容，其中，
所述第二十一晶体管的栅极和所述第三自举电容的第一端连接所述第一节点，所述第二十一晶体管的源极接入所述第三时钟信号，所述第二十一晶体管的漏极和所述第三自举电容的第二端连接第七节点。
7.如权利要求2所述的GOA电路，其特征在于，所述逻辑寻址侦测单元包括第七十一晶体管、第七十二晶体管、第七十三晶体管、第七十四晶体管、第七十五晶体管和第四自举电容；
所述第七十一晶体管的栅极连接所述重置信号，所述第七十一晶体管的源极和所述第七十二晶体管的漏极连接，所述第七十一晶体管的漏极连接所述第一节点，所述第七十二晶体管的栅极、所述第七十三晶体管的漏极、所述第七十五晶体管的栅极以及所述第四自举电容的第一端均连接所述第四节点，所述第七十二晶体管的源极、所述第四自举电容的第二端、所述第七十五晶体管的源极接入所述电源正电压信号，所述第七十三晶体管的栅极和第七十四晶体管的栅极均接入所述第一控制信号，所述第七十三晶体管的源极、所述第七十四晶体管的漏极与第七十五晶体管的漏极连接，所述第七十四晶体管的源极接入所述第n-1级扫描信号。
8.如权利要求3所述的GOA电路，其特征在于，所述第一下拉单元包括第三十三晶体管和第三十四晶体管，其中，
所述第三十三晶体管的栅极和所述第三十四晶体管的栅极接入所述第二控制信号，所述第三十三晶体管的源极接入所述第一电源负电压信号，所述第三十三晶体管的漏极、所述第三十四晶体管的源极与第八节点连接，所述第三十四晶体管的源极连接所述第一节点。
9.如权利要求3所述的GOA电路，其特征在于，所述第一下拉维持单元包括第四十四晶体管和第四十五晶体管，其中，
所述第四十四晶体管和所述第四十五晶体管的栅极均连接所述第三节点，所述第四十四晶体管的漏极连接所述第一节点，所述第四十四晶体管的源极、所述第四十五晶体管的漏极与第八节点连接，所述第四十五晶体管的源极接入所述第一电源负电压信号。
10.如权利要求3所述的GOA电路，其特征在于，所述第二下拉单元包括第三十一晶体管和第三十二晶体管，其中，
所述第三十二晶体管和所述第三十一晶体管的栅极均接入所述第n+1级扫描信号(G(n+1))，所述第三十二晶体管的漏极连接所述第一节点，所述第三十二晶体管的源极、所述第三十一晶体管的漏极与第八节点连接，所述第三十一晶体管的源极连接所述第一电源负电压信号。
11.如权利要求3所述的GOA电路，其特征在于，所述第二下拉维持单元包括第四十一晶体管、第四十二晶体管和第四十三晶体管，其中，
所述第四十一晶体管的栅极、所述第四十二晶体管的栅极和所述第四十三晶体管的栅极均连接所述第三节点，所述第四十一晶体管的源极、所述第四十二晶体管的源极和所述第四十三晶体管的源极均接入所述第二电源负电压信号，所述第四十一晶体管的漏极连接第五节点，所述第四十三晶体管的漏极连接第六节点，所述第四十二晶体管的漏极连接第七节点。
12.如权利要求3所述的GOA电路，其特征在于，所述第三下拉单元包括第三十五晶体管和第三十六晶体管，其中，
所述第三十五晶体管的源极接入所述第一电源负电压信号，所述第三十六晶体管的漏极连接所述第三节点，所述第三十五晶体管的栅极连接所述第四节点，所述第三十五晶体管的漏极连接所述第三十六晶体管的源极，所述第三十六晶体管的栅极接入所述重置信号。
13.如权利要求3所述的GOA电路，其特征在于，所述第三下拉维持单元包括第四十六晶体管和第四十七晶体管，其中，
所述第四十六晶体管的栅极和所述第四十七晶体管的栅极连接所述第三节点，所述第四十六晶体管的漏极连接所述第二节点，所述第四十六晶体管的源极、所述第四十七晶体管的漏极与第八节点连接，所述第四十七晶体管的源极接入所述第一电源负电压信号。
14.根据权利要求3所述的GOA电路，其特征在于，所述反相器单元包括第五十一晶体管、第五十二晶体管、第五十三晶体管和第五十四晶体管，其中，
所述第五十一晶体管的栅极、所述第五十一晶体管的源极和所述第五十三晶体管的源极均接入所述电源正电压信号，所述第五十一晶体管的漏极、所述第五十二晶体管的漏极和所述第五十三晶体管的栅极连接，所述第五十三晶体管的漏极与所述第五十四晶体管的源极均连接所述第三节点，所述第五十四晶体管的漏极与所述第五十二晶体管的源极均接入所述第一电源负电压信号，所述第五十四晶体管的栅极与所述第五十二晶体管的栅极均连接所述第一节点。
15.一种显示面板，其特征在于，包括权利要求1-14任一项所述的GOA电路。
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