CN109859678A - 选通驱动电路以及包括其的发光显示设备 - Google Patents

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Abstract

选通驱动电路以及包括其的发光显示设备。一种选通驱动电路以及包括该选通驱动电路的发光显示设备具有输出稳定的发射控制信号的简化电路。该选通驱动电路包括发射控制移位寄存器，其包括各自分别将发射控制信号供应给多条发射控制线中的一条的多个发射控制级，各条发射控制线连接到发光显示面板中的多个像素中的至少一个像素。对于发射控制线，当第一输入信号和第二输入信号中的至少一个具有第一电压电平时，发射控制级输出具有栅极截止电压电平的发射控制信号，并且当第一输入信号和第二输入信号二者均具有第二电压电平时，对应发射控制信号具有栅极导通电压电平。

Description

选通驱动电路以及包括其的发光显示设备
技术领域
本公开涉及一种选通驱动电路以及包括该选通驱动电路的发光显示设备。
背景技术
在显示设备领域，轻且功耗低的液晶显示器(LCD)设备目前正被广泛使用，但是需要诸如背光的单独光源。与LCD设备不同，发光显示设备使用自发光器件来显示图像。与LCD设备相比，发光显示设备具有快速响应时间、低功耗和良好的视角，因此，正作为下一代显示设备而备受关注。
一般发光显示设备包括设置在多个像素中的每一个中的像素电路。像素电路使用通过扫描信号和发射控制信号而导通的多个开关晶体管来将数据电压施加到驱动晶体管的栅极，利用施加到驱动晶体管的数据电压对存储电容器进行充电，并且根据发射控制信号利用充电到存储电容器中的数据电压使驱动晶体管导通以向发光器件供应与数据电压对应的数据电流，从而允许发光器件发射光。
在一般发光显示设备中，由设置在发光显示面板的非显示区域(或边框区域)中的薄膜晶体管(TFT)的组合配置的选通驱动电路向发光显示面板供应扫描信号和发射控制信号。在这种情况下，由于扫描信号的输出定时不同于发射控制信号，所以选通驱动电路使用独立地操作的多个移位寄存器来输出扫描信号和发射控制信号。
因此，在各个一般发光显示设备的选通驱动电路中，由于配置移位寄存器以用于单独地输出扫描信号和发射控制信号的大量TFT，各个发光显示设备的边框宽度增加。另外，各个移位寄存器包括多个级，各个级包括多个N型TFT。
由于选通电压低于施加到源极端子的低电平电压的特性，N型TFT逻辑上通过作为选通电压施加的栅极截止电压而截止，但是由于栅源电压高于0V，所以在N型TFT中出现泄漏电流。当TFT的阈值电压由于泄漏电流而从正电压移位(或改变)为负电压时，泄漏电流增加更多，因此，电路无法正常地操作，由此无法输出正常的发射控制信号。具体地，当各个移位寄存器利用氧化物TFT配置时，氧化物TFT的阈值电压由于光和/或高温而移位为负电压，因此，控制节点电压减小了连接在控制节点与多个级中的每一个的低电平电压源之间的TFT的泄漏电流。因此，电路无法正常地操作，因此，无法输出正常的发射控制信号。
发明内容
因此，本公开旨在提供一种选通驱动电路以及包括该选通驱动电路的发光显示设备，其基本上消除了由于现有技术的限制和缺点导致的一个或更多个问题。
本公开的一方面旨在提供一种选通驱动电路以及包括该选通驱动电路的发光显示设备，其中电路的配置简化并且稳定地输出发射控制信号。
本公开的附加优点和特征将部分地在以下描述中阐述，并且部分地对于研究了以下内容的本领域普通技术人员而言将变得显而易见，或者可从本公开的实践中学习。本公开的目的和其它优点可通过在撰写的说明书及其权利要求书以及附图中所具体指出的结构来实现和达到。
根据本公开的一个实施方式的一方面，以上和其它目的可通过一种选通驱动电路来实现，该选通驱动电路包括发射控制移位寄存器，其连接到扫描控制移位寄存器并从扫描控制移位寄存器接收第一输入信号和第二输入信号，该发射控制移位寄存器包括各自分别将发射控制信号供应给多条发射控制线中的一条的多个发射控制级，各条发射控制线连接到发光显示面板中的多个像素中的至少一个像素。当第一输入信号和第二输入信号中的至少一个具有第一电压电平时，所述多个发射控制级中接收到第一输入信号和第二输入信号的发射控制级将具有栅极截止电压电平的发射控制信号输出到连接到该发射控制级的发射控制线，所述栅极截止电压电平使包括在连接到所述发射控制线的像素中的晶体管截止。当第一输入信号和第二输入信号二者均具有小于第一电压电平的第二电压电平时，发射控制级输出具有栅极导通电压电平的发射控制信号以使包括在连接到发射控制线的像素中的晶体管导通。
根据本公开的一个实施方式的一方面，以上和其它目的可通过一种发光显示设备来实现，该发光显示设备包括：发光显示面板，其包括分别设置在由多条选通线、多条发射控制线和多条数据线限定的多个像素区域中的多个像素；数据驱动电路，其将数据信号供应给所述多条数据线中的每一条；以及选通驱动器，其设置在发光显示面板中以将扫描信号供应给所述多条选通线中的每一条并将发射控制信号供应给所述多条发射控制线中的每一条。
在一些实施方式中，选通驱动器包括发射控制移位寄存器，其连接到扫描控制移位寄存器并从扫描控制移位寄存器接收第一输入信号和第二输入信号，该发射控制移位寄存器包括各自分别将发射控制信号供应给条发射控制线中的一条的多个发射控制级，各条发射控制线连接到发光显示面板中的多个像素中的至少一个像素。当第一输入信号和第二输入信号中的至少一个具有第一电压电平时，多个发射控制级中接收到第一输入信号和第二输入信号的发射控制级将具有栅极截止电压电平的发射控制信号输出到连接到该发射控制级的发射控制线，该栅极截止电压电平使包括在连接到所述发射控制线的像素中的晶体管截止。当第一输入信号和第二输入信号二者均具有小于第一电压电平的第二电压电平时，发射控制级输出具有栅极导通电压电平的发射控制信号以使包括在连接到发射控制线的像素中的晶体管导通。
将理解，本公开的以上一般描述和以下详细描述二者是示例性和说明性的，旨在提供对要求保护的本公开的进一步说明。
附记1.一种选通驱动电路，该选通驱动电路包括：
发射控制移位寄存器，该发射控制移位寄存器连接到扫描控制移位寄存器并从所述扫描控制移位寄存器接收第一输入信号和第二输入信号，该发射控制移位寄存器包括各自分别将发射控制信号供应给多条发射控制线中的一条的多个发射控制级，各条发射控制线连接到发光显示面板中的多个像素中的至少一个像素，
其中，当所述第一输入信号和所述第二输入信号中的至少一个具有第一电压电平时，所述多个发射控制级中接收到所述第一输入信号和所述第二输入信号的发射控制级将具有栅极截止电压电平的所述发射控制信号输出到连接到该发射控制级的发射控制线，所述栅极截止电压电平使包括在连接到所述发射控制线的像素中的晶体管截止，并且
当所述第一输入信号和所述第二输入信号二者均具有小于所述第一电压电平的第二电压电平时，所述发射控制级输出具有栅极导通电压电平的所述发射控制信号以使包括在连接到所述发射控制线的像素中的晶体管导通。
附记2.根据附记1所述的选通驱动电路，其中，所述栅极截止电压电平包括第一栅极截止电压电平或者具有与所述第一栅极截止电压电平的相位不同的相位的第二栅极截止电压电平，并且其中，
响应于来自所述扫描控制移位寄存器的具有所述第一电压电平的所述第一输入信号，所述发射控制级输出具有所述第一栅极截止电压电平的所述发射控制信号，
响应于来自所述扫描控制移位寄存器的具有所述第一电压电平的所述第二输入信号，所述发射控制级输出具有所述第二栅极截止电压电平的所述发射控制信号，并且
具有所述第一电压电平的所述第二输入信号相对于具有所述第一电压电平的所述第一输入信号延迟至少三个水平周期。
附记3.根据附记2所述的选通驱动电路，其中，所述多个发射控制级中的每一个包括：
第一控制节点；
第二控制节点，该第二控制节点连接到从所述扫描控制移位寄存器接收所述第一输入信号的第一输入端子；
第三控制节点，该第三控制节点连接到从所述扫描控制移位寄存器接收所述第二输入信号的第二输入端子；
输出部，该输出部基于所述第一控制节点、所述第二控制节点和所述第三控制节点的电压输出具有所述栅极导通电压电平的发射控制信号或者输出具有所述栅极截止电压电平的发射控制信号；
节点设定部，该节点设定部将所述第一控制节点的电压设定为节点驱动电压；以及
节点重置部，该节点重置部基于所述第二控制节点的电压和所述第三控制节点的电压将所述第一控制节点的电压重置为节点重置电压。
附记4.根据附记3所述的选通驱动电路，其中，所述节点重置部包括：
第一重置电路，该第一重置电路基于所述第二控制节点的电压将所述第一控制节点的电压重置为所述节点重置电压；以及
第二重置电路，该第二重置电路基于所述第三控制节点的电压将所述第一控制节点的电压重置为所述节点重置电压。
附记5.根据附记4所述的选通驱动电路，其中，
所述第一重置电路包括串联连接在所述第一控制节点和供应所述节点重置电压的节点重置电压线之间的第一晶体管和第二晶体管，第一连接节点设置在所述第一晶体管和所述第二晶体管之间，
所述第二重置电路包括串联连接在所述第一控制节点和所述节点重置电压线之间的第三晶体管和第四晶体管，第二连接节点电连接到设置在所述第三晶体管和所述第四晶体管之间的所述第一连接节点，并且
所述节点重置部还包括基于控制电压将电流泄漏预防电压供应给所述第一连接节点的电流泄漏预防部。
附记6.根据附记5所述的选通驱动电路，其中，所述电流泄漏预防部包括第五晶体管，该第五晶体管基于所述控制电压而导通以将所述电流泄漏预防电压供应给设置在所述第一晶体管和所述第二晶体管之间的所述第一连接节点。
附记7.根据附记5所述的选通驱动电路，其中
所述电流泄漏预防电压是由所述节点设定部供应的所述节点驱动电压或者具有所述栅极导通电压电平的所述发射控制信号，并且
所述控制电压是所述第一控制节点的电压或所述输出部的所述发射控制信号的电压。
附记8.根据附记5所述的选通驱动电路，其中，所述输出部包括：
上拉晶体管，该上拉晶体管基于所述第一控制节点的电压输出具有所述栅极导通电压电平的所述发射控制信号；以及
下拉晶体管，该下拉晶体管具有双栅结构并且基于所述第二控制节点的电压和所述第三控制节点的电压输出具有所述栅极截止电压电平的发射控制信号。
附记9.根据附记3所述的选通驱动电路，其中，所述节点重置部包括重置电路，该重置电路基于所述第二控制节点的电压和所述第三控制节点的电压将所述第一控制节点的电压重置为所述节点重置电压。
附记10.根据附记9所述的选通驱动电路，其中
所述重置电路包括串联连接在所述第一控制节点和供应所述节点重置电压的节点重置电压线之间的第一晶体管和第二晶体管，连接节点设置在所述第一晶体管和所述第二晶体管之间，并且
所述节点重置部还包括基于控制电压利用电流泄漏预防电压对所述连接节点进行充电的电流泄漏预防部。
附记11.根据附记10所述的选通驱动电路，其中，所述第一晶体管包括：
底栅极，该底栅极连接到所述第二控制节点和所述第三控制节点中的一个；
顶栅极，该顶栅极连接到所述第二控制节点和所述第三控制节点中未连接到所述底栅极的另一个；
连接到所述第一控制节点的第一电极和电连接到所述连接节点的第二电极；并且
所述第二晶体管包括连接到所述第一晶体管的所述底栅极的底栅极、连接到所述第二晶体管的所述顶栅极的顶栅极、连接到所述节点重置电压线的第一电极以及连接到所述连接节点的第二电极。
附记12.根据附记10所述的选通驱动电路，其中，所述电流泄漏预防部包括第三晶体管，该第三晶体管基于所述控制电压而导通以将所述电流泄漏预防电压供应给所述连接节点。
附记13.根据附记12所述的选通驱动电路，其中
所述电流泄漏预防电压是由所述节点设定部供应的所述节点驱动电压或者具有所述栅极导通电压电平的所述发射控制信号，并且
所述控制电压是所述第一控制节点的电压或者所述输出部的所述发射控制信号的电压。
附记14.根据附记10所述的选通驱动电路，其中，所述输出部包括：
上拉晶体管，该上拉晶体管基于所述第一控制节点的电压输出具有所述栅极导通电压电平的所述发射控制信号；以及
下拉晶体管，该下拉晶体管具有双栅结构并且基于所述第二控制节点的电压和所述第三控制节点的电压输出具有低于所述栅极导通电压电平的所述栅极截止电压电平的所述发射控制信号。
附记15.根据附记4所述的选通驱动电路，其中，所述第一重置电路包括：
第一晶体管，该第一晶体管基于所述第二控制节点的电压而导通以将所述第一控制节点电连接到供应所述节点重置电压的节点重置电压线；以及
第二晶体管，该第二晶体管基于所述第三控制节点的电压而导通以将所述第一控制节点电连接到供应所述节点重置电压的所述节点重置电压线，所述节点重置电压的电压电平大于所述第一输入信号的所述栅极截止电压电平和所述第二输入信号的所述栅极截止电压电平中的每一个。
附记16.根据附记15所述的选通驱动电路，其中，所述输出部包括：
上拉晶体管，该上拉晶体管基于所述第一控制节点的电压输出具有所述栅极导通电压电平的所述发射控制信号；以及
下拉晶体管，该下拉晶体管具有双栅结构并且基于所述第二控制节点的电压和所述第三控制节点的电压输出具有低于所述栅极导通电压电平的所述栅极截止电压电平的所述发射控制信号。
附记17.根据附记3所述的选通驱动电路，其中，所述节点重置部包括第一晶体管，该第一晶体管具有双栅结构并且基于所述第二控制节点的电压和所述第三控制节点的电压输出所述第一控制节点的电压作为所述节点重置电压。
附记18.根据附记17所述的选通驱动电路，其中，所述第一晶体管包括：
底栅极，该底栅极连接到所述第二控制节点和所述第三控制节点中的一个控制节点；
顶栅极，该顶栅极连接到所述第二控制节点和所述第三控制节点中的另一个控制节点；
第一电极，该第一电极电连接到供应所述节点重置电压的节点重置电压线；以及
第二电极，该第二电极连接到所述第一控制节点。
附记19.根据附记17所述的选通驱动电路，其中，所述输出部包括：
上拉晶体管，该上拉晶体管基于所述第一控制节点的电压输出具有所述栅极导通电压电平的所述发射控制信号；以及
下拉晶体管，该下拉晶体管具有双栅结构并且基于所述第二控制节点的电压和所述第三控制节点的电压输出具有低于所述栅极导通电压电平的所述栅极截止电压电平的所述发射控制信号。
附记20.根据附记3所述的选通驱动电路，其中，所述节点设定部包括第一晶体管，该第一晶体管响应于直流DC电压、发射时钟和所述节点驱动电压中的一个而将所述节点驱动电压供应给所述第一控制节点。
附记21.根据附记3所述的选通驱动电路，其中，所述输出部包括：
上拉晶体管，该上拉晶体管基于所述第一控制节点的电压输出具有所述栅极导通电压电平的所述发射控制信号；
第一下拉晶体管，该第一下拉晶体管基于所述第二控制节点的电压输出具有所述栅极截止电压电平的所述发射控制信号；以及
第二下拉晶体管，该第二下拉晶体管基于所述第三控制节点的电压输出具有所述栅极截止电压电平的所述发射控制信号。
附记22.根据附记3所述的选通驱动电路，其中，所述输出部包括：
上拉晶体管，该上拉晶体管基于所述第一控制节点的电压输出具有所述栅极导通电压电平的所述发射控制信号；以及
下拉晶体管，该下拉晶体管具有双栅结构并且基于所述第二控制节点的电压和所述第三控制节点的电压输出具有低于所述栅极导通电压电平的所述栅极截止电压电平的所述发射控制信号。
附记23.根据附记22所述的选通驱动电路，其中，所述下拉晶体管包括：
底栅极，该底栅极电连接到所述第二控制节点和所述第三控制节点中的一个控制节点；
顶栅极，该顶栅极电连接到所述第二控制节点和所述第三控制节点中的另一个控制节点；
第一电极，该第一电极电连接到输出所述发射控制信号的输出端子；以及
第二电极，该第二电极电连接到供应低电平电压的低电平电压线。
附记24.根据附记1至23中的任一项所述的选通驱动电路，其中，所述扫描控制移位寄存器包括分别将扫描信号供应给设置在所述发光显示面板中的多条选通线的多个扫描控制级，其中，所述第一输入信号和所述第二输入信号是由所述扫描控制移位寄存器输出的进位信号。
附记25.根据附记24所述的选通驱动电路，其中，所述发射控制级是所述多个发射控制级中的第i发射控制级，其中，i是为1至m的正整数，并且输入到所述发射控制级的所述第一输入信号是从所述多个扫描控制级中的第j-a扫描控制级输出的进位信号，其中，j是为1至m的正整数，并且a是自然数，
其中，输入到所述发射控制级的所述第二输入信号是从所述多个扫描控制级中的第j+b扫描控制级输出的进位信号，并且第j扫描控制级被设置为最靠近所述第i发射控制级，其中，b是大于a的自然数。
附记26.一种发光显示设备，该发光显示设备包括：
发光显示面板，该发光显示面板包括分别设置在由多条选通线、多条发射控制线和多条数据线限定的多个像素区域中的多个像素；
数据驱动电路，该数据驱动电路将数据信号供应给所述多条数据线中的每一条；以及
选通驱动器，该选通驱动器设置在所述发光显示面板中以将扫描信号供应给所述多条选通线中的每一条并将发射控制信号供应给所述多条发射控制线中的每一条，
其中，所述选通驱动器包括根据附记2至23中的一项所述的选通驱动电路。
附记27.根据附记26所述的发光显示设备，其中，所述扫描控制移位寄存器包括分别将扫描信号供应给设置在所述发光显示面板中的所述多条选通线的多个扫描控制级，其中，所述第一输入信号和所述第二输入信号是由所述扫描控制移位寄存器输出的进位信号。
附记28.根据附记27所述的发光显示设备，其中，所述发射控制级是所述多个发射控制级中的第i发射控制级，其中，i是为1至m的正整数，并且输入到所述发射控制级的所述第一输入信号是从所述多个扫描控制级中的第j-a扫描控制级输出的进位信号，其中，j是为1至m的正整数，并且a是自然数，
其中，输入到所述发射控制级的所述第二输入信号是从所述多个扫描控制级中的第j+b扫描控制级输出的进位信号，其中b是大于a的自然数，并且
第j扫描控制级被设置为最靠近所述第i发射控制级。
附记29.根据附记28所述的发光显示设备，该发光显示设备还包括控制所述数据驱动电路和所述选通驱动电路的定时控制器，
其中，所述定时控制器提供输入到所述多个发射控制级的一部分的第一输入信号以及输入到所述多个发射控制级的不同部分的第二输入信号。
附记30.根据附记28所述的发光显示设备，其中，
所述发光显示面板还包括多条初始化控制线和多条采样控制线，并且
所述多个扫描控制级分别将初始化控制信号供应给所述多条初始化控制线并且分别将采样控制信号供应给所述多条采样控制线。
附记31.根据附记30所述的发光显示设备，其中，所述多个扫描控制级中的每一个包括：
节点控制器，该节点控制器响应于选通起始信号或来自前扫描控制级的进位信号并且响应于级重置信号或来自后扫描控制级的进位信号而控制第一节点的电压和第二节点的电压；以及
扫描输出部，该扫描输出部包括分别基于所述第一节点的电压和所述第二节点的电压输出所述初始化控制信号、所述进位信号、所述采样控制信号和所述扫描信号的第一信号输出电路、第二信号输出电路、第三信号输出电路和第四信号输出电路。
附记32.根据附记30所述的发光显示设备，其中
所述多个像素中的每一个包括发光器件以及允许所述发光器件发射光的像素电路，并且
所述像素电路包括：
驱动晶体管，该驱动晶体管连接在像素驱动电压线和所述发光器件之间；
第一开关晶体管，该第一开关晶体管响应于所述扫描信号而将对应数据线连接到第一像素节点，所述第一像素节点连接到所述驱动晶体管的栅极；
第二开关晶体管，该第二开关晶体管响应于所述初始化控制信号而将初始化电压线连接到第二像素节点，所述第二像素节点连接到所述驱动晶体管的第一电极；
第三开关晶体管，该第三开关晶体管响应于所述采样控制信号而将参考电压线连接到所述第一像素节点；
第四开关晶体管，该第四开关晶体管响应于所述发射控制信号而将所述像素驱动电压线连接到所述驱动晶体管的第二电极；以及
存储电容器，该存储电容器连接在所述第一像素节点和所述第二像素节点之间。
附记33.根据附记32所述的发光显示设备，其中，所述像素电路包括：
初始化周期，在该初始化周期中，所述像素电路响应于所述初始化控制信号、所述采样控制信号以及具有所述栅极截止电压电平的所述发射控制信号，使用通过所述初始化电压线供应的初始化电压和通过所述参考电压线供应的参考电压来将所述存储电容器初始化；
在所述初始化周期之后的补偿周期，在该补偿周期中，所述像素电路响应于所述采样控制信号以及具有所述栅极导通电压电平的所述发射控制信号，使用所述参考电压和通过所述像素驱动电压线供应的像素驱动电压来将与所述驱动晶体管的阈值电压对应的采样电压存储在所述存储电容器中；
在所述补偿周期之后的数据写入周期，在该数据写入周期中，所述像素电路响应于所述扫描信号以及具有第二栅极截止电压电平的所述发射控制信号，向第一像素节点供应通过对应数据线供应的数据电压；以及
在所述数据写入周期之后的发射周期，在该发射周期中，所述像素电路响应于具有所述栅极导通电压电平的所述发射控制信号，使用所述像素驱动电压和所述存储电容器的电压来允许所述发光器件发射光。
附记34.根据附记33所述的发光显示设备，其中，所述多个扫描控制级中的每一个在所述初始化周期的后部与所述补偿周期的前部之间的周期期间输出所述进位信号，所述补偿周期在所述初始化周期之后。
附图说明
附图被包括以提供对本公开的进一步理解，并且被并入本申请并构成本申请的一部分，附图示出了本公开的实施方式并且与说明书一起用来说明本公开的原理。附图中：
图1是示意性地示出根据本公开的实施方式的发光显示设备的图；
图2是示出根据图1所示的实施方式的一个像素的图；
图3是用于描述根据本公开的实施方式的图2所示的像素的操作的操作时序图；
图4是用于描述根据本公开的实施方式的选通驱动电路的图；
图5是示出根据本公开的实施方式的供应给图4所示的选通驱动电路的时钟的波形图；
图6是用于描述根据本公开的实施方式的图4所示的第j扫描控制级的电路配置的电路图；
图7是根据本公开的实施方式的图6所示的扫描控制级的驱动波形图；
图8是用于描述根据本公开的实施方式的图4所示的第i发射控制级的电路配置的电路图；
图9是示出根据本公开的实施方式的图8所示的第一控制节点的电压和发射控制级的输入/输出电压的波形图；
图10A至图10C是用于描述根据本公开的实施方式的图8所示的发射控制级的修改实施方式的图；
图11是用于描述根据本公开的另一实施方式的图4所示的第i发射控制级的电路配置的电路图；
图12是用于描述根据本公开的另一实施方式的图4所示的第i发射控制级的电路配置的电路图；
图13是用于描述根据本公开的另一实施方式的图4所示的第i发射控制级的电路配置的电路图；
图14是用于描述根据本公开的另一实施方式的图4所示的第i发射控制级的电路配置的电路图；
图15是示出根据图10B所示的本公开的实施方式的发射控制级的输入/输出波形的仿真波形图；以及
图16A和图16B是示出根据本公开的各个比较例和实施方式的发射控制级的控制节点的输出波形和电压的仿真波形图。
具体实施方式
现将详细参照本公开的示例性实施方式，其示例示出于附图中。只要可能，贯穿附图将使用相同的标号来指代相同或相似的部分。
本公开的优点和特征及其实现方法将通过参照附图描述的以下实施方式而变得清楚。然而，本公开可按照不同的形式具体实现，不应被解释为限于本文所阐述的实施方式。相反，提供这些实施方式是为了本公开将彻底和完整，并且将向本领域技术人员充分传达本公开的范围。此外，本公开仅由权利要求书的范围限定。
附图中所公开的用于描述本公开的实施方式的形状、尺寸、比例、角度和数量仅是示例，因此，本公开不限于所示的细节。相似的标号将始终指代相似的元件。在以下描述中，当相关已知技术的详细描述被确定为使本公开的重点不必要地模糊时，将省略详细描述。
在使用本说明书中所描述的“包含”、“具有”和“包括”的情况下，除非使用“仅～”，否则可增加另一部分。除非相反地指出，否则单数形式的术语可包括多数形式。
在构造元件时，尽管没有明确描述，但该元件被解释为包括误差范围。
在描述位置关系时，例如，当两个部分之间的位置关系被描述为“在～上”、“在～上方”、“在～下”以及“在～旁边”时，除非使用“紧挨”或“直接”，否则在这两个部分之间可设置一个或更多个其它部分。
在描述时间关系时，例如，当时间顺序被描述为“在～之后”、“随～之后”、“接着～”以及“在～之前”时，除非使用“紧挨”或“直接”，否则可包括不连续的情况。
将理解，尽管本文中可使用术语“第一”、“第二”等来描述各种元件，这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件相区分。例如，在不脱离本公开的范围的情况下，第一元件可被称为第二元件，类似地，第二元件可被称为第一元件。
术语“至少一个”应该被理解为包括一个或更多个相关所列项的任何和所有组合。例如，“第一项、第二项和第三项中的至少一个”的含义表示从第一项、第二项和第三项中的两个或更多个提出的所有项的组合以及第一项、第二项或第三项。
如本领域技术人员可充分理解的，本公开的各种实施方式的特征可部分地或全部地彼此耦合或组合，并且可不同地彼此互操作并且在技术上驱动。本公开的实施方式可彼此独立地实现，或者可按照互相依赖的关系一起实现。
以下，将参照附图详细描述根据本公开的选通驱动电路以及包括该选通驱动电路的发光显示设备的实施方式。在向各个附图的元件添加标号时，尽管相同的元件示出于其它图中，相似的标号可表示相似的元件。在以下描述中，当相关的已知功能或配置的详细描述被确定为使本公开的重点不必要地模糊时，将省略详细描述。
图1是示意性地示出根据本公开的实施方式的发光显示设备的图。
参照图1，根据本公开的实施方式的发光显示设备可包括发光显示面板100、定时控制器300、数据驱动电路500和选通驱动电路(或选通驱动器)700。
发光显示面板可包括在基板上限定的显示区域AA以及围绕显示区域AA的非显示区域NA。
显示区域AA可包括分别设置在由第一选通线GL1至第m选通线GLm(其中m是等于或大于二的自然数)、第一发射控制线ECL1至第m发射控制线ECLm以及多条数据线DL1至DLp(其中p是等于或大于二的自然数)限定的多个像素区域中的多个像素P。另外，显示区域AA还可包括第一初始化控制线ICL1至第m初始化控制线ICLm以及第一采样控制线SCL1至第m采样控制线SCLm。另外，显示区域AA还可包括被供应像素驱动电压VDD的多条像素驱动电压线、被供应初始化电压Vini的多条初始化电压线、被供应参考电压Vref的多条参考电压线以及被供应阴极电压VSS的阴极电极层CEL。
根据实施方式的像素P可按照条纹结构设置。在这种情况下，各个像素P可包括红色子像素、绿色子像素和蓝色子像素，此外，还可包括白色子像素。
根据另一实施方式，多个像素P可在显示区域AA中按照pentile(像素排列)结构布置。在这种情况下，多个像素P中的每一个可包括一维地布置成多边形类型的一个红色子像素、两个绿色子像素和一个蓝色子像素。例如，具有pentile结构的各个像素P可包括一维地布置成八边形类型的一个红色子像素、两个绿色子像素和一个蓝色子像素。在这种情况下，蓝色子像素可具有最大的尺寸，两个绿色子像素中的每一个可具有最小的尺寸。
布置在选通线GL的纵长方向上的多个像素P中的每一个可连接到穿过对应像素区域的选通线GL、发射控制线ECL、初始化控制线ICL、采样控制线SCL、数据线DL、像素驱动电压线、初始化电压线、参考电压线、阴极电极层CEL。一条像素驱动电压线、一条初始化电压线和一条参考电压线可连接到一个子像素或一个单元像素。
多个像素P中的每一个可连接到选通线GL、发射控制线ECL、初始化控制线ICL、采样控制线SCL、数据线DL、像素驱动电压线、初始化电压线和参考电压线，并且可利用与通过数据线DL供应的数据电压对应的数据电流来发射光。
非显示区域IA可沿着基板的边缘设置以围绕显示区域AA。非显示区域IA的一个非显示区域可设置在基板上并且可包括连接到数据线DL1至DLp的焊盘部。
定时控制器300可使输入的视频数据Idata与适合驱动发光显示面板100的基于像素的数字数据Pdata对齐并且可从定时同步信号TSS生成数据控制信号DCS以将数据控制信号DCS供应给数据驱动电路500。
定时控制器300可基于定时同步信号TSS来生成包括选通起始信号、多个选通时钟、多个进位时钟、多个采样时钟和多个初始化时钟的选通控制信号GCS，并且可将选通控制信号GCS供应给选通驱动电路700。选通控制信号GCS可经由焊盘部被供应给选通驱动电路700。
数据驱动电路500可连接到设置在发光显示面板100中的数据线DL1至DLp。数据驱动电路500可基于从定时控制器300供应的数据控制信号DCS使用多个参考伽马电压将基于像素的数字数据Pdata转换为基于像素的模拟数据电压，并且可将基于像素的数据电压供应给对应数据线DL。
选通驱动电路700可连接到设置在显示区域AA中的第一选通线GL1至第m选通线GLm、第一发射控制线ECL1至第m发射控制线ECLm、第一初始化控制线ICL1至第m初始化控制线ICLm以及第一采样控制线SCL1至第m采样控制线SCLm。选通驱动电路700可基于选通控制信号GCS来生成并输出与各个像素P的操作定时对应的初始化控制信号、采样控制信号、扫描信号和发射控制信号。根据实施方式的选通驱动电路700可生成具有相同的周期和顺序移位的相位的扫描信号以将扫描信号供应给第一选通线GL1至第m选通线GLm，生成具有相同的周期和顺序移位的相位的初始化控制信号以将初始化控制信号供应给第一初始化控制线ICL1至第m初始化控制线ICLm，并且生成具有相同的周期和顺序移位的相位的采样控制信号以将采样控制信号供应给第一采样控制线SCL1至第m采样控制线SCLm。另外，选通驱动电路700可生成具有相同的周期和顺序移位的相位的进位信号，基于至少两个不同的进位信号来生成包括具有不同相位的第一栅极截止电压电平和第二栅极截止电压电平的发射控制信号，并将发射控制信号供应给第一发射控制线ECL1至第m发射控制线ECLm。
选通驱动电路700可通过制造像素P的TFT的工艺形成在基板的左非显示区域和/或右非显示区域中。例如，选通驱动电路700可设置在基板的左非显示区域中并且可基于单馈电方式来操作以将扫描信号供应给多条选通线GL。作为另一示例，选通驱动电路700可设置在基板的左非显示区域和右非显示区域中的每一个中并且可基于双馈电方式来操作以将扫描信号供应给多条选通线GL。作为另一示例，选通驱动电路700可设置在基板的左非显示区域和右非显示区域中的每一个中并且可基于以双馈电为基础的交织方式来操作以将扫描信号供应给多条选通线GL。
根据本公开的实施方式的发光显示设备还可包括对选通控制信号GCS进行电平移位的电平移位器单元900。
电平移位器单元900可基于从栅极导通电压源供应的栅极导通电压和从栅极截止电压源供应的栅极截止电压将选通控制信号GCS的高逻辑电压电平移位至栅极导通电压电平并且可将选通控制信号GCS的低逻辑电压电平移位至栅极截止电压电平，并且可将电平移位的选通控制信号GCS供应给选通驱动电路700。电平移位器单元900可被嵌入到定时控制器300中。
图2是示出根据图1所示的实施方式的一个像素的图，并且示出连接到发光显示面板的任意选通线和任意数据线的一个像素(或一个子像素)。
参照图1和图2，根据本公开的实施方式的像素P可包括像素电路PC和发光器件ELD。
发光器件ELD可设置在连接到像素电路PC的第一电极(或阳极电极)和连接到阴极电极层CEL的第二电极(或阴极电极)之间。根据实施方式的发光器件ELD可包括有机发光部、量子点发光部或无机发光部，或者可包括微型发光二极管。发光器件ELD可利用从像素电路PC供应的数据电流来发射光。
像素电路PC可连接到选通线GL、发射控制线ECL、初始化控制线ICL、采样控制线SCL、数据线DL、像素驱动电压线PL、初始化电压线IL和参考电压线RL，并且可将与通过数据线DL供应的数据电压Vdata对应的数据电流供应给发光器件ELD。
根据实施方式的像素电路PC可包括驱动晶体管Tdr、第一开关晶体管Tsw1至第四开关晶体管Tsw4以及存储电容器Cst。
驱动晶体管Tdr可连接在像素驱动电压线PL和发光器件ELD之间，并且可基于存储电容器Cst的电压来导通以控制从像素驱动电压线PL流到发光器件ELD的电流。根据实施方式的驱动晶体管Tdr可包括电连接到第一像素节点PN1的栅极、电连接到第二像素节点PN2的源极以及电连接到像素驱动电压线PL的漏极。
第一开关晶体管Tsw1可响应于具有栅极导通电压电平的扫描信号SS而将数据线DL电连接到连接到驱动晶体管Tdr的栅极的第一像素节点PN1。根据实施方式的第一开关晶体管Tsw1可包括电连接到相邻选通线GL的栅极、电连接到相邻数据线DL的第一源/漏极和电连接到第一像素节点PN1的第二源/漏极。
第二开关晶体管Tsw2可响应于具有栅极导通电压电平的初始化控制信号ICS而将初始化电压线IL电连接到连接到驱动晶体管Tdr的源极的第二像素节点PN2。根据实施方式的第二开关晶体管Tsw2可包括电连接到相邻初始化控制线ICL的栅极、电连接到初始化电压线IL的第一源/漏极以及电连接到第二像素节点PN2的第二源/漏极。
第三开关晶体管Tsw3可响应于具有栅极导通电压电平的采样控制信号SCS而将参考电压线RL电连接到第一像素节点PN1。根据实施方式的第三开关晶体管Tsw3可包括电连接到相邻采样控制线SCL的栅极、电连接到第一像素节点PN1的第一源/漏极以及电连接到参考电压线RL的第二源/漏极。
第四开关晶体管Tsw4可响应于具有栅极导通电压电平的发射控制信号ECS而将像素驱动电压线PL电连接到驱动晶体管Tdr的漏极。根据实施方式的第四开关晶体管Tsw4可包括电连接到相邻发射控制线ECL的栅极、电连接到像素驱动电压线PL的第一源/漏极以及电连接到驱动晶体管Tdr的漏极的第二源/漏极。第四开关晶体管Tsw4可被称为发射控制晶体管。
在第一开关晶体管Tsw1至第四开关晶体管Tsw4中，基于电流的方向，第一源/漏极或第二源/漏极可被定义为源极或漏极。
驱动晶体管Tdr以及第一开关晶体管Tsw1至第四开关晶体管Tsw4可各自包括半导体层，并且该半导体层可包括诸如氧化锌(ZnO)、铟锌氧化物(InZnO)或铟镓锌氧化物(InGaZnO4)的氧化物半导体材料。然而，本实施方式不限于此，除了氧化物半导体材料之外，半导体层可包括单晶硅、多晶硅或者本领域技术人员熟知的有机材料。驱动晶体管Tdr和第一开关晶体管Tsw1至第四开关晶体管Tsw4中的每一个可以是N型TFT，但不限于此，可被实现为P型TFT。
存储电容器Cst可连接在第一像素节点PN1和第二像素节点PN2之间。即，存储电容器Cst可连接在驱动晶体管Tdr的栅极和源极之间。存储电容器Cst可存储与数据电压和驱动晶体管Tdr的特性电压对应的电压并且可利用所存储的电压使驱动晶体管Tdr导通。根据实施方式的存储电容器Cst可设置在第一像素节点PN1和第二像素节点PN2之间的交叠区域中。根据实施方式的存储电容器Cst可包括电连接到第一像素节点PN1的第一电容器电极、电连接到第二像素节点PN2以与第一电容器电极交叠的第二电容器电极以及介于第一电容器电极和第二电容器电极之间的电容层。存储电容器Cst可存储与数据电压和驱动晶体管Tdr的特性电压对应的电压。例如，驱动晶体管Tdr的特性电压可包括阈值电压。
图3是用于描述根据本公开的实施方式的图2所示的像素P的操作的操作时序图。
参照图1至图3，根据本公开的实施方式的像素P可在初始化周期IP、补偿周期(或采样周期)CP、数据写入周期(或数据编程周期)DWP和发射周期EP中分开操作。
首先，在初始化周期IP中，可响应于具有栅极导通电压电平Von的初始化控制信号ICS、具有栅极导通电压电平Von的采样控制信号SCS以及具有第一栅极截止电压电平Voff的发射控制信号ECS由通过初始化电压线IL供应的初始化电压Vini和通过参考电压线RL供应的参考电压Vref将存储电容器Cst初始化。即，在初始化周期IP中，第四开关晶体管Tsw4可通过具有第一栅极截止电压电平Voff的发射控制信号ECS而截止，并且第二开关晶体管Tsw2可通过具有栅极导通电压电平Von的初始化控制信号ICS而导通，由此初始化电压Vini可被供应给第二像素节点N2。随后，第三开关晶体管Tsw3可通过具有栅极导通电压电平Von的采样控制信号SCS而导通，因此，参考电压Vref可被供应给第一像素节点PN1。因此，存储电容器Cst可被初始化为初始化电压或者初始化电压Vini与参考电压Vref之间的差电压。
随后，在补偿周期CP中，存储电容器Cst可响应于具有栅极导通电压电平Von的采样控制信号SCS以及具有栅极导通电压电平Von的发射控制信号ECS而利用通过像素驱动电压线PL供应的像素驱动电压VDD和参考电压Vref存储与驱动晶体管Tdr的阈值电压对应的采样电压。即，在补偿周期CP中，第四开关晶体管Tsw4可通过具有栅极导通电压电平Von的发射控制信号ECS而导通，第二开关晶体管Tsw2可通过具有栅极截止电压电平Voff的初始化控制信号ICS而截止，并且第三开关晶体管Tsw3可根据具有栅极导通电压电平Von的采样控制信号SCS而维持导通状态。因此，参考电压Vref可通过第三开关晶体管Tsw3被供应给第一像素节点PN1，并且第二像素节点PN2可根据截止的第二开关晶体管Tsw2而电浮置。因此，驱动晶体管Tdr可通过第一像素节点PN1的参考电压Vref而导通以作为源极跟随器操作，并且当源极电压是通过从参考电压Vref减去驱动晶体管Tdr的阈值电压Vth而获得的电压“Vref-Vth”时，驱动晶体管Tdr可截止。因此，与驱动晶体管Tdr的阈值电压Vth对应的补偿电压(或采样电压)可被充电到存储电容器Cst中。例如，接近驱动晶体管Tdr的阈值电压Vth或者参考电压Vref与驱动晶体管Tdr的阈值电压Vth之间的差电压“Vref-Vth”的电压可被充电到存储电容器Cst中。
随后，在数据写入周期DWP中，通过数据线DL供应的数据电压Vdata可响应于具有栅极导通电压电平Von的扫描信号SS以及具有第二栅极截止电压电平Voff的发射控制信号ECS而被供应给第一像素节点PN1。即，在数据写入周期DWP中，第一开关晶体管Tsw1可通过具有栅极导通电压电平Von的扫描信号SS而导通，第四开关晶体管Tsw4可通过具有第二栅极截止电压电平Voff的发射控制信号ECS截止(OFF2)，第三开关晶体管Tsw3可通过具有栅极截止电压电平Voff的采样控制信号SCS而截止，并且第二开关晶体管Tsw2可根据具有栅极截止电压电平Voff的初始化控制信号ICS而维持截止状态。另外，数据驱动电路500可将实际数据电压Vdata供应给数据线DL。因此，实际数据电压Vdata可通过第一开关晶体管Tsw1被供应给第一像素节点PN1，并且第二像素节点PN2可根据截止的第二开关晶体管Tsw2而以电的方式维持浮置状态。因此，第一像素节点PN1的电压可从参考电压Vref移位为实际数据电压Vdata，并且具有浮置状态的第二像素节点PN2的电压可由于存储电容器Cst所导致的电压耦合而移位，由此与驱动晶体管Tdr的阈值电压Vth对应的补偿电压以及与数据电压对应的电压“Vdata-Vref+Vth”可被充电到存储电容器Cst中。
随后，在发射周期EP中，发光器件ELD可响应于具有栅极导通电压电平Von的发射控制信号ECS而利用像素驱动电压VDD和存储电容器Cst的电压发射光。即，在发射周期EP中，第四开关晶体管Tsw4可通过具有栅极导通电压电平Von的发射控制信号ECS而导通(ON)，第一开关晶体管Tsw1可通过具有栅极截止电压电平Voff的扫描信号SS而截止，第二开关晶体管Tsw2可根据具有栅极截止电压电平Voff的初始化控制信号ICS而维持截止状态，并且第三开关晶体管Tsw3可根据具有栅极导通电压电平Von的采样控制信号SCS而维持导通状态。因此，存储在存储电容器Cst中的电压可被供应给第一像素节点PN1，并且像素驱动电压VDD可通过第四开关晶体管Tsw4被供应给驱动晶体管Tdr的漏极。因此，驱动晶体管Tdr可通过第一像素节点PN1的电压而导通并且可将与存储在存储电容器Cst中的电压对应的数据电流供应给发光器件ELD以允许发光器件ELD发射光。在这种情况下，从驱动晶体管Tdr供应给发光器件ELD的数据电流可被确定为“Ioled＝1/2×K(Vdata-Vref-C(Vdata-Vref))2”，可以看出数据电流Ioled不受驱动晶体管Tdr的阈值电压影响。因此，在根据本公开的实施方式的像素P中，补偿驱动晶体管Tdr的特性变化，并且因此，像素P之间的亮度偏差减小。
可选地，在本公开的实施方式中，可在发射周期EP的开始时间控制发射控制信号ECS从栅极截止电压电平上升到栅极导通电压电平的时间，并且因此，补偿像素P之间的驱动晶体管Tdr的迁移率偏差。
图4是用于描述根据本公开的实施方式的选通驱动电路的图，图5是示出根据本公开的实施方式的供应给图4所示的选通驱动电路的时钟的波形图。
参照图3至图5，根据本公开的实施方式的选通驱动电路700可包括扫描控制移位寄存器710和发射控制移位寄存器730。
扫描控制移位寄存器710可包括第一扫描控制级sST1至第n扫描控制级sSTn(其中n是等于或大于m的自然数)，其分别将扫描信号SS供应给第一选通线GL1至第m选通线GLm并将进位信号CS供应给发射控制移位寄存器730。另外，扫描控制移位寄存器710可将初始化控制信号ICS供应给第一初始化控制线ICL1至第m初始化控制线ICLm并且可将采样控制信号SCS供应给第一采样控制线SCL1至第m采样控制线SCLm。
第一扫描控制级sST1至第n扫描控制级sSTn中的每一个可基于多个选通时钟GCLK1至GCLK6、多个进位时钟cCLK1至cCLK6、多个初始化时钟iCLK1至iCLK6、多个采样时钟sCLK1至sCLK6、选通起始信号Vst、级驱动电压Vdd以及低电平电压Vss1和Vss2来输出初始化控制信号ICS、采样控制信号SCS、扫描信号SS和进位信号CS。
多个选通时钟GCLK1至GCLK6、多个进位时钟cCLK1至cCLK6、多个初始化时钟iCLK1至iCLK6和多个采样时钟sCLK1至sCLK6中的每一个可包括按照预定间隔重复的栅极导通电压周期和栅极截止电压周期。在多个选通时钟GCLK1至GCLK6、多个进位时钟cCLK1至cCLK6、多个初始化时钟iCLK1至iCLK6和多个采样时钟sCLK1至sCLK6中，栅极导通电压周期可移位1.5个水平周期并且可彼此不交叠，但不限于此。在其它实施方式中，基于像素的驱动定时，栅极导通电压周期可移位任意水平周期，或者可在任意周期期间彼此交叠。以下，将描述第一扫描控制级sST1至第n扫描控制级sSTn使用6相时钟的示例。
多个采样时钟sCLK1至sCLK6中的第k(其中k是从1到6的自然数)采样时钟sCLKk的栅极导通电压周期可与多个初始化时钟iCLK1至iCLK6中的第k初始化时钟iCLKk的一部分(例如，在0.5个水平周期期间)交叠，但不限于此。在其它实施方式中，在像素的初始化周期和补偿周期中，第k采样时钟sCLKk的栅极导通电压周期可基于像素和/或存储电容器的充电/放电特性而移位。
多个进位时钟cCLK1至cCLK6中的第k进位时钟cCLKk的栅极导通电压周期可与第k初始化时钟iCLKk和第k采样时钟sCLKk交叠。在这种情况下，第k进位时钟cCLKk的上升周期可被设定为第k初始化时钟iCLKk的上升周期与第k采样时钟sCLKk的上升周期之间的周期，第k进位时钟cCLKk的下降周期可被设定为第k初始化时钟iCLKk的下降周期与第k采样时钟sCLKk的下降周期之间的周期。这里，上升周期可被定义为栅极截止电压移位至栅极导通电压电平的周期，下降周期可被定义为栅极导通电压移位至栅极截止电压电平的周期。
多个选通时钟GCLK1至GCLK6中的第k选通时钟GCLKk的栅极导通电压周期可相对于第k初始化时钟iCLKk的栅极导通电压周期移位1.5个水平周期，但不限于此。在其它实施方式中，在像素P的数据写入周期DWP中，第k选通时钟GCLKk的栅极导通电压周期可基于数据电压的充电特性来移位。
第k选通时钟GCLKk、第k初始化时钟iCLKk、第k采样时钟sCLKk和第k初始化时钟iCLKk中的每一个可被供应给第6x-y(其中x是自然数，y是自然数“6-k”)扫描控制级sST6x-y。
第一扫描控制级sST1至第n扫描控制级sSTn可彼此依赖地连接以通过选通起始信号Vst或从第q(其中q是自然数)前扫描控制级供应的进位信号CS而启用并且通过级重置信号或从第r(其中r是自然数)后扫描控制级供应的进位信号CS而重置。例如，第一扫描控制级sST1可通过选通起始信号Vst而启用，并且可通过从第五扫描控制级sST5输出的进位信号CS而重置。
根据本实施方式的第一扫描控制级sST1至第n扫描控制级sSTn中的每一个可在像素P的初始化周期IP期间输出初始化时钟iCLK1至iCLK6中的对应初始化时钟作为初始化控制信号ICS，在像素P的补偿周期CP期间输出采样时钟sCLK1至sCLK6中的对应采样时钟作为采样控制信号SCS，在像素P的数据写入周期DWP期间输出选通时钟GCLK1至GCLK6中的对应选通时钟作为扫描信号SS，并且在像素P的初始化周期IP的后部(或后半部)与补偿周期CP的前部(或前半部)之间的周期期间输出进位时钟cCLK1至cCLK6中的对应进位时钟作为进位信号CS。在这种情况下，采样控制信号SCS的前部(或前半部)可与初始化控制信号ICS的后部(或后半部)交叠。
发射控制移位寄存器730可包括第一发射控制级eST1至第m发射控制级eSTm，其将发射控制信号ECS分别供应给第一发射控制线ECL1至第m发射控制线ECLm以使连接到第一发射控制线ECL1至第m发射控制线ECLm中的每一条的像素中所包括的晶体管导通。
发射控制移位寄存器730连接到扫描控制移位寄存器710并从控制移位寄存器710接收输入信号。例如，包括在发射控制移位寄存器730中的第一发射控制级eST1至第m发射控制级eSTm中的每一个可从扫描控制移位寄存器710接收第一输入信号和第二输入信号。第一发射控制级eST1至第m发射控制级eSTm中的每一个可基于供应给第一输入端子1的第一输入信号和供应给第二输入端子2的第二输入信号来输出与像素P的操作定时对应的发射控制信号ECS。
当不同的第一和第二输入信号中的至少一个具有高电压电平(例如，第一电压电平)(或栅极导通电压电平)时，根据实施方式的第一发射控制级eST1至第m发射控制级eSTm中的每一个可输出具有栅极截止电压电平Voff的发射控制信号ECS，并且当不同的第一和第二输入信号全部具有低电压电平(例如，小于第一电压电平的第二电压电平)(或小于栅极导通电压电平的栅极截止电压电平)时，根据实施方式的第一发射控制级eST1至第m发射控制级eSTm中的每一个可输出具有栅极导通电压电平Von的发射控制信号ECS。例如，第一发射控制级eST1至第m发射控制级eSTm中的每一个可响应于具有高电压电平的第一输入信号而输出具有栅极截止电压电平Voff的发射控制信号ECS，并且可响应于具有高电压电平的第二输入信号而输出具有第二栅极截止电压电平OFF2的发射控制信号ECS。在这种情况下，具有高电压电平的第二输入信号可相对于具有高电压电平的第一输入信号在至少三个水平周期期间被延迟。
输入到第一发射控制级eST1至第m发射控制级eSTm中的第i(其中i是1至m)发射控制级eSTi的第一输入信号可以是从第一扫描控制级sST1至第n扫描控制级sSTn中的第j-a(其中j是1至m，a是自然数)扫描控制级sSTj-a输出的进位信号CS，输入到第i发射控制级eSTi的第二输入信号可以是从第一扫描控制级sST1至第n扫描控制级sSTn中的第j+b(其中b是大于a的自然数)扫描控制级sSTj+b输出的进位信号CS。这里，第j扫描控制级sSTj可被定义为最靠近第一扫描控制级sST1至第n扫描控制级sSTn中的第i扫描控制级sSTi设置的扫描控制级。
为了描述图4所示的扫描控制级和发射控制级的设置结构，例如，第一发射控制级eST1的第一输入端子1可从第一扫描控制级sST1接收进位信号CS作为第一输入信号，并且第一发射控制级eST1的第二输入端子2可从第二扫描控制级sST4接收进位信号CS作为第二输入信号。作为另一示例，第一发射控制级eST1的第一输入端子1可接收从第一扫描控制级sST1前面的扫描控制虚拟级输出的进位信号CS作为第一输入信号，并且第一发射控制级eST1的第二输入端子2可接收从第五扫描控制级sST5输出的进位信号CS作为第二输入信号。因此，输入到第一发射控制级eST1至第m发射控制级eSTm的第一和第二输入信号可基于各个像素的操作定时来确定，并且例如，可基于在各个像素的初始化周期和补偿周期中各个像素和/或存储电容器的充电/放电特性基于补偿周期的时间来改变。
根据本实施方式的第一发射控制级eST1至第m发射控制级eSTm中的每一个可响应于第一输入信号在对应像素P的初始化周期IP期间输出具有第一栅极截止电压电平Voff的发射控制信号ECS，并且可响应于第二输入信号在数据写入周期DWP期间输出具有第二栅极截止电压电平OFF2的发射控制信号ECS。
输入到第一发射控制级eST1至第m发射控制级eSTm的一部分的第一输入信号和输入到第一发射控制级eST1至第m发射控制级eSTm的不同部分的第二输入信号可由定时控制器300提供。第一发射控制级eST1至第m发射控制级eSTm中的第一至第g(其中g是等于或小于20的自然数)发射控制级可从定时控制器300接收第一输入信号。另外，第一发射控制级eST1至第m发射控制级eSTm中的第m至第m-h(其中h是等于g或小于20的自然数)发射控制级可从定时控制器300接收第二输入信号。在这种情况下，在本实施方式中，包括在扫描移位寄存器中的n个扫描级中的一些可被省略，例如，将第一输入信号供应给第一至第g发射控制级的g个虚拟扫描控制级以及将第二输入信号供应给第一至第h发射控制级的h个虚拟扫描控制级可被省略，从而减小选通驱动电路的尺寸。例如，第一发射控制级eST1可从定时控制器300接收第一输入信号并且可接收第二扫描控制级sST2的进位信号作为第二输入信号。另外，第m发射控制级eSTm可从第n扫描控制级sSTn接收第一输入信号并且可从定时控制器300接收第二输入信号。
如上所述，在根据本公开的实施方式的选通驱动电路700中，由于发射控制移位寄存器730基于从扫描控制移位寄存器710的扫描控制级输出的进位信号CS来输出发射控制信号，所以电路的配置简化，并且稳定地输出发射控制信号，从而增强驱动的可靠性。因此，发光显示设备的边框宽度减小。
图6是用于描述根据本公开的实施方式的图4所示的第j扫描控制级的电路配置的电路图。
参照图4至图6，扫描控制级sSTj可包括节点控制器711和扫描输出部713。
节点控制器711可响应于选通起始信号Vst或来自第q(其中q是自然数)前扫描控制级的进位信号以及级重置信号Vrst或来自第r(其中r是自然数)后扫描控制级的进位信号而控制第一节点Q的电压和第二节点QB的电压。即，节点控制器711可响应于选通起始信号Vst或来自第q前扫描控制级的进位信号利用电压对第一节点Q进行充电，并且响应于级重置信号Vrst或来自第r后扫描控制级的进位信号，节点控制器711可对第一节点Q的电压进行放电并且可将第二节点QB的电压控制为与第一节点Q的电压相反的电压。
根据实施方式的节点控制器711可包括第一节点电压设定部711a、第一节点电压重置部711b、第二节点电压设定部711c和噪声去除部711d。
第一节点电压设定部711a可响应于选通起始信号Vst而设定第一节点Q的电压。这里，选通起始信号Vst可以是从第q前扫描控制级输出的进位信号。
根据实施方式的第一节点电压设定部711a可包括第1-1晶体管M11至第1-3晶体管M13。
第1-1晶体管M11和第1-2晶体管M12可串联连接到第一节点Q并且可基于选通起始信号Vst而同时导通以利用栅极导通电压对第一节点Q进行充电。
第1-3晶体管M13可基于第一节点Q的电压而导通，并且可将晶体管偏移电压VD供应给第1-1晶体管M11和第1-2晶体管M12之间的第一中间节点Nm1。当选通起始信号Vst移位至栅极截止电压并且因此第1-1晶体管M11和第1-2晶体管M12截止时，第1-3晶体管M13可将晶体管偏移电压VD供应给第一中间节点Nm1以使第1-2晶体管M12完全截止，从而防止第一节点Q的电流泄漏。第1-3晶体管M13可电连接到第q前扫描控制级的第一节点，并且在这种情况下，第1-3晶体管M13可利用第q前扫描控制级的第一节点的电压对第一节点Q的电压进行预充电，从而防止第一节点Q的电流泄漏。
第一节点电压重置部711b可响应于级重置信号Vrst而重置第一节点Q的电压。这里，级重置信号Vrst可以是来自第r后扫描控制级的进位信号。
根据实施方式的第一节点电压重置部711b可包括第2-1晶体管M21和第2-2晶体管M22。
第2-1晶体管M21和第2-2晶体管M22可串联连接在第一节点Q和供应第一低电平电压Vss1的第一低电平电压线之间，并且可基于具有栅极导通电压电平的级重置信号Vrst而同时导通以对第一节点Q的电压进行放电。
第2-1晶体管M21和第2-2晶体管M22之间的第二中间节点Nm2可电连接到第一节点电压设定部711a的第一中间节点Nm1，并且可被供应来自第一节点电压设定部711a的第1-3晶体管M13的晶体管偏移电压VD。因此，当第2-1晶体管M21根据具有栅极截止电压的级重置信号Vst而处于截止状态时，第2-1晶体管M21的源极电压可根据供应给第二中间节点Nm2的晶体管偏移电压VD而具有高于第2-1晶体管M21的选通电压的电压电平，并且因此，可维持完全截止状态，从而防止第一节点Q的电流泄漏。
第二节点电压设定部711c可基于级驱动电压Vdd和第一低电平电压Vss1利用第一节点Q的电压来设定第二节点QB的电压，从而将第二节点QB的电压控制为与第一节点Q的电压相反的电压。
根据实施方式的第二节点电压设定部711c可包括第3-1晶体管M31至第3-4晶体管M34。
第3-1晶体管M31可基于级驱动电压Vdd而导通，并且可将级驱动电压Vdd供应给内部节点Ni以将内部节点Ni的电压设定为级驱动电压Vdd。
第3-2晶体管M32可基于第一节点Q的电压而导通/截止，并且当第3-2晶体管M32导通时，第3-2晶体管M32可将第一低电平电压Vss1供应给内部节点Ni以将内部节点Ni的电压重置(或放电)为第一低电平电压Vss1。
第3-3晶体管M33可基于内部节点Ni的电压而导通/截止，并且当第3-3晶体管M33截止时，第3-3晶体管M33可将级驱动电压Vdd供应给第二节点QB以将第二节点QB的电压设定为级驱动电压Vdd。
第3-4晶体管M34可基于第一节点Q的电压而导通/截止，并且当第3-4晶体管M34导通时，第3-4晶体管M34可将第一低电平电压Vss1供应给第二节点QB以将第二节点QB的电压重置(或放电)为第一低电平电压Vss1。
当第3-2晶体管M32基于第一节点Q的电压而截止时，根据本实施方式的第二节点电压设定部711c可通过基于级驱动电压Vdd而导通的第3-1晶体管M31利用级驱动电压Vdd对内部节点Ni进行充电，并且可通过基于内部节点Ni的电压而导通的第3-3晶体管M33利用级驱动电压Vdd对第二节点QB进行充电，从而将第二节点QB的电压设定为级驱动电压Vdd。另一方面，当第3-2晶体管M32基于第一节点Q的电压而导通时，根据本实施方式的第二节点电压设定部711c可通过导通的第3-2晶体管M32将内部节点Ni的电压重置为第一低电平电压Vss1以重置第3-3晶体管M33，同时，可通过基于第一节点Q的电压而导通的第3-4晶体管M34将第二节点QB的电压重置为第一低电平电压Vss1。此时，即使当级驱动电压Vdd通过基于级驱动电压Vdd而导通的第3-1晶体管M31被供应给内部节点Ni时，内部节点Ni的电压也可通过导通的第3-2晶体管M32被重置为第一低电平电压Vss1，并且因此，连接到内部节点Ni的第3-2晶体管M32可截止。为此，第3-2晶体管M32可具有相对大于第3-1晶体管M31的沟道尺寸。
可选地，根据另一实施方式，第二节点电压设定部711c可配置有韩国专利公开No.10-2014-0032792的图29至图32中所公开的反相器之一。
噪声去除部711d可响应于第二节点QB的电压而重置第一节点Q的电压。即，噪声去除部711d可响应于第二节点QB的电压而将第一低电平电压Vss1供应给第一节点Q，从而去除由于供应给扫描输出部713的时钟cCLK、GCLK、iCLK和sCLK的相移所导致的耦合而在第一节点Q中出现的噪声。
根据实施方式的噪声去除部711d可包括第4-1晶体管M41和第4-2晶体管M42。
第4-1晶体管M41和第4-2晶体管M42可串联连接在第一节点Q和供应第一低电平电压Vss1的第一低电平电压线之间，并且可基于供应给第二节点QB的级驱动电压Vdd而同时导通以将第一节点Q的电压重置(或放电)为第一低电平电压Vss1。
第4-1晶体管M41和第4-2晶体管M42之间的第三中间节点Nm3可电连接到第一节点电压设定部711a的第一中间节点Nm1，并且可被供应来自第一节点电压设定部711a的第1-3晶体管M13的晶体管偏移电压VD。因此，当第4-1晶体管M41根据供应给第二节点QB的第一低电平电压Vss1而处于截止状态时，第4-1晶体管M41的源极电压可根据供应给第三中间节点Nm3的晶体管偏移电压VD而具有高于第4-1晶体管M41的选通电压的电压电平，并且因此，可维持完全截止状态，从而防止第一节点Q的电流泄漏。
根据本实施方式的节点控制器711还可包括第二节点电压重置部711e。
第二节点电压重置部711e可响应于选通起始信号Vst(或来自第q前扫描控制级的进位信号)而将第二节点QB的电压重置为第一低电平电压Vss1。
根据实施方式的第二节点电压重置部711e可包括第五晶体管M5，其基于选通起始信号Vst而导通/截止并且当导通时，将第一低电平电压Vss1供应给第二节点QB。
第五晶体管M5可与第一节点电压设定部711a的第1-1晶体管M12和第1-2晶体管M22同时导通，并且当第一节点Q的电压由第1-1晶体管M12和第1-2晶体管M22设定时，第五晶体管M5可将第二节点QB的电压重置为低电平电压Vss1。
扫描输出部713可包括第一信号输出电路713a至第四信号输出电路713d，其基于第一节点Q的电压和第二节点QB的电压分别输出进位信号CS、扫描信号SS、初始化控制信号ICS和采样控制信号SCS。
第一信号输出电路713a可根据第一节点Q的电压和第二节点QB的电压输出进位时钟cCLK或具有栅极截止电压电平的第一低电平电压Vss1作为进位信号CS。根据实施方式的第一信号输出电路713a可包括：第六晶体管M6，其根据第一节点Q的电压而输出进位时钟cCLK作为具有具有栅极导通电压电平的进位信号CS；以及第七晶体管M7，其根据第二节点Q的电压而输出第一低电平电压Vss1作为具有栅极截止电压电平的进位信号CS。根据实施方式的第一信号输出电路713a还可包括连接在第六晶体管M6的栅极和第一输出节点No1之间的第一电容器C1。例如，第一电容器C1可以是第六晶体管M6的栅极和源极之间的寄生电容器。
第二信号输出电路713b可基于第一节点Q的电压和第二节点QB的电压而输出选通时钟GCLK或具有栅极截止电压电平的第二低电平电压Vss2作为扫描信号SS。根据实施方式的第二信号输出电路713b可包括：第八晶体管M8，其根据第一节点Q的电压而输出选通时钟GCLK作为具有栅极导通电压电平的扫描信号SS；以及第九晶体管M9，其根据第二节点QB的电压而输出第二低电平电压Vss2作为具有栅极截止电压电平的扫描信号SS。根据实施方式的第二信号输出电路713b还可包括连接在第八晶体管M8的栅极和第二输出节点No2之间的第二电容器C2。例如，第二电容器C2可以是第八晶体管M8的栅极和源极之间的寄生电容器。
第三信号输出电路713c可基于第一节点Q的电压和第二节点QB的电压而输出初始化时钟iCLK或具有栅极截止电压电平的第二低电平电压Vss2作为初始化控制信号ICS。根据实施方式的第三信号输出电路713c可包括：第十晶体管M10，其根据第一节点Q的电压而输出初始化时钟iCLK作为具有栅极导通电压电平的初始化控制信号ICS；以及第十一晶体管M11，其根据第二节点QB的电压而输出第二低电平电压Vss2作为具有栅极截止电压电平的初始化控制信号ICS。根据实施方式的第三信号输出电路713c还可包括连接在第十晶体管M10的栅极和第三输出节点No3之间的第三电容器C3。例如，第三电容器C3可以是第十晶体管M10的栅极和源极之间的寄生电容器。
第四信号输出电路713d可基于第一节点Q的电压和第二节点QB的电压而输出采样时钟sCLK或具有栅极截止电压电平的第二低电平电压Vss2作为采样控制信号SCS。根据实施方式的第四信号输出电路713d可包括：第十二晶体管M12，其根据第一节点Q的电压而输出采样时钟sCLK作为具有栅极导通电压电平的采样控制信号SCS；以及第十三晶体管M13，其根据第二节点QB的电压而输出第二低电平电压Vss2作为具有栅极截止电压电平的采样控制信号SCS。根据实施方式的第四信号输出电路713d还可包括连接在第十二晶体管M12的栅极和第四输出节点No4之间的第四电容器C4。例如，第四电容器C4可以是第十二晶体管M12的栅极和源极之间的寄生电容器。
在根据本实施方式的包括扫描控制级的扫描控制移位寄存器中，级驱动电压Vdd可等于或不同于晶体管偏移电压VD，第一低电平电压Vss1可等于或不同于第二低电平电压Vss2，并且第一低电平电压Vss1可具有等于或高于第二低电平电压Vss2的电压电平。
配置根据本实施方式的扫描控制移位寄存器的第一扫描控制级sST1至第n扫描控制级sSTn中的每一个的晶体管M11至M13可为N型TFT或P型TFT，其包括半导体层，该半导体层包括氧化物半导体材料、单晶硅、多晶硅或有机材料。
图7是根据本公开的实施方式的图6所示的扫描控制级的驱动波形图。
将参照图6和图7描述图6所示的第j扫描控制级sSTj的操作。
首先，第j扫描控制级sSTj可在第一周期t1至第四周期t4期间顺序地输出初始化控制信号ICS、进位信号CS、采样控制信号SCS和扫描信号SS。
在第一周期t1中，选通起始信号Vst的栅极导通电压可基于具有栅极导通电压电平的选通起始信号Vst被充电到第一节点Q中。即，在第一周期t1中，第一节点电压设定部711a的第1-1晶体管M11和第1-2晶体管M12可通过具有栅极导通电压电平的选通起始信号Vst而同时导通，并且因此，选通起始信号Vst的栅极导通电压可被充电到第一节点Q中。因此，扫描输出部713的第六晶体管M6、第八晶体管M8、第十晶体管M10和第十二晶体管M12可通过第一节点Q的选通高电压而导通，并且可分别输出具有栅极截止电压的进位时钟cCLK、选通时钟GCLK、初始化时钟iCLK和采样时钟sCLK作为具有栅极截止电压的进位信号CS、扫描信号SS、初始化控制信号ICS和采样控制信号SCS。同时，第一节点电压重置部711b的第2-1晶体管M21和第2-2晶体管M22可通过具有栅极截止电压电平的级重置信号Vrst而截止。此时，第2-1晶体管M21可通过从第一节点电压设定部711a的第1-3晶体管M13供应给第二中间节点Nm2的晶体管偏移电压VD而完全截止，并且因此，防止第一节点Q的电流泄漏。第二节点电压设定部711c可响应于第一节点Q的选通高电压而将第二节点QB的电压重置为第一低电平电压Vss1，并且因此，噪声去除部711d的第4-1晶体管M41和第4-2晶体管M42可通过第二节点QB的第一低电平电压Vss1而截止。此时，噪声去除部711d的第4-1晶体管M41可通过从第一节点电压设定部711a的第1-3晶体管M13供应给第三中间节点Nm3的晶体管偏移电压VD而完全截止，并且因此，防止第一节点Q的电流泄漏。第二节点电压设定部711c可响应于具有栅极导通电压电平的选通起始信号Vst而将第二节点QB的电压重置为第一低电平电压Vss1。
在第二周期t2中，选通起始信号Vst可移位为栅极截止电压电平，并且具有栅极截止电压电平的初始化时钟iCLK、进位时钟cCLK和采样时钟sCLK可顺序地移位为栅极导通电压电平。因此，在第二周期t2中，第一节点电压设定部711a的第1-1晶体管M11和第1-2晶体管M12可通过具有栅极截止电压电平的选通起始信号Vst而截止，并且因此，第一节点Q可在具有栅极导通电压电平的状态下浮置。具有浮置状态的第一节点Q的电压可根据由第三电容器C3以及在第一节点Q的浮置状态下施加到扫描输出部713的初始化时钟iCLK的栅极导通电压电平的耦合导致的自举而增加至更高的电压，并且因此，扫描输出部713的第六晶体管M6、第八晶体管M8、第十晶体管M10和第十二晶体管M12可通过第一节点Q的更高的电压而完全导通。因此，在第二周期t2中，可通过对应晶体管M6、M10和M12分别输出具有栅极导通电压电平的初始化时钟iCLK、进位时钟cCLK和采样时钟sCLK作为具有栅极导通电压电平的初始化控制信号ICS、进位信号CS和采样控制信号SCS，并且可通过第八晶体管M8输出具有栅极截止电压电平的选通时钟GCLK作为具有栅极截止电压电平的扫描信号SS。此时，在第二周期t2中，第一节点电压重置部711b、第二节点电压设定部711c、噪声去除部711d和第二节点电压重置部711e可维持在第一周期t1中所设定的状态。在第二周期t2中，每当具有栅极截止电压电平的初始化时钟iCLK、进位时钟cCLK和采样时钟sCLK顺序地移位为栅极导通电压电平时，第一节点Q的电压可自举。
在第三周期t3中，具有栅极导通电压电平的初始化时钟iCLK、进位时钟cCLK和采样时钟sCLK可顺序地移位为栅极截止电压电平。在第三周期t3中，扫描输出部713的第六晶体管M6、第八晶体管M8、第十晶体管M10和第十二晶体管M12可维持导通状态。因此，在第三周期t3中，可通过对应晶体管M6、M10和M12分别输出具有栅极截止电压电平的初始化时钟iCLK、进位时钟cCLK和采样时钟sCLK作为具有栅极截止电压电平的初始化控制信号ICS、进位信号CS和采样控制信号SCS，并且可通过第八晶体管M8输出具有栅极截止电压电平的选通时钟GCLK作为具有栅极截止电压电平的扫描信号SS。此时，在第三周期t3中，第一节点电压重置部711b、第二节点电压设定部711c、噪声去除部711d和第二节点电压重置部711e可维持在第一周期t1中所设定的状态。在第三周期t3中，每当具有栅极导通电压电平的初始化时钟iCLK、进位时钟cCLK和采样时钟sCLK顺序地移位为栅极截止电压电平时，第一节点Q的电压可降低。
在第四周期t4中，初始化时钟iCLK、进位时钟cCLK和采样时钟sCLK可维持在栅极截止电压电平，并且具有栅极截止电压电平的选通时钟GCLK可移位为栅极导通电压电平。具有浮置状态的第一节点Q的电压可根据由第二电容器C2和施加到扫描输出部713的选通时钟GCLK的栅极导通电压电平的耦合导致的自举而再次增加至更高的电压，并且因此，扫描输出部713的第六晶体管M6、第八晶体管M8、第十晶体管M10和第十二晶体管M12可完全导通。因此，在第四周期t4中，可通过第八晶体管M8输出具有栅极导通电压电平的选通时钟GCLK作为具有栅极导通电压电平的扫描信号SS，并且可通过对应晶体管M6、M10和M12分别输出具有栅极截止电压电平的初始化时钟iCLK、进位时钟cCLK和采样时钟sCLK作为具有栅极截止电压电平的初始化控制信号ICS、进位信号CS和采样控制信号SCS。此时，在第四周期t4中，第一节点电压重置部711b、第二节点电压设定部711c、噪声去除部711d和第二节点电压重置部711e可维持在第一周期t1中所设定的状态。
在第四周期t4中或在第四周期t4之后，当供应具有栅极导通电压电平的级重置信号Vrst时，第一节点电压重置部711b的第2-1晶体管M21和第2-2晶体管M22可响应于具有栅极导通电压电平的级重置信号Vrst而导通，并且可将第一节点Q的电压重置为第一低电平电压Vss1。扫描输出部713的第六晶体管M6、第八晶体管M8、第十晶体管M10和第十二晶体管M12可通过第一节点Q的第一低电平电压Vss1而截止。同时，第二节点电压设定部711c可将第二节点QB的电压设定为级驱动电压Vdd，并且因此，连接到第二节点Q的扫描输出部713的第七晶体管M7、第九晶体管M9、第十一晶体管M11和第十三晶体管M13可导通，由此可通过扫描输出部713的第七晶体管M7、第九晶体管M9、第十一晶体管M11和第十三晶体管M13输出具有栅极截止电压电平的第一低电平电压Vss1和第二低电平电压Vss2作为具有栅极截止电压电平的进位信号CS、扫描信号SS、初始化控制信号ICS和采样控制信号SCS。此时，噪声去除部711d的第4-1晶体管M41和第4-2晶体管M42可利用第二节点QB的级驱动电压Vdd导通，并且可将第一低电平电压Vss1供应给第一节点Q，从而去除由于供应给扫描输出部713的时钟cCLK、GCLK、iCLK和sCLK的相移所导致的耦合而在第一节点Q中出现的噪声。
如上所述，在根据本实施方式的第j扫描控制级sSTj中，防止第一节点Q的电流泄漏，并且因此，稳定地维持第一节点Q的电压。因此，输出信号更稳定地输出，并且因此，正常输出的阈值电压的范围增加。
图8是用于描述根据本公开的实施方式的图4所示的第i发射控制级的电路配置的电路图，图9是示出根据本公开的实施方式的图8所示的第一控制节点的电压和发射控制级的输入/输出电压的波形图。
参照图4、图8和图9，根据本公开的实施方式可的第i发射控制级sSTi包括第一控制节点N1、第二控制节点N2、第三控制节点N3、输出部731、节点设定部733和节点重置部735。
第一控制节点N1可根据节点设定部733的操作而被设定为节点驱动电压eVdd，或者可根据节点重置部735的操作而被重置为节点重置电压eVss。
第二控制节点N2可连接到第一输入端子1并且可从扫描控制移位寄存器710接收第一输入信号Vin1。在这种情况下，第一输入信号Vin1可以是从扫描控制移位寄存器710的第一扫描控制级sST1至第n扫描控制级sSTn中的第j-a扫描控制级sSTj-a输出的进位信号CS。这里，第i发射控制级sSTi可最靠近第j扫描控制级eSTj设置。例如，第一输入信号Vin1可以是从第一扫描控制级sST1至第n扫描控制级sSTn中的第j-1扫描控制级sSTj-1输出的进位信号CS。基于第一输入信号Vin1，第二控制节点N2可具有栅极导通电压电平或栅极截止电压电平。
第三控制节点N3可连接到第二输入端子2，并且可从扫描控制移位寄存器710接收第二输入信号Vin2。在这种情况下，第二输入信号Vin2可以是从扫描控制移位寄存器710的第一扫描控制级sST1至第n扫描控制级sSTn中的第j+b扫描控制级sSTj+b输出的进位信号CS。例如，第二输入信号Vin2可以是从第一扫描控制级sST1至第n扫描控制级sSTn的第j+2扫描控制级sSTj+2输出的进位信号CS。基于第二输入信号Vin2，第二控制节点N2可具有栅极导通电压电平Von(或高逻辑电压电平High)或栅极截止电压电平(或低逻辑电压电平Low)。
基于第一控制节点N1至第三控制节点N3的电压，输出部731可输出高电平电压eVH作为具有栅极导通电压电平的发射控制信号ECS，或者可输出低电平电压eVL作为具有栅极截止电压电平的发射控制信号ECS。例如，输出部731可在像素P的初始化周期期间基于具有栅极导通电压电平的第一输入信号Vin1基于第二控制节点N2的电压输出具有第一栅极截止电压电平的发射控制信号ECS，并且在像素P的数据写入周期期间，输出部731可基于具有栅极导通电压电平的第二输入信号Vin2基于第三控制节点N3的电压输出具有第二栅极截止电压电平的发射控制信号ECS。在一帧周期中的像素P的初始化周期和数据写入周期以外的周期期间，输出部731可基于具有栅极截止电压电平的第一输入信号Vin1和/或第二输入信号Vin2输出具有栅极导通电压电平的发射控制信号ECS。
根据实施方式的输出部721可包括上拉晶体管eTu、第一下拉晶体管eTd1和第二下拉晶体管eTd2。
上拉晶体管eTu可基于第一控制节点N1的电压将高电平电压eVH输出到输出端子3。根据实施方式的上拉晶体管eTu可包括连接到第一控制节点N1的栅极、连接到输出端子3的源极以及接收高电平电压eVH的漏极。上拉晶体管eTu可基于第一控制节点N1的电压而导通/截止，并且当上拉晶体管eTu导通时，上拉晶体管eTu可输出高电平电压eVH作为具有栅极导通电压电平的发射控制信号ECS。
第一下拉晶体管eTd1可基于第二控制节点N2的电压将低电平电压eVL输出到输出端子3。根据实施方式的第一下拉晶体管eTd1可包括连接到第二控制节点N2的栅极、连接到输出端子3的源极以及接收低电平电压eVL的漏极。第一下拉晶体管eTd1可基于第二控制节点N2的电压而导通/截止，并且当第一下拉晶体管eTd1导通时，第一下拉晶体管eTd1可输出低电平电压eVL作为具有栅极截止电压电平的发射控制信号ECS。例如，在像素P的初始化周期期间，第一下拉晶体管eTd1可输出具有第一栅极截止电压电平的发射控制信号ECS。
第二下拉晶体管eTd2可基于第三控制节点N3的电压将低电平电压eVL输出到输出端子3。根据实施方式的第二下拉晶体管eTd2可包括连接到第三控制节点N3的栅极、连接到输出端子3的源极以及接收低电平电压eVL的漏极。第二下拉晶体管eTd2可基于第三控制节点N3的电压而导通/截止，并且当第二下拉晶体管eTd2导通时，第二下拉晶体管eTd2可输出低电平电压eVL作为具有栅极截止电压电平的发射控制信号ECS。例如，在像素P的数据写入周期期间，第二下拉晶体管eTd2可输出具有第二栅极截止电压电平的发射控制信号ECS。
根据本实施方式的输出部731可在像素P的数据写入周期期间通过第一下拉晶体管eTd1和第二下拉晶体管eTd2供应具有栅极截止电压电平的发射控制信号ECS，并且因此，减小第一下拉晶体管eTd1和第二下拉晶体管eTd2的劣化，从而增加具有栅极截止电压电平的发射控制信号的可靠性。
节点设定部733可将第一控制节点N1的电压设定为节点驱动电压eVdd。即，节点设定部733可将节点驱动电压eVdd供应给第一控制节点N1以设定第一控制节点N1的电压。
根据实施方式的节点设定部733可包括第一晶体管eT1，其响应于直流(DC)电压Va而将节点驱动电压eVdd供应给第一控制节点N1。第一晶体管eT1可包括被供应DC电压Va的栅极、连接到第一控制节点N1的第一源/漏极以及被供应节点驱动电压eVdd的第二源/漏极。
节点重置部735可基于第二控制节点N2的电压和第三控制节点N3的电压将第一控制节点N1的电压重置为节点重置电压eVss。根据实施方式的节点重置部735可包括第一重置电路735a、第二重置电路735b和电流泄漏预防部735c。
第一重置电路735a可响应于第二控制节点N2的电压而将第一控制节点N1的电压重置为节点重置电压eVss。根据实施方式的第一重置电路735a可包括第2-1晶体管eT21和第2-2晶体管eT22。
第2-1晶体管eT21和第2-2晶体管eT22可串联连接在第一控制节点N1和供应节点重置电压eVss的节点重置电压线之间，并且第一连接节点Nc1可设置在第2-1晶体管eT21和第2-2晶体管eT22之间。
第2-1晶体管eT21可包括电连接到第二控制节点N2的栅极、电连接到第一连接节点Nc1的第一源/漏极以及电连接到第一控制节点N1的第二源/漏极。
第2-2晶体管eT22可包括电连接到第二控制节点N2的栅极、电连接到节点重置电压线的第一源/漏极以及电连接到第一连接节点Nc1的第二源/漏极。
第2-1晶体管eT21和第2-2晶体管eT22可利用第二控制节点N2的电压同时导通/截止，并且当第2-1晶体管eT21和第2-2晶体管eT22同时导通时，第2-1晶体管eT21和第2-2晶体管eT22可将第一控制节点N1的电压重置为节点重置电压eVss。即，第2-1晶体管eT21和第2-2晶体管eT22可根据供应给第二控制节点N2的具有栅极导通电压电平的第一输入信号Vin1而同时导通，并且可将节点重置电压eVss供应给第一控制节点N1，从而将第一控制节点N1的电压放电至节点重置电压eVss。
设置在第一重置电路735a中的第2-1晶体管eT21和第2-2晶体管eT22之间的第一连接节点Nc1可由第二重置电路735a共享。
第二重置电路735b可响应于第三控制节点N3的电压而将第一控制节点N1的电压重置为节点重置电压eVss。根据实施方式的第二重置电路735b可包括第3-1晶体管eT31和第3-2晶体管eT32。
第3-1晶体管eT31和第3-2晶体管eT32可串联连接在第一控制节点N1和节点重置电压线之间，并且电连接到第一重置电路735a的第一连接节点Nc1的第二连接节点Nc2可设置在第3-1晶体管eT31和第3-2晶体管eT32之间。
第3-1晶体管eT31可包括电连接到第三控制节点N3的栅极、电连接到第二连接节点Nc2的第一源/漏极以及电连接到第一控制节点N1的第二源/漏极。
第3-2晶体管eT32可包括电连接到第三控制节点N3的栅极、电连接到节点重置电压线的第一源/漏极以及电连接到第二连接节点Nc2的第二源/漏极。
第3-1晶体管eT31和第3-2晶体管eT32可利用第三控制节点N3的电压同时导通/截止，并且当第3-1晶体管eT31和第3-2晶体管eT32同时导通时，第3-1晶体管eT31和第3-2晶体管eT32可将第一控制节点N1的电压重置为节点重置电压eVss。即，第3-1晶体管eT31和第3-2晶体管eT32可根据供应给第三控制节点N3的具有栅极导通电压电平的第二输入信号Vin2而同时导通，并且可将节点重置电压eVss供应给第一控制节点N1，从而将第一控制节点N1的电压放电至节点重置电压eVss。
电流泄漏预防部735c可基于控制电压Vc将电流泄漏预防电压Vx供应给第一连接节点Nc1。即，电流泄漏预防部735c可基于控制电压Vc将电流泄漏预防电压Vx供应给第一重置电路735a的第一连接节点Nc1和第二重置电路735b的第二连接节点Nc2，并且因此，当第一重置电路735a和第二重置电路735b截止时，电流泄漏预防部735c可使第一重置电路735a和第二重置电路735b完全截止，从而防止第一控制节点N1的电流泄漏。
电流泄漏预防部735c可包括第四晶体管eT4，其利用控制电压Vc而导通并将电流泄漏预防电压Vx供应给第一连接节点Nc1。第四晶体管eT4可包括被供应控制电压Vc的栅极、被供应电流泄漏预防电压Vx的第一源/漏极以及连接到第一连接节点Nc1的第二源/漏极。当第一重置电路735a的第2-1晶体管eT21和第2-2晶体管eT22和/或第二重置电路735b的第3-1晶体管eT31和第3-2晶体管eT32截止时，第四晶体管eT4可基于控制电压Vc将电流泄漏预防电压Vx供应给第一重置电路735a的第一连接节点Nc1和第二重置电路735b的第二连接节点Nc2，以使第一重置电路735a的第2-1晶体管eT21和/或第二重置电路735b的第3-1晶体管eT31完成截止，从而防止第一节点Q的电流泄漏。即，在第一重置电路735a的第2-1晶体管eT21和/或第二重置电路735b的第3-1晶体管eT31中，由于处于截止状态的电流泄漏预防电压Vx，源极电压可高于选通电压，并且因此，可维持完全截止状态。
根据本实施方式的发射控制级eSTi可根据不同的第一和第二输入信号来输出发射控制信号ECS，并且因此，可具有简化的电路配置。另外，由电流泄漏预防部735c防止第一控制节点N1的电流泄漏，并且因此，发射控制级eSTi可正常地输出发射控制信号ECS，从而增加发射控制信号ECS的可靠性。
配置根据本实施方式的发射控制移位寄存器的第一发射控制级eST1至第n发射控制级eSTm中的每一个的晶体管eT1至eT4、eTu和eTd可为N型TFT或P型TFT，其包括半导体层，该半导体层包括氧化物半导体材料、单晶硅、多晶硅或有机材料。
图10A至图10C是用于描述根据本公开的实施方式的图8所示的发射控制级的修改实施方式的图。
首先，参照图10A，除了供应发射时钟eCLK作为节点设定部733的控制信号并且供应输出部731的输出作为电流泄漏预防部735c的控制信号之外，根据本公开的修改实施方式的发射控制级eSTi与图8所示的发射控制级相同，并且因此，省略发射时钟eCLK和电流泄漏预防部735c以外的相同元素的重复描述。
节点设定部733可基于发射时钟eCLK将第一控制节点N1的电压设定为节点驱动电压eVdd。根据实施方式的节点设定部733可包括基于发射时钟eCLK导通/截止的第一晶体管eT1，并且当第一晶体管eT1导通时，将节点驱动电压eVdd供应给第一控制节点N1。
发射时钟eCLK可具有与图3或图9所示的发射控制信号ECS相同的相位。在这种情况下，根据本公开的发光显示设备的定时控制器可生成多个发射时钟并且可将这多个发射时钟供应给选通驱动电路。例如，定时控制器可生成第一至第六发射时钟。在这种情况下，第一至第六发射时钟中的第k(其中k是从1至6的自然数)发射时钟可被供应给第6x-y(其中x是自然数，y是自然数“6-k”)扫描控制级sST6x-y。
电流泄漏预防部735c可根据输出到输出部731的输出端子3的发射控制信号ECS将电流泄漏预防电压Vx供应给第一重置电路735a的第一连接节点Nc1和第二重置电路735b的第二连接节点Nc2，并且因此，当第一重置电路735a和第二重置电路735b截止时，电流泄漏预防部735c可使第一重置电路735a和第二重置电路735b完全截止，从而防止第一控制节点N1的电流泄漏。在这种情况下，包括在电流泄漏预防部735c中的第四晶体管eT4的栅极可电连接到输出部731的输出端子3。
可选地，电流泄漏预防部735c可基于第一控制节点N1的电压将电流泄漏预防电压Vx供应给第一重置电路735a的第一连接节点Nc1和第二重置电路735b的第二连接节点Nc2，并且因此，当第一重置电路735a和第二重置电路735b截止时，电流泄漏预防部735c可使第一重置电路735a和第二重置电路735b完全截止，从而防止第一控制节点N1的电流泄漏。在这种情况下，包括在电流泄漏预防部735c中的第四晶体管eT4的栅极可电连接到第一控制节点N1。
如上所述，在根据本公开的修改实施方式的发射控制级eSTi中，节点驱动电压eVdd可基于具有栅极导通电压电平发射时钟eCLK被充电到第一控制节点N1中，并且因此，由第一控制节点N1的电压导致的上拉晶体管eTu的劣化减小。另外，通过使用输出到输出端子3的发射控制信号ECS或者控制节点N1的电压作为电流泄漏预防部735c的控制信号，不需要用于控制电流泄漏预防部735c的单独的控制电压，并且因此，电路的配置简化。
参照图10B，除了供应节点驱动电压eVdd作为节点设定部733的控制信号，供应第一控制节点N1的电压作为电流泄漏预防部735c的控制信号，并且高电平电压eVH用作电流泄漏预防电压之外，根据本公开的另一修改实施方式的发射控制级eSTi与图8所示的发射控制级相同，并且因此，省略节点驱动电压eVdd和电流泄漏预防部735c以外的相同元素的重复描述。
节点设定部733可将第一控制节点N1的电压设定为节点驱动电压eVdd。根据实施方式的节点设定部733可包括第一晶体管eT1，其基于节点驱动电压eVdd而导通/截止，并且当第一晶体管eT1导通时，将节点驱动电压eVdd供应给第一控制节点N1。第一晶体管eT1可二极管连接到供应节点驱动电压eVdd的节点驱动电压线。
电流泄漏预防部735c可基于第一控制节点N1的电压将高电平电压eVH供应给第一重置电路735a的第一连接节点Nc1和第二重置电路735b的第二连接节点Nc2，并且因此，当第一重置电路735a和第二重置电路735b截止时，电流泄漏预防部735c可使第一重置电路735a和第二重置电路735b完全截止，从而防止第一控制节点N1的电流泄漏。在这种情况下，包括在电流泄漏预防部735c中的第四晶体管eT4可包括电连接到第一控制节点N1的栅极、被供应高电平电压eVH的第一源/漏极以及连接到第一连接节点Nc1的第二源/漏极。
可选地，电流泄漏预防部735c可根据输出到输出部731的输出端子3的发射控制信号ECS将高电平电压eVH供应给第一重置电路735a的第一连接节点Nc1和第二重置电路735b的第二连接节点Nc2，并且因此，当第一重置电路735a和第二重置电路735b截止时，电流泄漏预防部735c可使第一重置电路735a和第二重置电路735b完全截止，从而防止第一控制节点N1的电流泄漏。在这种情况下，包括在电流泄漏预防部735c中的第四晶体管eT4可包括电连接到输出部731的输出端子3的栅极、被供应高电平电压eVH的第一源/漏极以及连接到第一连接节点Nc1的第二源/漏极。
在本实施方式中，如图10C所示，代替高电平电压eVH，电流泄漏预防部735c可使用节点驱动电压eVdd作为电流泄漏预防电压。结果，电流泄漏预防部735c的第四晶体管eT4可基于控制电压Vc、第一控制节点的电压或输出部731的输出电压而导通/截止。另外，当电流泄漏预防部735c的第四晶体管eT4导通时，第四晶体管eT4可将电流泄漏预防电压Vx、高电平电压eVH或节点驱动电压eVdd供应给第一重置电路735a的第一连接节点Nc1和第二重置电路735b的第二连接节点Nc2。
如上所述，在根据本公开的另一修改实施方式的发射控制级eSTi中，节点驱动电压eVdd可被充电到第一控制节点N1中，并且因此，不需要用于控制节点设定部733的诸如单独的DC电压或发射时钟的信号。另外，通过使用输出到输出端子3的发射控制信号ECS或第一控制节点N1的电压作为电流泄漏预防部735c的控制信号并且使用高电平电压eVH或节点驱动电压eVdd作为电流泄漏预防电压，不需要用于控制和驱动电流泄漏预防部735c的单独的控制电压和驱动电压，并且因此，电路的配置简化。
图11是用于描述根据本公开的另一实施方式的图4所示的第i发射控制级的电路配置的电路图，并且通过修改图8所示的发射控制级中的输出部的配置来实现。因此，以下，将仅描述输出部及其相关元素，省略其它元素的重复描述。
参照图11，在根据本实施方式的发射控制级eSTi中，基于第一至第三控制节点N1、N2和N3的电压，输出部731可输出高电平电压eVH作为具有栅极导通电压电平的发射控制信号ECS或者可输出低电平电压eVL作为具有栅极截止电压电平的发射控制信号ECS。根据本实施方式的输出部731可包括上拉晶体管eTu和具有双栅结构的下拉晶体管eTd。
上拉晶体管eTu可基于第一控制节点N1的电压将高电平电压eVH输出到输出端子3。根据实施方式的上拉晶体管eTu可包括连接到第一控制节点N1的栅极、连接到输出端子3的源极以及被供应高电平电压eVH的漏极。上拉晶体管eTu可基于第一控制节点N1的电压而导通/截止，并且当上拉晶体管eTu导通时，上拉晶体管eTu可输出高电平电压eVH作为具有栅极导通电压电平的发射控制信号ECS。
基于第二控制节点N2和第三控制节点N3的电压，下拉晶体管eTd可输出低电平电压eVL作为具有栅极截止电压电平的发射控制信号ECS。
下拉晶体管eTd可包括电连接到第二控制节点N2和第三控制节点N3中的一个的底栅极GE1、电连接到第二控制节点N2和第三控制节点N3中的另一控制节点的顶栅极GE2、电连接到输出端子3的第一源/漏极以及电连接到供应低电平电压eVL的低电平电压线的第二源/漏极。例如，下拉晶体管eTd的底栅极GE1可电连接到第二控制节点N2，并且下拉晶体管eTd的顶栅极GE2可电连接到第三控制节点N3。下拉晶体管eTd可通过基于具有栅极导通电压电平的第一输入信号Vin1的第二控制节点N2的电压或者基于具有栅极导通电压电平的第二输入信号Vin2的第三控制节点N3的电压而导通，并且可通过基于具有栅极截止电压电平的第一输入信号Vin1的第二控制节点N2的电压以及基于具有栅极截止电压电平的的第二输入信号Vin2的第三控制节点N3的电压而截止。
如上所述，根据本公开的另一实施方式的发射控制级eSTi具有与图8所示的发射控制级相同的效果，并且通过使用具有双栅结构的下拉晶体管eTd，输出部731的电路配置简化并且电路区域减小，从而减小发射控制设备的边框宽度。
此外，根据本公开的另一实施方式的发射控制级eSTi的节点设定部733可被修改为具有与图10A至图10C所示的节点设定部相同的电路结构，并且根据本公开的另一实施方式的发射控制级eSTi的电流泄漏预防部735c可被修改为具有与图10A至图10C所示的电流泄漏预防部相同的电路结构。
图12是用于描述根据本公开的另一实施方式的图4所示的第i发射控制级的电路配置的电路图，并且通过修改图8所示的发射控制级中的节点重置部的配置来实现。因此，以下，将仅描述节点重置部及其相关元素，省略其它元素的重复描述。
参照图12，在根据本实施方式的发射控制级eSTi中，节点重置部735可基于第二控制节点N2的电压和第三控制节点N3的电压将第一控制节点N1的电压重置为节点重置电压eVss。根据本实施方式的节点重置部735可包括重置电路735a和电流泄漏预防部735c。
重置电路735a可响应于第二控制节点N2的电压和第三控制节点N3的电压而将第一控制节点N1的电压重置为节点重置电压eVss。根据实施方式的重置电路735a可包括具有双栅结构的第二晶体管sT2和第三晶体管eT3。
第二晶体管sT2和第三晶体管eT3可串联连接在第一控制节点N1和供应节点重置电压eVss的节点重置电压线之间，并且连接节点Nc可设置在第二晶体管sT2和第三晶体管eT3之间。
根据实施方式的第二晶体管eT2可包括电连接到第二控制节点N2和第三控制节点N3中的一个的底栅极、电连接到第二控制节点N2和第三控制节点N3中的另一个控制节点的顶栅极、电连接到连接节点Nc的第一源/漏极以及电连接到第一控制节点N1的第二源/漏极。例如，第二晶体管eT2的底栅极可电连接到第二控制节点N2，并且第二晶体管eT2的顶栅极可电连接到第三控制节点N3。第二晶体管eT2可通过基于具有栅极导通电压电平的第一输入信号Vin1的第二控制节点N2的电压或者基于具有栅极导通电压电平的第二输入信号Vin2的第三控制节点N3的电压而导通，并且可通过基于具有栅极截止电压电平的第一输入信号Vin1的第二控制节点N2的电压以及基于具有栅极截止电压电平的第二输入信号Vin2第三控制节点N3的电压而截止。
根据实施方式的第三晶体管eT3可包括电连接到第二晶体管eT2的底栅极的底栅极、电连接到第二晶体管eT2的顶栅极的顶栅极、电连接到节点重置电压线的第一源/漏极以及电连接到连接节点Nc的第二源/漏极。第三晶体管eT3可通过基于具有栅极导通电压电平的第一输入信号Vin1的第二控制节点N2的电压或者基于具有栅极导通电压电平的第二输入信号Vin2的第三控制节点N3的电压而导通，并且可通过基于具有栅极截止电压电平的第一输入信号Vin1的第二控制节点N2的电压以及基于具有栅极截止电压电平的第二输入信号Vin2的第三控制节点N3的电压而截止。
电流泄漏预防部735c可基于控制电压Vc将电流泄漏预防电压Vx供应给连接节点Nc。根据实施方式的电流泄漏预防部735c可包括第四晶体管eT4，其利用控制电压Vc而导通并将电流泄漏预防电压Vx供应到连接节点Nc。
第四晶体管eT4可包括被供应控制电压Vc的栅极、被供应电流泄漏预防电压Vx的第一源/漏极以及连接到连接节点Nc的第二源/漏极。当重置电路735a的第二晶体管eT2和第三晶体管eT3截止时，第四晶体管eT4可将电流泄漏预防电压Vx供应给重置电路735a的连接节点Nc以使第二晶体管eT2完全截止，从而防止第一控制节点N1的电流泄漏。
如上所述，根据本公开的另一实施方式的发射控制级eSTi具有与图8所示的发射控制级相同的效果，并且通过使用具有双栅结构的第二晶体管eT2和第三晶体管eT3，节点设定部735的重置电路735a的电路配置简化并且电路区域减小，从而减小发射控制设备的边框宽度。
此外，根据本公开的另一实施方式的发射控制级eSTi的节点设定部733可被修改为具有与图10A至图10C所示的节点设定部相同的电路结构，并且根据本公开的另一实施方式的发射控制级eSTi的电流泄漏预防部735c可被修改为具有与图10A至图10C所示的电流泄漏预防部相同的电路结构。另外，在根据本公开的另一实施方式的发射控制级eSTi中，输出部731的第一下拉晶体管eTd1和第二下拉晶体管eTd2可由图11所示的具有双栅结构的下拉晶体管代替。
图13是用于描述根据本公开的另一实施方式的图4所示的第i发射控制级的电路配置的电路图，并且通过修改图8所示的发射控制级中的节点重置部的配置来实现。因此，以下，将仅描述节点重置部及其相关元素，省略其它元素的重复描述。
参照图13，在根据本实施方式的发射控制级eSTi中，节点重置部735可基于第二控制节点N2的电压和第三控制节点N3的电压将第一控制节点N1的电压重置为节点重置电压eVss。在这种情况下，节点重置电压eVss可具有高于供应给第二控制节点N2的第一输入信号Vin1和供应给第三控制节点N3的第二输入信号Vin2中的每一个的栅极截止电压电平的电压电平。
根据本实施方式的节点重置部735可包括第一重置电路735a和第二重置电路735b。
第一重置电路735a可响应于基于第一输入信号Vin1的第二控制节点N2的电压而将第一控制节点N1的电压重置为节点重置电压eVss。根据实施方式的第一重置电路735a可包括第二晶体管eT2。第二晶体管eT2可包括连接到第二控制节点N2的栅极电、电连接到供应节点重置电压eVss的节点重置电压线的第一源/漏极以及电连接到第一控制节点N1的第二源/漏极。第二晶体管eT2可基于第二控制节点N2的电压而导通，并且可将第一控制节点N1电连接到节点重置电压线。例如，第二晶体管eT2可通过基于具有栅极导通电压电平的第一输入信号Vin1的第二控制节点N2的电压而导通以将第一控制节点N1的电压重置为节点重置电压eVss，并且可通过基于具有栅极截止电压电平的第一输入信号Vin1的第二控制节点N2的电压而截止。此时，当第二晶体管eT2截止时，第二晶体管eT2的源极电压可基于节点重置电压eVss具有高于第一输入信号Vin1的栅极截止电压电平的电压电平，并且因此，第二晶体管eT2可完全截止。
第二重置电路735b可响应于基于第二输入信号Vin2的第三控制节点N3的电压而将第一控制节点N1的电压重置为节点重置电压eVss。根据实施方式的第二重置电路735b可包括第三晶体管eT3。第三晶体管eT3可包括电连接到第三控制节点N3的栅极、电连接到供应节点重置电压eVss的节点重置电压线的第一源/漏极以及电连接到第一控制节点N1的第二源/漏极。第三晶体管eT3可通过基于第二输入信号Vin2的第三控制节点N3的电压而导通以将第一控制节点N1的电压重置为节点重置电压eVss，并且可通过基于具有栅极截止电压电平的第二输入信号Vin2的第三控制节点N3的电压而截止。此时，当第三晶体管eT3截止时，第三晶体管eT3的源极电压可基于节点重置电压eVss而具有高于第二输入信号Vin2的栅极截止电压电平的电压电平，并且因此，第三晶体管eT3可完全截止。
如上所述，根据本公开的另一实施方式的发射控制级eSTi可根据不同的第一输入信号Vin1和第二输入信号Vin2输出发射控制信号ECS，并且因此，可具有简化的电路配置。另外，由于供应给节点重置部735的节点重置电压eVss具有高于第一输入信号Vin1和第二输入信号Vin2中的每一个的栅极截止电压电平的电压电平，所以防止第一控制节点N1的电流泄漏，并且因此，正常地输出发射控制信号，从而增加发射控制信号的可靠性并简化电路的配置。
此外，根据本公开的另一实施方式的发射控制级eSTi的节点设定部733可被修改为具有与图10A和图10B所示的节点设定部相同的电路结构。另外，在根据本公开的另一实施方式的发射控制级eSTi中，输出部731的第一下拉晶体管eTd1和第二下拉晶体管eTd2可由图11所示的具有双栅结构的下拉晶体管代替。
图14是用于描述根据本公开的另一实施方式的图4所示的第i发射控制级的电路配置的电路图，并且通过修改图8所示的发射控制级中的节点重置部的配置来实现。因此，以下，将仅描述节点重置部及其相关元素，省略其它元素的重复描述。
参照图14，在根据本实施方式的发射控制级eSTi中，节点重置部735可基于第二控制节点N2的电压和第三控制节点N3的电压将第一控制节点N1的电压重置为节点重置电压eVss。在这种情况下，节点重置电压eVss可具有高于供应给第二控制节点N2的第一输入信号Vin1和供应给第三控制节点N3的第二输入信号Vin2中的每一个的栅极截止电压电平的电压电平。
根据本实施方式的节点重置部735可包括具有双栅结构的第二晶体管eT2。
根据实施方式的第二晶体管eT2可包括电连接到第二控制节点N2和第三控制节点N3中的一个的底栅极、电连接到第二控制节点N2和第三控制节点N3中的另一个控制节点的顶栅极、电连接到供应节点重置电压eVss的节点重置电压线的第一源/漏极以及电连接到第一控制节点N1的第二源/漏极。例如，第二晶体管eT2的底栅极可电连接到第二控制节点N2，并且第二晶体管eT2的顶栅极可电连接到第三控制节点N3。
第二晶体管eT2可通过基于具有栅极导通电压电平的第一输入信号Vin1的第二控制节点N2的电压或者基于具有栅极导通电压电平的第二输入信号Vin2的第三控制节点N3的电压而导通以将第一控制节点N1的电压重置为节点重置电压eVss，并且可通过基于具有栅极截止电压电平的第一输入信号Vin1的第二控制节点N2的电压以及基于具有栅极截止电压电平的第二输入信号Vin2的第三控制节点N3的电压而截止。此时，当第二晶体管eT2截止时，第二晶体管eT2的源极电压可基于节点重置电压eVss而具有高于第一输入信号Vin1的栅极截止电压电平的电压电平，并且因此，第二晶体管eT2可完全截止。
如上所述，根据本公开的另一实施方式的发射控制级eSTi具有与图13所示的发射控制级相同的效果，并且通过使用具有双栅结构的第二晶体管eT2，节点设定部735的电路配置更加简化并且电路区域减小，从而减小发射控制设备的边框宽度。
此外，根据本公开的另一实施方式的发射控制级eSTi的节点设定部733可被修改为具有与图10A和图10B所示的节点设定部相同的电路结构。另外，在根据本公开的另一实施方式的发射控制级eSTi中，输出部731的第一下拉晶体管eTd1和第二下拉晶体管eTd2可由图11所示的具有双栅结构的下拉晶体管代替。
图15是示出根据图10B所示的本公开的实施方式的发射控制级的输入/输出波形的仿真波形图。图15示出在图10B中eVdd为20V，eVH为20V，eVL为-5V，eVss为-5V，并且Vin1和Vin2中的每一个为-5V至20V的条件下，当晶体管的阈值电压Vth为1V时执行的仿真的结果。
如图15所示，可以看出发射控制级的输出波形Vout通过第一输入信号Vin1和第二输入信号Vin2而改变，具体地，可确认当第一输入信号Vin1和第二输入信号Vin2全部为-5V的低电压时，输出20V的高电压。
图16A和图16B是示出根据本公开的各个比较例和实施方式的发射控制级的控制节点的输出波形和电压的仿真波形图。
图16A所示的比较例的波形图示出在具有一般反相器结构(例如，与图6所示的第二节点电压设定部相同的结构)的发射控制级上执行的仿真的结果，图16B所示的本公开的实施方式的波形图示出在图10B所示的发射控制级上执行的仿真的结果。各个仿真得到在eVdd为20V，eVH为20V，eVL为-5V，eVss为-5V，并且Vin1和Vin2中的每一个为-5V至5V的条件下，当晶体管的阈值电压Vth为-2V时执行的仿真的结果。
如图16A所示，在比较例中，可确认控制节点Q的电压通过截止的晶体管的泄漏电流而减小，并且因此，输出电压Vout降低。
另一方面，如图16B所示，在本公开的实施方式中，可确认由于节点重置部的晶体管通过电流泄漏预防部而完全截止，防止了控制节点N1的电流泄漏，并且因此，即使当晶体管具有负阈值电压时，也稳定地维持控制节点N1的电压，由此输出波形Vout稳定地输出。
如上所述，根据本公开的实施方式，发射控制移位寄存器可基于从扫描控制移位寄存器的扫描控制级输出的进位信号而输出发射控制信号，并且因此，选通驱动电路的电路配置简化并且稳定地输出发射控制信号，从而增强驱动的可靠性并且减小发光显示设备的边框宽度。
本公开的上述特征、结构和效果包括在本公开的至少一个实施方式中，但不仅限于一个实施方式。此外，本公开的至少一个实施方式中所描述的特征、结构和效果可由本领域技术人员通过其它实施方式的组合或修改来实现。因此，与组合和修改关联的内容应该被解释为在本公开的范围内。
对于本领域技术人员而言将显而易见的是，在不脱离本公开的精神或范围的情况下，可对本公开进行各种修改和变化。因此，本公开旨在涵盖对本公开的这些修改和变化，只要它们落入所附权利要求及其等同物的范围内即可。
相关申请的交叉引用
本申请要求2017年11月30日提交的韩国专利申请No.10-2017-0162545的权益，其整体通过引用并入本文。

Claims (10)

1.一种选通驱动电路，该选通驱动电路包括：
发射控制移位寄存器，该发射控制移位寄存器连接到扫描控制移位寄存器并从所述扫描控制移位寄存器接收第一输入信号和第二输入信号，该发射控制移位寄存器包括各自分别将发射控制信号供应给多条发射控制线中的一条的多个发射控制级，各条发射控制线连接到发光显示面板中的多个像素中的至少一个像素，
其中，当所述第一输入信号和所述第二输入信号中的至少一个具有第一电压电平时，所述多个发射控制级中接收到所述第一输入信号和所述第二输入信号的发射控制级将具有栅极截止电压电平的所述发射控制信号输出到连接到该发射控制级的发射控制线，所述栅极截止电压电平使包括在连接到所述发射控制线的像素中的晶体管截止，并且
当所述第一输入信号和所述第二输入信号二者均具有小于所述第一电压电平的第二电压电平时，所述发射控制级输出具有栅极导通电压电平的所述发射控制信号以使包括在连接到所述发射控制线的像素中的晶体管导通。
2.根据权利要求1所述的选通驱动电路，其中，所述栅极截止电压电平包括第一栅极截止电压电平或者具有与所述第一栅极截止电压电平的相位不同的相位的第二栅极截止电压电平，并且其中，
响应于来自所述扫描控制移位寄存器的具有所述第一电压电平的所述第一输入信号，所述发射控制级输出具有所述第一栅极截止电压电平的所述发射控制信号，
响应于来自所述扫描控制移位寄存器的具有所述第一电压电平的所述第二输入信号，所述发射控制级输出具有所述第二栅极截止电压电平的所述发射控制信号，并且
具有所述第一电压电平的所述第二输入信号相对于具有所述第一电压电平的所述第一输入信号延迟至少三个水平周期。
3.根据权利要求2所述的选通驱动电路，其中，所述多个发射控制级中的每一个包括：
第一控制节点；
第二控制节点，该第二控制节点连接到从所述扫描控制移位寄存器接收所述第一输入信号的第一输入端子；
第三控制节点，该第三控制节点连接到从所述扫描控制移位寄存器接收所述第二输入信号的第二输入端子；
输出部，该输出部基于所述第一控制节点、所述第二控制节点和所述第三控制节点的电压输出具有所述栅极导通电压电平的发射控制信号或者输出具有所述栅极截止电压电平的发射控制信号；
节点设定部，该节点设定部将所述第一控制节点的电压设定为节点驱动电压；以及
节点重置部，该节点重置部基于所述第二控制节点的电压和所述第三控制节点的电压将所述第一控制节点的电压重置为节点重置电压。
4.根据权利要求3所述的选通驱动电路，其中，所述节点重置部包括：
第一重置电路，该第一重置电路基于所述第二控制节点的电压将所述第一控制节点的电压重置为所述节点重置电压；以及
第二重置电路，该第二重置电路基于所述第三控制节点的电压将所述第一控制节点的电压重置为所述节点重置电压。
5.根据权利要求4所述的选通驱动电路，其中，
所述第一重置电路包括串联连接在所述第一控制节点和供应所述节点重置电压的节点重置电压线之间的第一晶体管和第二晶体管，第一连接节点设置在所述第一晶体管和所述第二晶体管之间，
所述第二重置电路包括串联连接在所述第一控制节点和所述节点重置电压线之间的第三晶体管和第四晶体管，第二连接节点电连接到设置在所述第三晶体管和所述第四晶体管之间的所述第一连接节点，并且
所述节点重置部还包括基于控制电压将电流泄漏预防电压供应给所述第一连接节点的电流泄漏预防部。
6.一种发光显示设备，该发光显示设备包括：
发光显示面板，该发光显示面板包括分别设置在由多条选通线、多条发射控制线和多条数据线限定的多个像素区域中的多个像素；
数据驱动电路，该数据驱动电路将数据信号供应给所述多条数据线中的每一条；以及
选通驱动器，该选通驱动器设置在所述发光显示面板中以将扫描信号供应给所述多条选通线中的每一条并将发射控制信号供应给所述多条发射控制线中的每一条，
其中，所述选通驱动器包括根据权利要求2至5中的一项所述的选通驱动电路。
7.根据权利要求6所述的发光显示设备，其中，所述扫描控制移位寄存器包括分别将扫描信号供应给设置在所述发光显示面板中的所述多条选通线的多个扫描控制级，其中，所述第一输入信号和所述第二输入信号是由所述扫描控制移位寄存器输出的进位信号。
8.根据权利要求7所述的发光显示设备，其中，所述发射控制级是所述多个发射控制级中的第i发射控制级，其中，i是为1至m的正整数，并且输入到所述发射控制级的所述第一输入信号是从所述多个扫描控制级中的第j-a扫描控制级输出的进位信号，其中，j是为1至m的正整数，并且a是自然数，
其中，输入到所述发射控制级的所述第二输入信号是从所述多个扫描控制级中的第j+b扫描控制级输出的进位信号，其中，b是大于a的自然数，并且
第j扫描控制级被设置为最靠近所述第i发射控制级。
9.根据权利要求8所述的发光显示设备，该发光显示设备还包括控制所述数据驱动电路和所述选通驱动电路的定时控制器，
其中，所述定时控制器提供输入到所述多个发射控制级的一部分的第一输入信号以及输入到所述多个发射控制级的不同部分的第二输入信号。
10.根据权利要求8所述的发光显示设备，其中，
所述发光显示面板还包括多条初始化控制线和多条采样控制线，并且
所述多个扫描控制级分别将初始化控制信号供应给所述多条初始化控制线并且分别将采样控制信号供应给所述多条采样控制线。
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