CN102867490A - 选通驱动电路 - Google Patents

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Abstract

本发明公开一种选通驱动电路，包括：第一时钟发生器，其以循环方式顺序地输出具有不同相位的n个输出时钟脉冲；第二时钟发生器，其以循环方式顺序地输出具有不同相位的n个输出控制时钟脉冲；以及移位寄存器，其从第一时钟发生器接收n个输出时钟脉冲，从第二时钟发生器接收n个输出控制时钟脉冲，并顺序地输出多个扫描脉冲，其中，在相邻的周期期间输出的第k到第(k+s)输出时钟脉冲的高区间彼此交叠达预定时间，第k输出控制时钟脉冲在第k输出时钟脉冲之前上升，第k输出控制时钟脉冲在第(k-a)输出时钟脉冲之前下降，输出控制时钟脉冲中的至少一个的高区间不与第k输出时钟脉冲的高区间交叠，并且第(k+b)输出时钟脉冲在输出控制时钟脉冲中的不与第k输出时钟脉冲的高区间交叠至的少一个的高区间下降，其中，n为等于或者大于2的自然数，s是大于1的自然数，a为小于k的自然数，b为自然数。

Description

选通驱动电路
技术领域
本发明涉及选通驱动电路，更具体地涉及一种选通驱动电路，其中防止从置位节点的电荷泄漏以稳定来自级的输出。
背景技术
移位寄存器输出多个扫描脉冲以顺序地驱动诸如液晶显示器的显示装置的选通线。为此，移位寄存器内包括多个开关器件。可以采用氧化物半导体晶体管作为这种开关器件。
图1是例示传统的氧化物半导体晶体管的栅极电压和漏极电流之间的基于温度的关系特性的图；
对于移位寄存器中使用的N型氧化物半导体晶体管，优选地其阈值电压具有正值。然而，随着温度升高，氧化物半导体晶体管的阈值电压负地移动，如图1所示。为此原因，在移位寄存器的输出周期必须截止的N型氧化物半导体晶体管在高温度可能不能正常截止，由此产生泄漏电流。该泄漏电流可以降低置位节点处的电压，导致不能够正常产生移位寄存器的输出的问题。
图2是例示基于传统的氧化物半导体晶体管的阈值电压的变化的置位节点处的电压和扫描脉冲的电压的图。
从图2（a）可见，当氧化物半导体晶体管的阈值电压是-1时，由于氧化物半导体晶体管的泄漏电流而导致置位节点处的电压快速下降，从而作为移位寄存器的输出的扫描脉冲的电压也快速下降。
另外，从图2（b）可见，当氧化物半导体晶体管的阈值电压是-3时，氧化物半导体晶体管的泄漏电流进一步增加，从而置位节点处的电压不能够升高，由此造成完全不能产生扫描脉冲。
发明内容
因此，本发明旨在提供一种基本避免了由于现有技术的限制和缺点造成的一个或者更多个问题的选通驱动电路。
本发明的目的是提供一种选通驱动电路，其中提供到负责输出的上拉开关器件的时钟脉冲和提供到负责对置位节点充电/放电的开关器件的时钟脉冲具有不同的波形，因而防止从置位节点的电流泄漏。
本发明的其它优点、目的及特征一部分将在以下的说明书中进行阐述，并且一部分对于本领域的技术人员来说将在研读以下内容后变得清楚，或者可以从本发明的实践获知。本发明的这些目的和其它优点可以通过在本书面描述及其权利要求书及附图中具体指出的结构来实现和获得。
为了实现这些目的和其它优点，并且根据本发明的目的，如此处实施并且广泛描述的，一种选通驱动电路，所述选通驱动电路包括：第一时钟发生器，所述第一时钟发生器以循环方式顺序地输出具有不同相位的n个输出时钟脉冲（n为等于或者大于2的自然数）；第二时钟发生器，所述第二时钟发生器以循环方式顺序地输出具有不同相位的n个输出控制时钟脉冲；以及移位寄存器，所述移位寄存器从第一时钟发生器接收所述n个输出时钟脉冲，从第二时钟发生器接收所述n个输出控制时钟脉冲，以及顺序地输出多个扫描脉冲，其中，在相邻的周期期间输出的第k到第(k+s)输出时钟脉冲的高区间（high section）彼此交叠达预定时间（s是大于1的自然数），第k输出控制时钟脉冲在第k输出时钟脉冲之前上升，第k输出控制时钟脉冲在第(k-a)输出时钟脉冲之前下降（a为小于k的自然数），输出控制时钟脉冲中的至少一个的高区间不与第k输出时钟脉冲的高区间交叠，以及第(k+b)输出时钟脉冲在不与第k输出时钟脉冲的高区间交叠的输出控制时钟脉冲中的至少一个的高区间下降，b为自然数。
所述输出时钟脉冲中的每一个的电压在其低区间可以大于或者等于所述输出控制时钟脉冲中的每一个在其低区间的电压。
所述移位寄存器可以包括用于顺序地输出扫描脉冲的多个级，每个级可以通过其输出端子输出扫描脉冲，所述n个输出控制时钟脉冲可以通过n个输出控制时钟线传送，所述n个输出时钟脉冲可以通过n个输出时钟线传送，第p级（p为自然数）包括：第一开关器件，所述第一开关器件根据所述n个输出控制时钟脉冲中的一个导通或者截止，并且当导通时将第（p-q）级的输出端子或者传送第一启动脉冲的第一启动传送线和置位节点相互连接（q为小于p的自然数）；第二开关器件，所述第二开关器件根据所述n个输出控制时钟脉冲中的一个导通或者截止，并且当导通时将所述置位节点和第（p+r）级的输出端子或者传送第二启动脉冲的第二启动传送线相互连接（r为自然数）；以及上拉开关器件，所述上拉开关器件根据施加到所述置位节点的电压导通或者截止，并且当导通时将输出时钟线中的一个和第p级的输出端子相互连接，第k输出时钟脉冲可以被提供到所述上拉开关器件，第k输出控制时钟脉冲可以被提供到第一开关器件，提供到第二开关器件的输出控制时钟脉冲的高区间可以不与第k输出时钟脉冲的高区间交叠，以及第(k+b)输出时钟脉冲可以在提供到第二开关器件的输出控制时钟脉冲的高区间下降。
所述移位寄存器可以包括用于顺序地输出扫描脉冲的多个级，每个级可以通过其输出端子输出扫描脉冲，所述n个输出控制时钟脉冲可以通过n个输出控制时钟线传送，所述n个输出时钟脉冲可以通过n个输出时钟线传送，第p级（p为自然数）可以包括：第一开关器件，所述第一开关器件根据所述n个输出控制时钟脉冲中的一个导通或者截止，并且当导通时将第（p-q）级的输出端子或者传送第一启动脉冲的第一启动传送线和置位节点相互连接（q为小于p的自然数）；第二开关器件，所述第二开关器件根据所述n个输出控制时钟脉冲中的一个导通或者截止，并且当导通时将所述置位节点和第（p+r）级的输出端子相互连接（r为自然数）；第三开关器件，所述第三开关器件根据来自所述输出时钟线中的一个的输出时钟脉冲导通或者截止，并且当导通时将传送充电电压的充电电压线和复位节点相互连接；第四开关器件，所述第四开关器件根据施加到置位节点的电压导通或者截止，并且当导通时将复位节点和传送第二放电电压的第二放电电压线相互连接；上拉开关器件，所述上拉开关器件根据施加到所述置位节点的电压导通或者截止，并且当导通时将输出时钟线中的一个和第p级的输出端子相互连接；以及下拉开关器件，所述下拉开关器件根据施加到复位节点的电压导通或者截止，并且当导通时将第p级的输出端子和提供第一放电电压的第一放电电压线相互连接，第k输出时钟脉冲可以被提供到所述上拉开关器件，第k输出控制时钟脉冲可以被提供到第一开关器件，提供到第二开关器件的输出控制时钟脉冲的高区间可以不与第k输出时钟脉冲的高区间交叠，以及第(k+b)输出时钟脉冲可以在提供到第二开关器件的输出控制时钟脉冲的高区间期间下降。
所述移位寄存器可以包括用于顺序地输出扫描脉冲的多个级，每个级可以通过其输出端子输出扫描脉冲，所述n个输出控制时钟脉冲可以通过n个输出控制时钟线传送，所述n个输出时钟脉冲可以通过n个输出时钟线传送，第p级（p为自然数）可以包括：第一开关器件，所述第一开关器件根据所述n个输出控制时钟脉冲中的一个导通或者截止，并且当导通时将第（p-q）级的输出端子或者传送第一启动脉冲的第一启动传送线和置位节点相互连接（q为小于p的自然数）；第二开关器件，所述第二开关器件根据所述n个输出控制时钟脉冲中的一个导通或者截止，并且当导通时将所述置位节点和第（p+r）级的输出端子相互连接（r为自然数）；第三开关器件，所述第三开关器件根据来自输出时钟线中的一个的输出时钟脉冲导通或者截止，并且当导通时将传送充电电压的充电电压线和公共节点相互连接；第四开关器件，所述第四开关器件根据施加到置位节点的电压导通或者截止，并且当导通时将所述公共节点和传送第二放电电压的第二放电电压线相互连接；第五开关器件，所述第五开关器件根据提供到所述公共节点的电压导通或者截止，并且当导通时将充电电压线和复位节点相互连接；第六开关器件，所述第六开关器件根据施加到所述置位节点的电压导通或者截止，并且当导通时将复位节点和第二放电电压线相互连接；上拉开关器件，所述上拉开关器件根据施加到所述置位节点的电压导通或者截止，并且当导通时将输出时钟线中的一个和第p级的输出端子相互连接；以及下拉开关器件，所述下拉开关器件根据施加到复位节点的电压导通或者截止，并且当导通时将第p级的输出端子和提供第一放电电压的第一放电电压线相互连接，第k输出时钟脉冲可以被提供到所述上拉开关器件，第k输出控制时钟脉冲可以被提供到第一开关器件，提供到第二开关器件的输出控制时钟脉冲的高区间可以不与第k输出时钟脉冲的高区间交叠，以及第(k+b)输出时钟脉冲可以在提供到第二开关器件的输出控制时钟脉冲的高区间期间下降。
所述移位寄存器可以包括用于顺序地输出扫描脉冲的多个级，每个级可以通过其输出端子输出扫描脉冲，所述n个输出控制时钟脉冲可以通过n个输出控制时钟线传送，所述n个输出时钟脉冲可以通过n个输出时钟线传送，第p级（p为自然数）可以包括：第一开关器件，所述第一开关器件根据所述n个输出控制时钟脉冲中的一个导通或者截止，并且当导通时将第（p-q）级的输出端子或者传送第一启动脉冲的第一启动传送线和置位节点相互连接（q为小于p的自然数）；第二开关器件，所述第二开关器件根据所述n个输出控制时钟脉冲中的一个导通或者截止，并且当导通时将所述置位节点和第（p+r）级的输出端子相互连接（r为自然数）；第三开关器件，所述第三开关器件根据来自输出控制时钟线中的一个的输出控制时钟脉冲或者来自输出时钟线中的一个的输出时钟脉冲导通或者截止，并且当导通时将第p级的输出端子和传送充电电压的充电电压线相互连接；以及上拉开关器件，所述上拉开关器件根据施加到所述置位节点的电压导通或者截止，并且当导通时将输出时钟线中的一个和第p级的输出端子相互连接，第k输出时钟脉冲可以被提供到所述上拉开关器件，第k输出控制时钟脉冲可以被提供到第一开关器件，提供到第二开关器件的输出控制时钟脉冲的高区间可以不与第k输出时钟脉冲的高区间交叠，第(k+b)输出时钟脉冲可以在提供到第二开关器件的输出控制时钟脉冲的高区间期间下降，以及提供到所述第三开关器件的输出控制时钟脉冲的高区间可以不与第k输出时钟脉冲的高区间交叠，
所述移位寄存器可以包括用于顺序地输出扫描脉冲的多个级，每个级可以通过其输出端子输出扫描脉冲，所述n个输出控制时钟脉冲可以通过n个输出控制时钟线传送，所述n个输出时钟脉冲可以通过n个输出时钟线传送，第p级（p为自然数）可以包括：第一开关器件，所述第一开关器件根据所述n个输出控制时钟脉冲中的一个导通或者截止，并且当导通时将第（p-q）级的输出端子或者传送第一启动脉冲的第一启动传送线和置位节点相互连接（q为小于p的自然数）；第二开关器件，所述第二开关器件根据所述n个输出控制时钟脉冲中的一个导通或者截止，并且当导通时将所述置位节点和第（p+r）级的输出端子相互连接（r为自然数）；第三开关器件，所述第三开关器件根据来自输出控制时钟线中的一个的输出控制时钟脉冲或者来自输出时钟线中的一个的输出时钟脉冲导通或者截止，并且当导通时将第p级的输出端子和输出时钟线中的一个相互连接；以及上拉开关器件，所述上拉开关器件根据施加到所述置位节点的电压导通或者截止，并且当导通时将输出时钟线中的一个和第p级的输出端子相互连接，第k输出时钟脉冲可以被提供到所述上拉开关器件，第k输出控制时钟脉冲可以被提供到第一开关器件，提供到第二开关器件的输出控制时钟脉冲的高区间可以不与第k输出时钟脉冲的高区间交叠，第(k+b)输出时钟脉冲可以在提供到第二开关器件的输出控制时钟脉冲的高区间期间下降，提供到所述第三开关器件的输出控制时钟脉冲的高区间可以不与第k输出时钟脉冲的高区间交叠，以及提供到所述上拉开关器件的所述输出时钟脉冲和提供到所述第三开关器件的输出时钟脉冲可以是相同的。
所述第p级可以还包括：第四开关器件，所述第四开关器件根据来自第p级的输出端子的电压导通或者截止，并且当导通时将第p级的输出端子和输出时钟线中的一个相互连接，以及提供到所述上拉开关器件的所述输出时钟脉冲和提供到所述第四开关器件的输出时钟脉冲可以是相同的。
所述移位寄存器可以包括用于顺序地输出扫描脉冲的多个级，每个级可以通过其输出端子输出扫描脉冲，所述n个输出控制时钟脉冲可以通过n个输出控制时钟线传送，所述n个输出时钟脉冲可以通过n个输出时钟线传送，第p级（p为自然数）可以包括：第一开关器件，所述第一开关器件根据所述n个输出控制时钟脉冲中的一个导通或者截止，并且当导通时将第（p-q）级的输出端子或者传送第一启动脉冲的第一启动传送线和置位节点相互连接（q为小于p的自然数）；第二开关器件，所述第二开关器件根据所述n个输出控制时钟脉冲中的一个导通或者截止，并且当导通时将所述置位节点和第（p+r）级的输出端子相互连接（r为自然数）；第三开关器件，所述第三开关器件根据来自输出时钟线中的一个的输出时钟脉冲导通或者截止，并且当导通时将传送充电电压的充电电压线和公共节点相互连接；第四开关器件，所述第四开关器件根据施加到置位节点的电压导通或者截止，并且当导通时将所述公共节点和传送第二放电电压的第二放电电压线相互连接；第五开关器件，所述第五开关器件根据提供到所述公共节点的电压导通或者截止，并且当导通时将充电电压线和复位节点相互连接；第六开关器件，所述第六开关器件根据施加到所述置位节点的电压导通或者截止，并且当导通时将复位节点和第二放电电压线相互连接；上拉开关器件，所述上拉开关器件根据施加到所述置位节点的电压导通或者截止，并且当导通时将输出时钟线中的一个和第p级的输出端子相互连接；以及下拉开关器件，所述下拉开关器件根据施加到复位节点的电压导通或者截止，并且当导通时将第p级的输出端子和提供第一放电电压的第一放电电压线相互连接，第k输出时钟脉冲可以被提供到所述上拉开关器件，第k输出控制时钟脉冲可以被提供到第一开关器件，提供到第二开关器件的输出控制时钟脉冲的高区间可以不与第k输出时钟脉冲的高区间交叠，第(k+b)输出时钟脉冲可以在提供到第二开关器件的输出控制时钟脉冲的高区间期间下降，并且提供到第二开关器件的输出控制时钟脉冲的高区间可以被包括在用作第(p+r)级的输出的输出时钟脉冲的高区间中。
所述第p级可以还包括：第七开关器件，所述第七开关器件根据所述n个输出控制时钟脉冲中的一个导通或者截止，并且当导通时将所述置位节点和传送第三放电电压的第三放电电压线相互连接，以及提供到第七开关器件的输出控制时钟脉冲的高区间可以不与第k输出时钟脉冲的高区间交叠。
所述n个输出时钟脉冲可以包括具有不同相位的第一到第四输出时钟脉冲，或者具有不同相位的第一到第八输出时钟脉冲，以及所述n个输出控制时钟脉冲可以包括具有不同相位的第一到第四输出控制时钟脉冲，或者具有不同相位的第一到第八输出控制时钟脉冲。
第一时钟发生器可以以循环方式顺序地输出第一到第四输出时钟脉冲，第二时钟发生器可以以循环方式顺序地输出第一到第四输出控制时钟脉冲。第一输出控制时钟脉冲可以在第一输出时钟脉冲之前上升，第一输出控制时钟脉冲可以在第四输出时钟脉冲之前下降，第四输出控制时钟脉冲的高区间可以不与第一输出时钟脉冲的高区间交叠，以及第二输出时钟脉冲可以在第四输出控制时钟脉冲的高区间期间下降。第二输出控制时钟脉冲可以在第二输出时钟脉冲之前上升，第二输出控制时钟脉冲可以在第一输出时钟脉冲之前下降，第一输出控制时钟脉冲的高区间可以不与第二输出时钟脉冲的高区间交叠，以及第三输出时钟脉冲可以在第一输出控制时钟脉冲的高区间期间下降。第三输出控制时钟脉冲可以在第三输出时钟脉冲之前上升，第三输出控制时钟脉冲可以在第二输出时钟脉冲之前下降，第二输出控制时钟脉冲的高区间可以不与第三输出时钟脉冲的高区间交叠，以及第四输出时钟脉冲可以在第二输出控制时钟脉冲的高区间期间下降。第四输出控制时钟脉冲可以在第四输出时钟脉冲之前上升，第四输出控制时钟脉冲可以在第三输出时钟脉冲之前下降，第三输出控制时钟脉冲的高区间可以不与第四输出时钟脉冲的高区间交叠，以及第一输出时钟脉冲可以在第三输出控制时钟脉冲的高区间期间下降。
第一时钟发生器可以以循环方式顺序地输出第一到第八输出时钟脉冲，输出时钟脉冲中的三个相邻的输出时钟脉冲可以彼此交叠达预定时间，第二时钟发生器可以以循环方式顺序地输出第一到第八输出控制时钟脉冲，输出控制时钟脉冲中的两个相邻的输出控制时钟脉冲可以彼此交叠达预定时间。第一输出控制时钟脉冲可以在第一输出时钟脉冲之前上升，第一输出控制时钟脉冲可以在第七输出时钟脉冲之前下降，第六、第七和第八输出控制时钟脉冲的高区间可以不与第一输出时钟脉冲的高区间交叠，以及第三输出时钟脉冲可以在第六输出控制时钟脉冲的高区间期间下降。第二输出控制时钟脉冲可以在第二输出时钟脉冲之前上升，第二输出控制时钟脉冲可以在第八输出时钟脉冲之前下降，第七、第八和第一输出控制时钟脉冲中的高区间可以不与第二输出时钟脉冲的高区间交叠，以及第四输出时钟脉冲可以在第七输出控制时钟脉冲的高区间期间下降。第三输出控制时钟脉冲可以在第三输出时钟脉冲之前上升，第三输出控制时钟脉冲可以在第一输出时钟脉冲之前下降，第八、第一和第二输出控制时钟脉冲中的高区间可以不与第三输出时钟脉冲的高区间交叠，以及第五输出时钟脉冲可以在第八输出控制时钟脉冲的高区间下降。第四输出控制时钟脉冲可以在第四输出时钟脉冲之前上升，第四输出控制时钟脉冲可以在第二输出时钟脉冲之前下降，第一第二和第三输出控制时钟脉冲的高区间可以不与第四输出时钟脉冲的高区间交叠，以及第六输出时钟脉冲可以在第一输出控制时钟脉冲的高区间期间下降。第五输出控制时钟脉冲可以在第五输出时钟脉冲之前上升，第五输出控制时钟脉冲可以在第三输出时钟脉冲之前下降，第二、第三和第四输出控制时钟脉冲的高区间可以不与第五输出时钟脉冲的高区间交叠，以及第七输出时钟脉冲可以在第二输出控制时钟脉冲的高区间期间下降。第六输出控制时钟脉冲可以在第六输出时钟脉冲之前上升，第六输出控制时钟脉冲可以在第四输出时钟脉冲之前下降，第三、第四和第五输出控制时钟脉冲的高区间可以不与第六输出时钟脉冲的高区间交叠，以及第八输出时钟脉冲可以在第三输出控制时钟脉冲的高区间期间下降。第七输出控制时钟脉冲可以在第七输出时钟脉冲之前上升，第七输出控制时钟脉冲可以在第五输出时钟脉冲之前下降，第四、第五和第六输出控制时钟脉冲的高区间可以不与第七输出时钟脉冲的高区间交叠，以及第一输出时钟脉冲可以在第四输出控制时钟脉冲的高区间期间下降。第八输出控制时钟脉冲可以在第八输出时钟脉冲之前上升，第八输出控制时钟脉冲可以在第六输出时钟脉冲之前下降，第五、第六和第七输出控制时钟脉冲的高区间可以不与第八输出时钟脉冲的高区间交叠，以及第二输出时钟脉冲可以在第五输出控制时钟脉冲的高区间期间下降。
所述n个输出时钟脉冲可以包括被正向输出的n个正向输出时钟脉冲和被反向输出的n个反向输出时钟脉冲，并且所述n个输出控制时钟脉冲可以包括被正向输出的n个正向输出控制时钟脉冲以及被反向输出的n个反向输出控制时钟脉冲。
所述移位寄存器可以包括用于顺序地输出扫描脉冲的多个级，每个级可以通过其输出端子输出扫描脉冲，所述n个输出控制时钟脉冲可以通过n个第一输出控制时钟线和n个第二输出控制时钟线传送，所述n个输出时钟脉冲可以通过n个输出时钟线传送，所述多个级中的奇数级可以经由其输出端子分别连接到奇数选通线，所述多个级中的偶数级可以经由其输出端子分别连接到偶数选通线，奇数级可以被提供所述n个输出时钟脉冲中的一些以及来自第一输出控制时钟线的n个输出控制时钟脉冲，并且偶数级可以被提供所述n个输出时钟脉冲中的其余输出时钟脉冲以及来自第二输出控制时钟线的n个输出控制时钟脉冲。
所述移位寄存器可以包括用于顺序地输出扫描脉冲的多个级，每个级可以通过其输出端子输出扫描脉冲，所述n个输出控制时钟脉冲可以通过n个输出控制时钟线传送，所述n个输出时钟脉冲可以通过n个输出时钟线传送，所述多个级中的奇数级可以经由其输出端子分别连接到奇数选通线，所述多个级中的偶数级可以经由其输出端子分别连接到偶数选通线，奇数级可以被提供所述n个输出时钟脉冲中的一些以及所述n个输出控制时钟脉冲中的一些，并且偶数级可以被提供所述n个输出时钟脉冲中的其余输出时钟脉冲以及所述n个输出控制时钟脉冲中的其余输出控制时钟脉冲。
所述移位寄存器可以包括用于顺序地输出扫描脉冲的多个级，每个级可以通过其输出端子输出扫描脉冲，所述n个输出控制时钟脉冲可以通过n个输出控制时钟线传送，所述n个输出时钟脉冲可以通过n个输出时钟线传送，第p级（p为自然数）可以包括：第一开关器件，所述第一开关器件根据所述n个输出控制时钟脉冲中的一个导通或者截止，并且当导通时将第（p-q）级的输出端子或者传送第一启动脉冲的第一启动传送线和置位节点相互连接（q为小于p的自然数）；第二开关器件，所述第二开关器件根据所述n个输出控制时钟脉冲中的一个导通或者截止，并且当导通时将所述置位节点和第（p+r）级的输出端子相互连接（r为自然数）；第三开关器件，所述第三开关器件根据施加到所述置位节点的电压导通或者截止，并且当导通时将复位节点和传送第二放电电压的第二放电电压线相互连接；上拉开关器件，所述上拉开关器件根据施加到所述置位节点的电压导通或者截止，并且当导通时将输出时钟线中的一个和第p级的输出端子相互连接；下拉开关器件，所述下拉开关器件根据施加到复位节点的电压导通或者截止，并且当导通时将第p级的输出端子和提供第一放电电压的第一放电电压线相互连接；以及电容器，所述电容器连接在所述输出时钟线中的一个和所述复位节点之间，第k输出时钟脉冲可以被提供到所述上拉开关器件，第k输出控制时钟脉冲可以被提供到第一开关器件，提供到第二开关器件的输出控制时钟脉冲的高区间可以不与第k输出时钟脉冲的高区间交叠，第(k+b)输出时钟脉冲可以在提供到第二开关器件的输出控制时钟脉冲的高区间期间下降，以及提供到所述电容器的所述输出时钟脉冲和提供到所述上拉开关器件的输出时钟脉冲可以是相同的。
a和q可以相同，b和r可以相同。
a、q、b和r可以相同。
s、a、b、q和r可以相同。
应该理解，对本发明的以上概述和以下详述都是示例性和解释性的，并旨在对所要求保护的本发明提供进一步的解释。
附图说明
附图被包括在本申请中以提供对本发明的进一步理解，并结合到本申请中且构成本申请的一部分，附图示出了本发明的实施方式，并且与说明书一起用于解释本发明的原理。在附图中：
图1是例示传统的氧化物半导体晶体管的栅极电压和漏极电流之间的基于温度的关系特性的图；
图2是例示基于传统的氧化物半导体晶体管的阈值电压的变化的置位节点处的电压和扫描脉冲的电压的图；
图3是示出根据本发明的实施方式的选通驱动电路的框图；
图4是根据本发明的第一实施方式的输出控制时钟脉冲和输出时钟脉冲的时序图；
图5是根据本发明的第二实施方式的输出控制时钟脉冲和输出时钟脉冲的时序图；
图6是详细示出图1的移位寄存器的结构的图；
图7到图13是示出根据本发明的第一到第七实施方式的级的构造的图；
图14是示出正向时钟脉冲和反向时钟脉冲的图；
图15是示出提供给图11的结构的反向时钟脉冲的波形的图；
图16是示出提供给图12的结构的反向时钟脉冲的波形的图；
图17是示出包括两个移位寄存器的结构的图；
图18是示出图17的第一和第二移位寄存器中包括的级的构造的图；以及
图19是示出图17的第一和第二移位寄存器中包括的级的另一个构造的图。
具体实施方式
下面将详细描述本发明的具体实施方式，在附图中例示出了本发明的优选实施方式的示例。尽可能在整个附图中用相同的附图标记代表相同或类似构件。
图3是示出根据本发明的实施方式的选通驱动电路的框图。
如图3所示，选通驱动电路包括第一时钟发生器CG1、第二时钟发生器CG2和移位寄存器SR。
第一时钟发生器CG1以循环方式顺序地输出具有不同相位的n个输出时钟脉冲CLK（n为等于或者大于2的自然数）。也就是说，第一时钟发生器CG1顺序地输出第一到第n输出时钟脉冲，接着顺序地输出第一到第n输出时钟脉冲。结果，第一到第n输出时钟脉冲被按照循环模式顺序地输出。该n个输出时钟脉冲的高区间可以具有相同的时间长度或者不同的时间长度。另外，在相邻周期期间输出的输出时钟脉冲的高区间彼此交叠达预定时间。该n个输出时钟脉冲通过n个输出时钟线传送。
第二时钟发生器CG2以循环方式顺序地输出具有不同相位的n个输出控制时钟脉冲i-CLK（n为等于或者大于2的自然数）。也就是说，第二时钟发生器CG2顺序地示出第一到第n输出控制时钟脉冲，接着顺序地输出第一到第n输出控制时钟脉冲。结果，第一到第n输出控制时钟脉冲被按照循环模式顺序地输出。该n个输出控制时钟脉冲的高区间可以具有相同的时间长度或者不同的时间长度。另外，在相邻周期输出的输出控制时钟脉冲的高区间可以彼此交叠达预定时间或者可以不彼此交叠。
移位寄存器SR从第一时钟发生器CG1接收该n个输出时钟脉冲，以及从第二时钟发生器CG2接收该n个输出控制时钟脉冲以顺序地输出h个扫描脉冲（h为等于或者大于2的自然数）。
从第一时钟发生器CG1输出的输出时钟脉冲和从第二时钟发生器CG2输出的输出控制时钟脉冲具有以下形式。
图4是根据本发明的第一实施方式的输出时钟脉冲和输出控制时钟脉冲的时序图。
如图4所示，输出时钟脉冲包括具有不同相位的四种输出时钟脉冲CLK1到CLK4，并且输出控制时钟脉冲包括具有不同相位的四种输出控制时钟脉冲i-CLK1到i-CLK4。也就是，图4示出当n=4时的输出时钟脉冲和输出控制时钟脉冲的波形。
如图4所示，第一到第四输出时钟脉冲CLK1到CLK4的高区间彼此交叠达1/3s。也就是，第一到第四输出时钟脉冲CLK1到CLK4均包括周期性地产生的多个脉动（impulse）。各个输出时钟脉冲的相应的脉动的高区间彼此交叠1/3s。具体地，如图4所示，第一到第四输出时钟脉冲的高区间均具有对应于三个周期的时间长度。另外，第一到第四输出时钟脉冲的脉动以对应于五个周期的时间间隔排列。另外，相邻的输出时钟脉冲的上升沿以对应于二个周期的时间间隔排列。按照循环方式输出具有这种特征的第一到第四输出时钟脉冲。
第一到第四输出控制时钟脉冲i-CLK1到i-CLK4均包括周期性或者非周期性地产生的多个脉动。第一到第四输出控制时钟脉冲i-CLK1到i-CLK4的高区间可以彼此交叠或者可以不彼此交叠。在图4中，第一到第四输出控制时钟脉冲i-CLK1到i-CLK4的高区间不彼此交叠。具体地，如图4所示，第一到第四输出控制时钟脉冲的高区间均具有对应于二个周期的时间长度。另外，第一到第四输出控制时钟脉冲的脉动以对应于六个周期的时间间隔排列。另外，相邻的输出控制时钟脉冲的上升沿以对应于二个周期的时间间隔排列。按照循环方式输出具有这种特征的第一到第四输出控制时钟脉冲i-CLK1到i-CLK4。
如图4所示，第k输出时钟脉冲的上升沿位于第k输出控制时钟脉冲的高区间中。例如，第一输出时钟脉冲CLK1的上升沿位于第一输出控制时钟脉冲i-CLK1的高区间中。第二输出时钟脉冲CLK21的上升沿位于第二输出控制时钟脉冲i-CLK2的高区间中。第三输出时钟脉冲CLK3的上升沿位于第三输出控制时钟脉冲i-CLK3的高区间中。第四输出时钟脉冲CLK4的上升沿位于第四输出控制时钟脉冲i-CLK4的高区间中。
另外，第k输出控制时钟脉冲在第k输出时钟脉冲之前上升。例如，第一输出控制时钟脉冲i-CLK1在第一输出时钟脉冲CLK1之前上升。第二输出控制时钟脉冲i-CLK2在第二输出时钟脉冲CLK2之前上升。第三输出控制时钟脉冲i-CLK3在第三输出时钟脉冲CLK3之前上升。第四输出控制时钟脉冲i-CLK4在第四输出时钟脉冲CLK4之前上升。
另外，第k输出控制时钟脉冲在第(k-a)输出时钟脉冲之前下降（a为小于k的自然数；如果k-a的结果值等于或者小于零，则用该结果值的绝对值除以n获得的余值代替该结果值）。当a=1时，第一输出控制时钟脉冲i-CLK1在第四输出时钟脉冲CLK4之前下降，第二输出控制时钟脉冲i-CLK2在第一输出时钟脉冲CLK1之前上升，第三输出控制时钟脉冲i-CLK3在第二输出时钟脉冲CLK2之前上升，并且第四输出控制时钟脉冲i-CLK4在第三输出时钟脉冲CLK3之前上升。
另外，至少一个输出控制时钟脉冲的高区间不与第k输出时钟脉冲的高区间交叠。例如，第一输出时钟脉冲CLK1的高区间与第一到第三输出控制时钟脉冲i-CLK1到i-CLK3的高区间交叠，但是不与第四输出控制时钟脉冲i-CLK4的高区间交叠。类似地，第二输出时钟脉冲CLK2的高区间与第二到第四输出控制时钟脉冲i-CLK2到i-CLK4的高区间交叠，但是不与第一输出控制时钟脉冲i-CLK1的高区间交叠。类似地，第三输出时钟脉冲CLK3的高区间与第三、第四和第一输出控制时钟脉冲i-CLK3、i-CLK4和i-CLK1的高区间交叠，但是不与第二输出控制时钟脉冲i-CLK2的高区间交叠。类似地，第四输出时钟脉冲CLK4的高区间与第四、第一和第二输出控制时钟脉冲i-CLK4、i-CLK1和i-CLK2的高区间交叠，但是不与第三输出控制时钟脉冲i-CLK3的高区间交叠。
第(k+b)输出时钟脉冲在不与第k输出时钟脉冲的高区间交叠的至少一个输出控制时钟脉冲的高区间下降（b为自然数；如果k+b的结果值大于n，则用该结果值除以n获得的余值代替该结果值）。当b=1时，第二输出时钟脉冲CLK2在不与第一输出时钟脉冲CLK1交叠的第四输出控制时钟脉冲i-CLK4的高区间期间下降，第三输出时钟脉冲CLK3在不与第二输出时钟脉冲CLK2交叠的第一输出控制时钟脉冲i-CLK1的高区间期间下降，第四输出时钟脉冲CLK4在不与第三输出时钟脉冲CLK3交叠的第二输出控制时钟脉冲i-CLK2的高区间期间下降，并且第一输出时钟脉冲CLK1在不与第四输出时钟脉冲CLK4交叠的第三输出控制时钟脉冲i-CLK3的高区间期间下降。
当将在第k输出时钟脉冲之前上升并且在第(k-a)输出时钟脉冲之前下降的输出控制时钟脉冲定义为正iso时钟脉冲时，可以将具有不与第k输出时钟脉冲的高区间交叠的高区间的输出控制时钟脉冲定义为对应于该正iso时钟脉冲的负iso时钟脉冲。当a=1时，如图4所示，第一输出控制时钟脉冲i-CLK1是第一输出时钟脉冲CLK1的正iso时钟脉冲，并且第四输出控制时钟脉冲i-CLK4是第一输出时钟脉冲CLK1的负iso时钟脉冲。类似地，第二输出控制时钟脉冲i-CLK2是第二输出时钟脉冲CLK2的正iso时钟脉冲，并且第一输出控制时钟脉冲i-CLK1是第二输出时钟脉冲CLK2的负iso时钟脉冲。类似地，第三输出控制时钟脉冲i-CLK3是第三输出时钟脉冲CLK3的正iso时钟脉冲，并且第二输出控制时钟脉冲i-CLK2是第三输出时钟脉冲CLK3的负iso时钟脉冲。类似地，第四输出控制时钟脉冲i-CLK4是第四输出时钟脉冲CLK4的正iso时钟脉冲，并且第三输出控制时钟脉冲i-CLK3是第四输出时钟脉冲CLK4的负iso时钟脉冲。
具体地，在这些负iso时钟脉冲当中，满足“第(k+b)（例如，第(k+1)）输出时钟脉冲在不与第k输出时钟脉冲的高区间交叠的至少一个输出控制时钟脉冲的高区间下降”条件的负iso时钟脉冲可以被定义为完全负iso时钟脉冲。例如，由于第一到第四输出控制时钟脉冲i-CLK1到i-CLK4满足上述条件，所以第四输出控制时钟脉冲i-CLK4是第一输出时钟脉冲CLK1的完全负iso时钟脉冲，第一输出控制时钟脉冲i-CLK1是第二输出时钟脉冲CLK2的完全负iso时钟脉冲，第二输出控制时钟脉冲i-CLK2是第三输出时钟脉冲CLK3的完全负iso时钟脉冲，并且第三输出控制时钟脉冲i-CLK3是第四输出时钟脉冲CLK4的完全负iso时钟脉冲。也就是说，如图4所示，第一到第四输出控制时钟脉冲i-CLK1到i-CLK4满足针对负iso时钟脉冲和完全负iso时钟脉冲的条件。
并且，对应的正和负iso时钟脉冲可以彼此交叠或者可以不彼此交叠。例如，分别为第一输出时钟脉冲CLK1的正和负iso时钟脉冲的第一输出控制时钟脉冲i-CLK1和第四输出控制时钟脉冲i-CLK4可以彼此交叠或者可以不彼此交叠。
图5是根据本发明的第二实施方式的输出控制时钟脉冲和输出时钟脉冲的时序图。
如图5所示，输出时钟脉冲包括具有不同相位的八种输出时钟脉冲CLK1到CLK8，并且输出控制时钟脉冲包括具有不同相位的八种输出控制时钟脉冲i-CLK1到i-CLK8。也就是，图5示出当n=8时的输出时钟脉冲和输出控制时钟脉冲的波形。
如图5所示，第一到第八输出时钟脉冲CLK1到CLK8的高周期彼此交叠3/5s。也就是，第一到第八四输出时钟脉冲CLK1到CLK3均包括周期性地产生的多个脉动。各个输出时钟脉冲的相应的脉动的高区间彼此交叠3/5s。具体地，如图5所示，第一到第八输出时钟脉冲CLK1到CLK8的高区间均具有对应于2.7个周期的时间长度。另外，第一到第八输出时钟脉冲CLK1到CLK8的脉动以对应于5.3个周期的时间间隔排列。另外，相邻的输出时钟脉冲的上升沿以对应于一个周期的时间间隔排列。按照循环方式输出具有这种特征的第一到第八输出时钟脉冲CLK1到CLK8。
第一到第八输出控制时钟脉冲i-CLK1到i-CLK8均包括周期性或者非周期性地产生的多个脉动。第一到第八输出控制时钟脉冲i-CLK1到i-CLK8的高区间可以彼此交叠或者可以不彼此交叠。在图5中，第一到第八输出控制时钟脉冲i-CLK1到i-CLK8的高周期不彼此交叠。具体地，如图5所示，第一到第八输出控制时钟脉冲i-CLK1到i-CLK8的高区间均具有对应于二个周期的时间长度。另外，第一到第八输出控制时钟脉冲i-CLK1到i-CLK8的脉动以对应于六个周期的时间间隔排列。另外，相邻的输出控制时钟脉冲的上升沿以对应于二个周期的时间间隔排列。按照循环方式输出具有这种特征的第一到第八输出控制时钟脉冲i-CLK1到i-CLK8。
如图5所示，第k输出时钟脉冲的上升沿位于第k输出控制时钟脉冲的高区间中。例如，第一输出时钟脉冲CLK1的上升沿位于第一输出控制时钟脉冲i-CLK1的高区间中。第二输出时钟脉冲CLK2的上升沿位于第二输出控制时钟脉冲i-CLK2的高区间中。第三输出时钟脉冲CLK3的上升沿位于第三输出控制时钟脉冲i-CLK3的高区间中。第四输出时钟脉冲CLK4的上升沿位于第四输出控制时钟脉冲i-CLK4的高区间中。
另外，第k输出控制时钟脉冲在第k输出时钟脉冲之前上升。例如，第一输出控制时钟脉冲i-CLK1在第一输出时钟脉冲CLK1之前上升。第二输出控制时钟脉冲i-CLK2在第二输出时钟脉冲CLK2之前上升。第三输出控制时钟脉冲i-CLK3在第三输出时钟脉冲CLK3之前上升。第四输出控制时钟脉冲i-CLK4在第四输出时钟脉冲CLK4之前上升。
另外，第k输出控制时钟脉冲在第(k-a)输出时钟脉冲之前下降（a为小于k的自然数）。当a=1时，第一输出控制时钟脉冲i-CLK1在第四输出时钟脉冲CLK4之前下降，第二输出控制时钟脉冲i-CLK2在第一输出时钟脉冲CLK1之前下降，第三输出控制时钟脉冲i-CLK3在第二输出时钟脉冲CLK2之前下降，并且第四输出控制时钟脉冲i-CLK4在第三输出时钟脉冲CLK3之前下降。
另外，至少一个输出控制时钟脉冲的高区间不与第k输出时钟脉冲的高区间交叠。例如，第一输出时钟脉冲CLK1的高区间与第一到第三输出控制时钟脉冲i-CLK1到i-CLK3的高区间交叠，但是不与第四输出控制时钟脉冲i-CLK4的高区间交叠。类似地，第二输出时钟脉冲CLK2的高区间与第二到第四输出控制时钟脉冲i-CLK2到i-CLK4的高区间交叠，但是不与第一输出控制时钟脉冲i-CLK1的高区间交叠。类似地，第三输出时钟脉冲CLK3的高区间与第三、第四和第一输出控制时钟脉冲i-CLK3、i-CLK4和i-CLK1的高区间交叠，但是不与第二输出控制时钟脉冲i-CLK2的高区间交叠。类似地，第四输出时钟脉冲CLK4的高区间与第四、第一和第二输出控制时钟脉冲i-CLK4、i-CLK1和i-CLK2的高区间交叠，但是不与第三输出控制时钟脉冲i-CLK3的高区间交叠。
第(k+b)输出时钟脉冲在不与第k输出时钟脉冲的高区间交叠的至少一个输出控制时钟脉冲的高区间下降。当b=1时，第二输出时钟脉冲CLK2在不与第一输出时钟脉冲CLK1交叠的第四输出控制时钟脉冲i-CLK4的高区间下降，第三输出时钟脉冲CLK3在不与第二输出时钟脉冲CLK2交叠的第一输出控制时钟脉冲i-CLK1的高区间下降，第四输出时钟脉冲CLK4在不与第三输出时钟脉冲CLK3交叠的第二输出控制时钟脉冲i-CLK2的高区间下降，并且第一输出时钟脉冲CLK1在不与第四输出时钟脉冲CLK4交叠的第三输出控制时钟脉冲i-CLK3的高区间下降。
当将在第k输出时钟脉冲之前上升并且在第(k-a)输出时钟脉冲之前下降的输出控制时钟脉冲定义为正iso时钟脉冲时，可以将具有不与第k输出时钟脉冲的高区间交叠的高区间的输出控制时钟脉冲定义为对应于该正iso时钟脉冲的负iso时钟脉冲。当a=2时，如图5所示，第一输出控制时钟脉冲i-CLK1是第一输出时钟脉冲CLK1的正iso时钟脉冲，并且第六到第八输出控制时钟脉冲i-CLK6到i-CLK8是第一输出时钟脉冲CLK1的负iso时钟脉冲。类似地，第二输出控制时钟脉冲i-CLK2是第二输出时钟脉冲CLK2的正iso时钟脉冲，并且第七、第八和第一输出控制时钟脉冲i-CLK7、i-CLK8和i-CLK1是第二输出时钟脉冲CLK2的负iso时钟脉冲。类似地，第三输出控制时钟脉冲i-CLK3是第三输出时钟脉冲CLK3的正iso时钟脉冲，并且第八、第一和第二输出控制时钟脉冲i-CLK8、i-CLK1和i-CLK2是第三输出时钟脉冲CLK3的负iso时钟脉冲。类似地，第四输出控制时钟脉冲i-CLK4是第四输出时钟脉冲CLK4的正iso时钟脉冲，并且第一、第二和第三输出控制时钟脉冲i-CLK1、i-CLK2和i-CLK3是第四输出时钟脉冲CLK4的负iso时钟脉冲。类似地，第五输出控制时钟脉冲i-CLK5是第五输出时钟脉冲CLK5的正iso时钟脉冲，并且第二、第三和第四输出控制时钟脉冲i-CLK2、i-CLK3和i-CLK4是第五输出时钟脉冲CLK5的负iso时钟脉冲。类似地，第六输出控制时钟脉冲i-CLK6是第六输出时钟脉冲CLK6的正iso时钟脉冲，并且第三、第四和第五输出控制时钟脉冲i-CLK3、i-CLK4和i-CLK5是第六输出时钟脉冲CLK6的负iso时钟脉冲。类似地，第七输出控制时钟脉冲i-CLK7是第七输出时钟脉冲CLK7的正iso时钟脉冲，并且第四、第五和第六输出控制时钟脉冲i-CLK4、i-CLK5和i-CLK6是第七输出时钟脉冲CLK7的负iso时钟脉冲。类似地，第八输出控制时钟脉冲i-CLK8是第八输出时钟脉冲CLK8的正iso时钟脉冲，并且第五、第六和第七输出控制时钟脉冲i-CLK5、i-CLK6和i-CLK7是第八输出时钟脉冲CLK8的负iso时钟脉冲。
具体地，在这些负iso时钟脉冲当中，满足“第(k+2)输出时钟脉冲在不与第k输出时钟脉冲的高区间交叠的至少一个输出控制时钟脉冲的高区间下降”条件的负iso时钟脉冲可以被定义为完全负iso时钟脉冲。
例如，第六、第七和第八输出控制时钟脉冲i-CLK6到i-CLK8是第一输出时钟脉冲CLK1的负iso时钟脉冲，并且第六和第七输出控制时钟脉冲i-CLK6和i-CLK7进一步满足上述条件。因此，第六和第七输出控制时钟脉冲i-CLK6和i-CLK7是第一输出时钟脉冲CLK1的完全负iso时钟脉冲。类似地，第七、第八和第一输出控制时钟脉冲i-CLK7、i-CLK8和i-CLK1是第二输出时钟脉冲CLK2的负iso时钟脉冲，并且第七和第八输出控制时钟脉冲i-CLK7和i-CLK8进一步满足上述条件。因此，第七和第八输出控制时钟脉冲i-CLK7和i-CLK8是第二输出时钟脉冲CLK2的完全负iso时钟脉冲。类似地，第八、第一和第二输出控制时钟脉冲i-CLK8、i-CLK1和i-CLK2是第三输出时钟脉冲CLK3的负iso时钟脉冲，并且第一和第八输出控制时钟脉冲i-CLK1和i-CLK8进一步满足上述条件。因此，第一和第八输出控制时钟脉冲i-CLK1和i-CLK8是第三输出时钟脉冲CLK3的完全负iso时钟脉冲。类似地，第一、第二和第三输出控制时钟脉冲i-CLK1、i-CLK2和i-CLK3是第四输出时钟脉冲CLK4的负iso时钟脉冲，并且第一和第二输出控制时钟脉冲i-CLK1和i-CLK2进一步满足上述条件。因此，第一和第二输出控制时钟脉冲i-CLK1和i-CLK2是第四输出时钟脉冲CLK4的完全负iso时钟脉冲。类似地，第二、第三和第四输出控制时钟脉冲i-CLK2、i-CLK3和i-CLK4是第五输出时钟脉冲CLK5的负iso时钟脉冲，并且第二和第三输出控制时钟脉冲i-CLK2和i-CLK3进一步满足上述条件。因此，第二和第三输出控制时钟脉冲i-CLK2和i-CLK3是第五输出时钟脉冲CLK5的完全负iso时钟脉冲。类似地，第三、第四和第五输出控制时钟脉冲i-CLK3、i-CLK4和i-CLK5是第六输出时钟脉冲CLK6的负iso时钟脉冲，并且第三和第四输出控制时钟脉冲i-CLK3和i-CLK4进一步满足上述条件。因此，第三和第四输出控制时钟脉冲i-CLK3和i-CLK4是第六输出时钟脉冲CLK6的完全负iso时钟脉冲。类似地，第四、第五和第六输出控制时钟脉冲i-CLK4、i-CLK5和i-CLK6是第七输出时钟脉冲CLK7的负iso时钟脉冲，并且第四和第五输出控制时钟脉冲i-CLK4和i-CLK5进一步满足上述条件。因此，第四和第五输出控制时钟脉冲i-CLK4和i-CLK5是第七输出时钟脉冲CLK7的完全负iso时钟脉冲。类似地，第五、第六和第七输出控制时钟脉冲i-CLK5、i-CLK6和i-CLK7是第八输出时钟脉冲CLK8的负iso时钟脉冲，并且第五和第六输出控制时钟脉冲i-CLK5和i-CLK6进一步满足上述条件。因此，第五和第六输出控制时钟脉冲i-CLK5和i-CLK6是第八输出时钟脉冲CLK8的完全负iso时钟脉冲。
图4示出当b是1时四相位输出时钟脉冲和输出控制时钟脉冲，以及图5示出当b是2时的八相位输出时钟脉冲和输出控制时钟脉冲。
图4或者图5所示的输出控制时钟脉冲和输出时钟脉冲可应用于图1的移位寄存器。
图6是详细示出图1的移位寄存器SR的结构的图。
如图6所示，移位寄存器SR包括h级ST1到STh。级ST1到STh均通过其输出端子OT针对一个帧周期输出一个扫描脉冲SP1到SPh。
级ST1到STh中的每一个使用该扫描脉冲来驱动与其连接的选通线。另外，级ST1到STh中的每一个控制其下游的级的操作。另外，基于移位寄存器的构造，级ST1到STh均可以控制其下游的级的操作以及其上游的级的操作。在第h级STh下游进一步设置虚设级，其向第h级STh提供扫描脉冲。可以基于移位寄存器的构造设置多个虚设级。
级ST1到STh顺序地按照从第一级ST1到第h级STh的顺序输出扫描脉冲。也就是说，第一级ST1输出第一扫描脉冲SP1，第二级ST2接着输出第二扫描脉冲SP2，第三级ST3接着输出第三扫描脉冲SP3...以及第h级STh最后输出第h扫描脉冲SPh。
从除了虚设级以外的级ST1到STh输出的扫描脉冲被顺序地提供到液晶面板（未示出）的选通线，以顺序地扫描这些选通线。另外，从每个级输出的扫描脉冲仅仅被提供到上游级，被提供到上游级和下游级，或者仅仅被提供到下游级。
移位寄存器SR可以内置在液晶面板中。也就是说，液晶面板具有用于显示图像的显示区，和围绕显示区的非显示区，并且移位寄存器SR内置在非显示区中。
按照此方式配置的移位寄存器SR的级ST1到STh被提供上述输出控制时钟脉冲和输出时钟脉冲。在图6中，将图4所示的第一到第四输出控制时钟脉冲i-CLK1到i-CLK4和第一到第四输出时钟脉冲CLK1到CLK4提供到这些级。
在图6中，第p级被提供来自第（p-1）级的扫描脉冲和来自第（p+2）级的扫描脉冲。另选地，第p级可以被提供来自第（p-2）级的扫描脉冲和来自第（p+3）级的扫描脉冲。
另外，在图6中，第p级连接到上游级和下游级。另选地，第p级可以连接到上游级。
在下文，将更详细地描述每个级的构造。
图7到图13是示出根据本发明的第一到第七实施方式的级的构造的图。在每个附图中，i-CLKa和i-CLKb指示输出时钟脉冲的对应的正和完全负iso时钟脉冲。也就是说，i-CLKa指示CLKc的正iso时钟脉冲，并且i-CLKb指示CLKc的完全负iso时钟脉冲。
假定将图4所示的第一到第四输出控制时钟脉冲i-CLK1到i-CLK4和第一到第四输出时钟脉冲CLK1到CLK4提供到图7到图12所示的级，下面将给出描述。
将参照图7描述根据第一实施方式的级的构造。
如图7所示，第p级包括第一开关器件Tr1、第二开关器件Tr2和上拉开关器件Pu。
第p级中包括的第一开关器件Tr1根据n个输出控制时钟脉冲中的一个（正iso时钟脉冲i-CLKa）导通或者截止，并且当导通时将第（p-1）级的输出端子OT和置位节点Q相互连接。如果第p级是被提供了启动脉冲的第一级，则第一开关器件Tr1被连接到第一启动传送线而不是连接到第（p-1）级的输出端子OT。第一启动脉冲被提供到第一启动传送线。
第p级中包括的第二开关器件Tr2根据n个输出控制时钟脉冲中的一个（完全负iso时钟脉冲i-CLKb）导通或者截止，并且当导通时将置位节点Q和第（p+1）级的输出端子OT相互连接。如果第p级是被提供了启动脉冲的最后一级，则第二开关器件Tr2连接到第二启动传送线而不是连接到第（p-1）级的输出端子OT。第二启动脉冲被提供到第二启动传送线。
上拉开关器件根据施加到置位节点Q的电压导通或者截止，并且当导通时将第p级的输出时钟线和输出端子OT相互连接。
第k输出时钟脉冲被提供到上拉开关器件，第k输出控制时钟脉冲被提供到第一开关器件Tr1，提供到第二开关器件Tr2的输出控制时钟脉冲的高区间不与第k输出时钟脉冲的高区间交叠，并且第(k+b)输出时钟脉冲在提供到第二开关器件Tr2的输出控制时钟脉冲的高区间期间下降。
输出时钟脉冲CLKc被提供到连接到上拉开关器件的输出时钟线。如果第p级是第一级ST1并且CLKc是第一输出时钟脉冲CLK1，则i-CLKa和i-CLKb可以分别是第一输出控制时钟脉冲i-CLK1和第四输出控制时钟脉冲i-CLK4。
提供到第一开关器件Tr1的输出控制时钟脉冲的高区间可以与提供到第二开关器件Tr2的输出控制时钟脉冲的高区间交叠或者可以不交叠。
提供到图7的级的第一到第四输出时钟脉冲CLK1到CLK4中的每一个在其低区间的电压可以被设定为等于或者高于第一到第四输出控制时钟脉冲i-CLK1到i-CLK4中的每一个在其低区间的电压。
设置在图7的第p级中的第一开关器件Tr1可以连接到第(p-2)级的输出端子OT而不是连接到第(p-1)级的输出端子OT。另外，设置在图7的第p级的第二开关器件Tr2可以连接到第(p+2)级的输出端子OT而不是连接到第(p+1)级的输出端子OT。在此情况下，图5所示的八相位的输出时钟脉冲和输出控制时钟脉冲被提供到具有上述结构的级。如果第p级是第一级ST1并且CLKc是第一输出时钟脉冲CLK1，则i-CLKa可以是第一输出控制时钟脉冲i-CLK1，并且i-CLKb可以是第六输出控制时钟脉冲i-CLK6或者第七输出控制时钟脉冲i-CLK7。
将参照图8描述根据第二实施方式的级的构造。
如图8所示，第p级包括第一到第四开关器件Tr1到Tr4、上拉开关器件Pu和下拉开关器件Pd。
第p级中包括的第一开关器件Tr1根据n个输出控制时钟脉冲中的一个（正iso时钟脉冲i-CLKa）导通或者截止，并且当导通时将第（p-1）级的输出端子OT和置位节点Q相互连接。如果第p级是被提供了启动脉冲的第一级，则第一开关器件Tr1被连接到第一启动传送线而不是连接到第（p-1）级的输出端子OT。第一启动脉冲被提供到第一启动传送线。
第p级中包括的第二开关器件Tr2根据n个输出控制时钟脉冲中的一个（完全负iso时钟脉冲i-CLKb）导通或者截止，并且当导通时将置位节点Q和第（p+1）级的输出端子OT相互连接。如果第p级是被提供了启动脉冲的最后一级，则第二开关器件Tr2连接到第二启动传送线而不是连接到第（p-1）级的输出端子OT。第二启动脉冲被提供到第二启动传送线。
第p级中包括的第三开关器件Tr3根据来自输出时钟线的输出时钟脉冲导通或者截止，并且当导通时将传送充电电压VDD的充电电压线和复位节点QB相互连接。另一方面，第三开关器件Tr3可以连接到充电电压线而不是连接到输出时钟线。
第p级中包括的第四开关器件Tr4根据施加到置位节点Q的电压导通或者截止，并且当导通时将复位节点QB和传送第二放电电压VSS2的第二放电电压线相互连接。
第p级中包括的上拉开关器件Pu根据施加到置位节点Q的电压导通或者截止，并且当导通时将第p级的输出时钟线和输出端子OT相互连接。
第p级中包括的下拉开关器件Pd根据施加到复位节点QB的电压导通或者截止，并且当导通时将第p级的输出端子OT和传送第一放电电压VSS1的第一放电电压线相互连接。
第k输出时钟脉冲被提供到上拉开关器件Pu，第k输出控制时钟脉冲被提供到第一开关器件Tr1，提供到第二开关器件Tr2的输出控制时钟脉冲的高区间不与第k输出时钟脉冲的高区间交叠，并且第(k+b)输出时钟脉冲在提供到第二开关器件Tr2的输出控制时钟脉冲的高区间期间下降。
上拉开关器件Pu和第三开关器件Tr3被提供相同的输出时钟脉冲。输出控制时钟脉冲i-CLK1到i-CLK4中的每一个在其低区间的电压低于或者等于第一放电电压。
第一放电电压等于或者不同于第二放电电压。在此情况下，第一放电电压低于或者高于第二放电电压。
输出时钟脉冲CLKc被提供到连接到上拉开关器件Pu的输出时钟线。如果第p级是第一级ST1，图4所示的输出时钟脉冲和输出控制时钟脉冲被提供到第一级ST1，并且CLKc是第一输出时钟脉冲CLK1，则i-CLKa和i-CLKb可以分别是第一输出控制时钟脉冲i-CLK1和第四输出控制时钟脉冲i-CLK4。
提供到第一开关器件Tr1的输出控制时钟脉冲的高区间可以与提供到第二开关器件Tr2的输出控制时钟脉冲的高区间交叠或者可以不交叠。
提供到图8的级的第一到第四输出时钟脉冲CLK1到CLK4中的每一个在其低区间的电压可以被设定为等于或者高于第一到第四输出控制时钟脉冲i-CLK1到i-CLK4在其低区间的电压。
设置在图8的第p级中的第一开关器件Tr1可以连接到第(p-2)级的输出端子OT而不是连接到第(p-1)级的输出端子OT。另外，设置在图8的第p级的第二开关器件Tr2可以连接到第(p+2)级的输出端子OT而不是连接到第(p+1)级的输出端子OT。在此情况下，图5所示的八相位的输出时钟脉冲和输出控制时钟脉冲被提供到具有上述结构的级。如果第p级是第一级ST1并且CLKc是第一输出时钟脉冲CLK1，则i-CLKa可以是第一输出控制时钟脉冲i-CLK1，并且i-CLKb可以是第六输出控制时钟脉冲i-CLK6或者第七输出控制时钟脉冲i-CLK7。
将参照图9描述根据第三实施方式的级的构造。
如图9所示，第p级包括第一到第六开关器件Tr1到Tr6、上拉开关器件Pu和下拉开关器件Pd。
第p级中包括的第一开关器件Tr1根据n个输出控制时钟脉冲中的一个（正iso时钟脉冲i-CLKa）导通或者截止，并且当导通时将第（p-1）级的输出端子OT和置位节点Q相互连接。
第p级中包括的第二开关器件Tr2根据n个输出控制时钟脉冲中的一个（完全负iso时钟脉冲i-CLKb）导通或者截止，并且当导通时将置位节点Q和第（p+1）级的输出端子OT相互连接。
第p级中包括的第三开关器件Tr3根据来自输出时钟线的输出时钟脉冲导通或者截止，并且当导通时将传送充电电压VDD的充电电压线和公共节点CN相互连接。第三开关器件Tr3可以连接到充电电压线而不是连接到输出时钟线。
第p级中包括的第四开关器件Tr4根据施加到置位节点Q的电压导通或者截止，并且当导通时将公共节点CN和传送第二放电电压VSS2的第二放电电压线相互连接。
第p级中包括的第五开关器件Tr5根据施加到公共节点的电压导通或者截止，并且当导通时将充电电压线和复位节点QB相互连接。
第p级中包括的第六开关器件Tr6根据施加到置位节点Q的电压导通或者截止，并且当导通时将复位节点QB和第二放电电压线相互连接。
第p级中包括的上拉开关器件Pu根据施加到置位节点Q的电压导通或者截止，并且当导通时将第p级的输出时钟线和输出端子OT相互连接。
第p级中包括的下拉开关器件Pd根据施加到复位节点QB的电压导通或者截止，并且当导通时将第p级的输出端子OT和传送第一放电电压VSS1的第一放电电压线相互连接。
第k输出时钟脉冲被提供到上拉开关器件Pu，第k输出控制时钟脉冲被提供到第一开关器件Tr1，提供到第二开关器件Tr2的输出控制时钟脉冲的高区间不与第k输出时钟脉冲的高区间交叠，并且第(k+b)输出时钟脉冲在提供到第二开关器件Tr2的输出控制时钟脉冲的高区间期间下降。
输出时钟脉冲CLKc被提供到连接到上拉开关器件Pu的输出时钟线。如果第p级是第一级ST1，图4所示的输出时钟脉冲和输出控制时钟脉冲被提供到第一级ST1，并且CLKc是第一输出时钟脉冲CLK1，则i-CLKa和i-CLKb可以分别是第一输出控制时钟脉冲i-CLK1和第四输出控制时钟脉冲i-CLK4。
第三实施方式的第一和第二放电电压VSS1和VSS2可以具有与第二实施方式相同的属性。
设置在图9的第p级中的第一开关器件Tr1可以连接到第(p-2)级的输出端子OT而不是连接到第(p-1)级的输出端子OT。另外，设置在图9的第p级的第二开关器件Tr2可以连接到第(p+2)级的输出端子OT而不是连接到第(p+1)级的输出端子OT。在此情况下，图5所示的八相位的输出时钟脉冲和输出控制时钟脉冲被提供到具有上述结构的级。如果第p级是第一级ST1并且CLKc是第一输出时钟脉冲CLK1，则i-CLKa可以是第一输出控制时钟脉冲i-CLK1，并且i-CLKb可以是第六输出控制时钟脉冲i-CLK6或者第七输出控制时钟脉冲i-CLK7。
将参照图10描述根据第四实施方式的级的构造。
如图10所示，第p级包括第一到第四开关器件Tr1到Tr4和上拉开关器件Pu。
第p级中包括的第一开关器件Tr1根据n个输出控制时钟脉冲中的一个（正iso时钟脉冲i-CLKa）导通或者截止，并且当导通时将第（p-1）级的输出端子OT和置位节点Q相互连接。如果第p级是被提供了启动脉冲的第一级，则第一开关器件Tr1被连接到第一启动传送线而不是连接到第（p-1）级的输出端子OT。第一启动脉冲被提供到第一启动传送线。
第p级中包括的第二开关器件Tr2根据n个输出控制时钟脉冲中的一个（完全负iso时钟脉冲i-CLKb）导通或者截止，并且当导通时将置位节点Q和第（p+1）级的输出端子OT相互连接。如果第p级是被提供了启动脉冲的最后一级，则第二开关器件Tr2连接到第二启动传送线而不是连接到第（p-1）级的输出端子OT。第二启动脉冲被提供到第二启动传送线。
第p级中包括的第三开关器件Tr3根据来自输出控制时钟线的输出控制时钟脉冲（负iso时钟脉冲）或者来自输出时钟线的输出时钟脉冲导通或者截止，并且当导通时将第p级的输出端子OT和传送放电电压的放电电压线相互连接。另一方面，第p级中包括的第三开关器件Tr3可以根据来自输出控制时钟线的输出控制时钟脉冲（负iso时钟脉冲）或者来自输出时钟线的输出时钟脉冲导通或者截止，并且当导通时可以将第p级的输出端子OT和输出时钟线中的一个相互连接。也就是，负iso时钟脉冲或者输出时钟脉冲可以被提供到图10中由A指示的第三开关器件Tr3的栅极。并且，放电电压或者输出时钟脉冲可以被提供到图10中由B指示的第三开关器件Tr3的源极。提供到A或者B的输出时钟脉冲等于提供到第p级的上拉开关器件Pu的输出时钟脉冲。另外，提供到A的负iso时钟脉冲等于如上所述的四相位情况中的完全负iso时钟脉冲。
第p级中包括的第四开关器件Tr4根据来自第p级的输出端子OT的电压导通或者截止，并且当导通时将输出端子OT和输出时钟线相互连接。
第p级中包括的上拉开关器件Pu根据施加到置位节点Q的电压导通或者截止，并且当导通时将输出时钟线和第p级的输出端子OT相互连接。
第k输出时钟脉冲被提供到上拉开关器件Pu，第k输出控制时钟脉冲被提供到第一开关器件Tr1，提供到第二开关器件Tr2的输出控制时钟脉冲的高区间不与第k输出时钟脉冲的高区间交叠，第(k+b)输出时钟脉冲在提供到第二开关器件Tr2的输出控制时钟脉冲的高区间期间下降，并且提供到第三开关器件Tr3的输出控制时钟脉冲的高区间不与第k输出时钟脉冲的高区间交叠。
输出时钟脉冲CLKc被提供到连接到上拉开关器件Pu的输出时钟线。如果第p级是第一级ST1，图4所示的输出时钟脉冲和输出控制时钟脉冲被提供到第一级ST1，并且CLKc是第一输出时钟脉冲CLK1，则i-CLKa和i-CLKb可以分别是第一输出控制时钟脉冲i-CLK1和第四输出控制时钟脉冲i-CLK4。另外，第四输出控制时钟脉冲i-CLK4被提供到A。
提供到第一开关器件Tr1的输出控制时钟脉冲的高区间可以与提供到第二开关器件Tr2的输出控制时钟脉冲的高区间交叠或者可以不交叠。
提供到图10的级的第一到第四输出时钟脉冲CLK1到CLK4的每一个在其低区间的电压可以被设定为等于或者高于第一到第四输出控制时钟脉冲i-CLK1到i-CLK4在其低区间的电压。
设置在图10的第p级中的第一开关器件Tr1可以连接到第(p-2)级的输出端子OT而不是连接到第(p-1)级的输出端子OT。另外，设置在图10的第p级的第二开关器件Tr2可以连接到第(p+2)级的输出端子OT而不是连接到第(p+1)级的输出端子OT。在此情况下，图5所示的八相位的输出时钟脉冲和输出控制时钟脉冲被提供到具有上述结构的级。如果第p级是第一级ST1并且CLKc是第一输出时钟脉冲CLK1，则i-CLKa可以是第一输出控制时钟脉冲i-CLK1，并且i-CLKb可以是第六输出控制时钟脉冲i-CLK6或者第七输出控制时钟脉冲i-CLK7。并且，作为负iso时钟脉冲的第六、第七和第八输出控制时钟脉冲i-CLK6到i-CLK8中的一个可以施加到A。
将参照图11描述根据第五实施方式的级的构造。
如图11所示，第p级包括第一到第六开关器件Tr1到Tr6、上拉开关器件Pu和下拉开关器件Pd。
第p级中包括的第一开关器件Tr1根据n个输出控制时钟脉冲中的一个（正iso时钟脉冲i-CLKa）导通或者截止，并且当导通时将第（p-1）级的输出端子OT和置位节点Q相互连接。
第p级中包括的第二开关器件Tr2根据n个输出控制时钟脉冲中的一个（经修改的完全负iso时钟脉冲i-CLKc）导通或者截止，并且当导通时将置位节点Q和第（p+1）级的输出端子OT相互连接。经修改的完全负iso时钟脉冲被提供到第二开关器件Tr2的栅极。经修改的完全负iso时钟脉冲是上述完全负iso时钟脉冲当中的用作第(p+1)级的输出的输出时钟脉冲的高区间中包括的输出控制时钟脉冲。例如，当图4所示的时钟脉冲被使用时，第三输出控制时钟脉冲i-CLK3被提供到第一级ST1中包括的第二开关器件Tr2的栅极，第四输出控制时钟脉冲i-CLK4被提供到第二级ST2中包括的第二开关器件Tr2的栅极，第一输出控制时钟脉冲i-CLK1被提供到第三级ST3中包括的第二开关器件Tr2的栅极，并且第二输出控制时钟脉冲i-CLK2被提供到第四级ST4中包括的第二开关器件Tr2的栅极。此时，第一输出控制时钟脉冲i-CLK1和第一输出时钟脉冲CLK1被分别提供到第一级ST1的第一开关器件Tr1和上拉开关器件Pu，第二输出控制时钟脉冲i-CLK2和第二输出时钟脉冲CLK2被分别提供到第二级ST2的第一开关器件Tr1和上拉开关器件Pu，第三输出控制时钟脉冲i-CLK3和第三输出时钟脉冲CLK3被分别提供到第三级ST3的第一开关器件Tr1和上拉开关器件Pu，以及第四输出控制时钟脉冲i-CLK4和第四输出时钟脉冲CLK4被分别提供到第四级ST4的第一开关器件Tr1和上拉开关器件Pu。
第p级中包括的第三开关器件Tr3根据来自输出时钟线的输出时钟脉冲导通或者截止，并且当导通时将传送充电电压VDD的充电电压线和公共节点CN相互连接。
第p级中包括的第四开关器件Tr4根据施加到置位节点Q的电压导通或者截止，并且当导通时将公共节点CN和传送第二放电电压VSS2的第二放电电压线相互连接。
第p级中包括的第五开关器件Tr5根据施加到公共节点CN的电压导通或者截止，并且当导通时将充电电压线和复位节点QB相互连接。
第p级中包括的第六开关器件Tr6根据施加到置位节点Q的电压导通或者截止，并且当导通时将复位节点QB和第二放电电压线相互连接。
第p级中包括的上拉开关器件Pu根据施加到置位节点Q的电压导通或者截止，并且当导通时将第p级的输出时钟线和输出端子OT相互连接。
第p级中包括的下拉开关器件Pd根据施加到复位节点QB的电压导通或者截止，并且当导通时将第p级的输出端子OT和传送第一放电电压VSS1的第一放电电压线相互连接。
第k输出时钟脉冲被提供到上拉开关器件Pu，第k输出控制时钟脉冲被提供到第一开关器件Tr1，提供到第二开关器件Tr2的输出控制时钟脉冲的高区间不与第k输出时钟脉冲的高区间交叠，第(k+b)输出时钟脉冲在提供到第二开关器件Tr2的输出控制时钟脉冲的高区间期间下降，并且提供到第二开关器件Tr2的输出控制时钟脉冲的高区间可以被包括在用作第(p+r)级的输出的输出时钟脉冲的高区间中。当图4所示的时钟脉冲被使用时，r是1。
第一和第二放电电压VSS1和VSS2可以等于以上实施方式的每一个的第一和第二放电电压VSS1和VSS2。
将参照图12描述根据第六实施方式的级的构造。
如图12所示，第p级包括第一到第七开关器件Tr1到Tr7、上拉开关器件Pu和下拉开关器件Pd。
第p级中包括的第一开关器件Tr1根据n个输出控制时钟脉冲中的一个（正iso时钟脉冲i-CLKa）导通或者截止，并且当导通时将第（p-1）级的输出端子OT和置位节点Q相互连接。
第p级中包括的第二开关器件Tr2根据n个输出控制时钟脉冲中的一个（经修改的完全负iso时钟脉冲i-CLKc）导通或者截止，并且当导通时将置位节点Q和第（p+1）级的输出端子OT相互连接。经修改的完全负iso时钟脉冲被提供到第二开关器件Tr2的栅极。经修改的完全负iso时钟脉冲是上述完全负iso时钟脉冲当中的用作第(p+1)级的输出的输出时钟脉冲的高区间中包括的输出控制时钟脉冲。例如，当图4所示的时钟脉冲被使用时，第三输出控制时钟脉冲i-CLK3被提供到第一级ST1中包括的第二开关器件Tr2的栅极，第四输出控制时钟脉冲i-CLK4被提供到第二级ST2中包括的第二开关器件Tr2的栅极，第一输出控制时钟脉冲i-CLK1被提供到第三级ST3中包括的第二开关器件Tr2的栅极，并且第二输出控制时钟脉冲i-CLK2被提供到第四级ST4中包括的第二开关器件Tr2的栅极。此时，第一输出控制时钟脉冲i-CLK1和第一输出时钟脉冲CLK1被分别提供到第一级ST1的第一开关器件Tr1和上拉开关器件Pu，第二输出控制时钟脉冲i-CLK2和第二输出时钟脉冲CLK2被分别提供到第二级ST2的第一开关器件Tr1和上拉开关器件Pu，第三输出控制时钟脉冲i-CLK3和第三输出时钟脉冲CLK3被分别提供到第三级ST3的第一开关器件Tr1和上拉开关器件Pu，以及第四输出控制时钟脉冲i-CLK4和第四输出时钟脉冲CLK4被分别提供到第四级ST4的第一开关器件Tr1和上拉开关器件Pu。
第p级中包括的第三开关器件Tr3根据来自输出时钟线的输出时钟脉冲导通或者截止，并且当导通时将传送充电电压VDD的充电电压线和公共节点CN相互连接。
第p级中包括的第四开关器件Tr4根据施加到置位节点Q的电压导通或者截止，并且当导通时将公共节点和传送第二放电电压VSS2的第二放电电压线相互连接。
第p级中包括的第五开关器件Tr5根据施加到公共节点CN的电压导通或者截止，并且当导通时将充电电压线和复位节点QB相互连接。
第p级中包括的第六开关器件Tr6根据施加到置位节点Q的电压导通或者截止，并且当导通时将复位节点QB和第二放电电压线相互连接。
第p级中包括的第七开关器件Tr7根据n个输出控制时钟脉冲中的一个（负iso时钟脉冲i-CLKd）导通或者截止，并且当导通时将置位节点Q和传送第三放电电压VSS3的第三放电电压线相互连接。
第p级中包括的上拉开关器件Pu根据施加到置位节点Q的电压导通或者截止，并且当导通时将第p级的输出时钟线和输出端子OT相互连接。
第p级中包括的下拉开关器件Pd根据施加到复位节点QB的电压导通或者截止，并且当导通时将第p级的输出端子OT和传送第一放电电压VSS1的第一放电电压线相互连接。
第k输出时钟脉冲被提供到上拉开关器件Pu，第k输出控制时钟脉冲被提供到第一开关器件Tr1，提供到第二开关器件Tr2的输出控制时钟脉冲的高区间不与第k输出时钟脉冲的高区间交叠，第(k+b)输出时钟脉冲在提供到第二开关器件Tr2的输出控制时钟脉冲的高区间期间下降，并且提供到第二开关器件Tr2的输出控制时钟脉冲的高区间可以被包括在用作第(p+r)级的输出的输出时钟脉冲的高区间中。当图4所示的时钟脉冲被使用时，r是1。
第一放电电压VSS1等于或者不同于第二放电电压VSS2。在此情况下，第一放电电压VSS1低于或者高于第二放电电压VSS2。另选地，第一到第三放电电压VSS1到VSS3可以相同。作为另一替代，第一到第三放电电压VSS1到VSS3中的两个可以相同。
将参照图13描述根据第七实施方式的级的构造。
如图13所示，第p级包括第一到第三开关器件Tr1到Tr3、上拉开关器件Pu、下拉开关器件Pd以及电容器C。
第p级中包括的第一开关器件Tr1根据n个输出控制时钟脉冲中的一个（正iso时钟脉冲i-CLKa）导通或者截止，并且当导通时将第（p-q）级的输出端子和置位节点Q相互连接（q为小于p的自然数）。如果第p级是被提供了启动脉冲的第一级，则第一开关器件Tr1被连接到第一启动传送线而不是连接到第（p-1）级的输出端子OT。第一启动脉冲被提供到第一启动传送线。
第p级中包括的第二开关器件Tr2根据n个输出控制时钟脉冲中的一个（完全负iso时钟脉冲i-CLKb）导通或者截止，并且当导通时将置位节点Q和第（p+r）级的输出端子OT相互连接（r为自然数）。如果第p级是被提供了启动脉冲的最后一级，则第二开关器件Tr2连接到第二启动传送线而不是连接到第（p-1）级的输出端子OT。第二启动脉冲被提供到第二启动传送线。
第p级中包括的第三开关器件Tr3根据施加到置位节点Q的电压导通或者截止，并且当导通时将复位节点QB和传送第二放电电压VSS2的第二放电电压线相互连接。
第p级中包括的上拉开关器件Pu根据施加到置位节点Q的电压导通或者截止，并且当导通时将第p级的输出时钟线和输出端子OT相互连接。
第p级中包括的下拉开关器件Pd根据施加到复位节点QB的电压导通或者截止，并且当导通时将第p级的输出端子OT和传送第一放电电压VSS1的第一放电电压线相互连接。
第p级中包括的电容器C连接在输出时钟线和复位节点QB之间。
第k输出时钟脉冲被提供到上拉开关器件Pu，第k输出控制时钟脉冲被提供到第一开关器件Tr1，提供到第二开关器件Tr2的输出控制时钟脉冲的高区间不与第k输出时钟脉冲的高区间交叠，第(k+b)输出时钟脉冲在提供到第二开关器件Tr2的输出控制时钟脉冲的高区间期间下降，以及提供到电容器C的输出时钟脉冲等于提供到上拉开关器件Pu的输出时钟脉冲。
输出时钟脉冲CLKc被提供到连接到上拉开关器件Pu的输出时钟线。如果第p级是第一级ST1并且CLKc是第一输出时钟脉冲CLK1，则i-CLKa和i-CLKb可以分别是第一输出控制时钟脉冲i-CLK1和第四输出控制时钟脉冲i-CLK4。
提供到第一开关器件Tr1的输出控制时钟脉冲的高区间可以与提供到第二开关器件Tr2的输出控制时钟脉冲的高区间交叠或者可以不交叠。
图14是示出正向时钟脉冲和反向时钟脉冲的图。
在本发明中，n个输出时钟脉冲包括被正向输出的n个正向输出时钟脉冲，和被反向输出的n个反向输出时钟脉冲。
并且，n个输出时钟脉冲包括被正向输出的n个正向输出控制时钟脉冲，和被反向输出的n个反向输出控制时钟脉冲。
图14（A）是示出正向输出时钟脉冲和正向输出控制时钟脉冲的图。图14（A）与图4大致相同。图14（B）是示出反向输出时钟脉冲和反向输出控制时钟脉冲的图。反向输出时钟脉冲和反向输出控制时钟脉冲被反向输出以满足上述正iso时钟脉冲、负iso时钟脉冲和完全负iso时钟脉冲的条件。
启动脉冲包括第一启动脉冲Vst_F和第二启动脉冲Vst_R。在正向驱动模式中，其中级被从第一级到低h级顺序驱动，第一启动脉冲为高，并且第二启动脉冲为低。另一方面，在反向驱动模式中，其中级被从第h级到第一级顺序驱动，第一启动脉冲为低，并且第二启动脉冲为高。例如，当具有图7所示的电路的级被反向驱动时，完全负iso时钟脉冲被提供到第一开关器件Tr1的栅极，并且正iso时钟脉冲被提供到第二开关器件Tr2的栅极。
图15是示出提供给图11的结构的反向时钟脉冲的波形的图。第一输出控制时钟脉冲i-CLK1可以被提供到该级中包括的第二开关器件Tr2。可见第一输出控制时钟脉冲i-CLK1被包括在第四输出时钟脉冲CLK4的高区间中。
图16是示出提供给图12的结构的反向时钟脉冲的波形的图。第一输出控制时钟脉冲i-CLK1可以被提供到该级中包括的第二开关器件Tr2。可见第一输出控制时钟脉冲i-CLK1被包括在第四输出时钟脉冲CLK4的高区间中。
图17是示出包括两个移位寄存器的结构的图。
该移位寄存器可以包括第一移位寄存器SR1和第二移位寄存器SR2。第一移位寄存器SR1位于其中形成有选通线GL的显示区PN的左侧，并且第二移位寄存器SR2位于显示区PN的右侧。
第一移位寄存器SR1包括h个级中的奇数级ST1、ST3、ST5…，第二移位寄存器SR2包括该h个级中的偶数级ST2、ST4、ST6…。
图18是示出图17的第一和第二移位寄存器中包括的级的构造的图。
如图18所示，奇数级经由其输出端子OT分别连接到奇数选通线，偶数级经由其输出端子OT分别连接到偶数选通线。具体地，奇数级被提供n个输出时钟脉冲中的一些以及来自第一输出控制时钟线的n个输出控制时钟脉冲。例如，奇数级ST1、ST3、ST5…被提供第一到第四输出时钟脉冲CLK1到CLK4中的第一和第三输出时钟脉冲CLK1和CLK3，以及来自第一输出控制时钟线的第一到第四输出控制时钟脉冲i-CLK1到i-CLK4。另一方面，偶数级ST2、ST4、ST6…被提供第一到第四输出时钟脉冲CLK1到CLK4中的第二和第四输出时钟脉冲CLK2和CLK4，以及来自第一输出控制时钟线的第一到第四输出控制时钟脉冲i-CLK1到i-CLK4。图18的结构可以包括具有图11的电路的级。
图19是示出图17的第一和第二移位寄存器中包括的级的另一个构造的图。
如图19所示，奇数级经由其输出端子OT分别连接到奇数选通线，偶数级经由其输出端子OT分别连接到偶数选通线。具体地，奇数级被提供n个输出时钟脉冲中的一些以及n个输出控制时钟脉冲中的一些，并且偶数级被提供该n个输出时钟脉冲中的其余输出时钟脉冲以及该n个输出控制时钟脉冲中的其余输出控制时钟脉冲，例如，奇数级ST1、ST3、ST5…被提供第一到第四输出时钟脉冲CLK1到CLK4中的第一和第三输出时钟脉冲CLK1和CLK3，以及第一到第四输出控制时钟脉冲i-CLK1到i-CLK4中的第一和第三输出控制时钟脉冲i-CLK1和i-CLK3。另一方面，偶数级ST2、ST4、ST6…被提供第一到第四输出时钟脉冲CLK1到CLK4中的第二和第四输出时钟脉冲CLK2和CLK4，以及第一到第四输出控制时钟脉冲i-CLK1到i-CLK4中的第二和第四输出控制时钟脉冲i-CLK2和i-CLK4。
图19的结构可以包括具有图12的电路的级。
另外，在全部实施方式中，两个相同的放电电压可以通过分离的放电电压线提供或者通过单个放电电压线提供。
另外，图8的第二开关器件Tr2的栅极可以被提供经修改的完全负iso时钟脉冲i-CLKc而不是被提供完全负iso时钟脉冲i-CLKb。
从以上描述明显可见，根据本发明的选通驱动电路被配置为使得输出控制时钟脉冲的低电压低于输出时钟脉冲的低电压（对应于扫描脉冲的低电压）并且低于第一到第三放电电压。因此，在输出控制时钟脉冲维持在低电压的时间段能够最小化通过第一和第二开关器件的电流泄漏，因而使从移位寄存器的输出稳定。
对于本领域技术人员而言，很明显，可以在不脱离本发明的精神或范围的情况下对本发明做出各种修改和变化。因此，本发明旨在涵盖本发明的落入所附权利要求及其等同物范围内的这些修改和变化。
本申请要求2011年7月5日提交的韩国专利申请No.10-2011-0066477的优先权，其如同在此全面阐述一样通过引用结合于此。

Claims (20)

1.一种选通驱动电路，所述选通驱动电路包括：
第一时钟发生器，所述第一时钟发生器以循环方式顺序地输出具有不同相位的n个输出时钟脉冲，其中，n为等于或者大于2的自然数；
第二时钟发生器，所述第二时钟发生器以循环方式顺序地输出具有不同相位的n个输出控制时钟脉冲；以及
移位寄存器，所述移位寄存器从所述第一时钟发生器接收所述n个输出时钟脉冲，从所述第二时钟发生器接收所述n个输出控制时钟脉冲，并且顺序地输出多个扫描脉冲，其中，
在相邻的周期期间输出的第k到第(k+s)输出时钟脉冲的高区间彼此交叠达预定时间，其中，s是大于1的自然数，
第k输出控制时钟脉冲在第k输出时钟脉冲之前上升，
第k输出控制时钟脉冲在第(k-a)输出时钟脉冲之前下降，其中，a为小于k的自然数，
所述输出控制时钟脉冲中的至少一个的高区间不与第k输出时钟脉冲的高区间交叠，并且
第(k+b)输出时钟脉冲在所述输出控制时钟脉冲中的不与第k输出时钟脉冲的高区间交叠的至少一个输出控制时钟脉冲的高区间期间下降，其中，b为自然数。
2.根据权利要求1所述的选通驱动电路，其中，所述输出时钟脉冲中的每一个在其低区间的电压大于或者等于所述输出控制时钟脉冲中的每一个在其低区间的电压。
3.根据权利要求1所述的选通驱动电路，其中，
所述移位寄存器包括用于顺序地输出扫描脉冲的多个级，
每个级通过其输出端子输出扫描脉冲，
所述n个输出控制时钟脉冲通过n个输出控制时钟线传送，
所述n个输出时钟脉冲通过n个输出时钟线传送，
第p级包括：
第一开关器件，所述第一开关器件根据所述n个输出控制时钟脉冲中的一个导通或者截止，并且当导通时将第（p-q）级的输出端子或者传送第一启动脉冲的第一启动传送线和置位节点相互连接；
第二开关器件，所述第二开关器件根据所述n个输出控制时钟脉冲中的一个导通或者截止，并且当导通时将所述置位节点和第（p+r）级的输出端子或者传送第二启动脉冲的第二启动传送线相互连接；以及
上拉开关器件，所述上拉开关器件根据施加到所述置位节点的电压导通或者截止，并且当导通时将所述输出时钟线中的一个和第p级的输出端子相互连接，
第k输出时钟脉冲被提供到所述上拉开关器件，
第k输出控制时钟脉冲被提供到所述第一开关器件，
提供到第二开关器件的输出控制时钟脉冲的高区间不与第k输出时钟脉冲的高区间交叠，并且
第(k+b)输出时钟脉冲在提供到所述第二开关器件的输出控制时钟脉冲的高区间期间下降，
其中，p为自然数，q为小于p的自然数，r为自然数。
4.根据权利要求1所述的选通驱动电路，其中，
所述移位寄存器包括用于顺序地输出扫描脉冲的多个级，
每个级通过其输出端子输出扫描脉冲，
所述n个输出控制时钟脉冲通过n个输出控制时钟线传送，
所述n个输出时钟脉冲通过n个输出时钟线传送，
第p级包括：
第一开关器件，所述第一开关器件根据所述n个输出控制时钟脉冲中的一个导通或者截止，并且当导通时将第（p-q）级的输出端子或者传送第一启动脉冲的第一启动传送线和置位节点相互连接；
第二开关器件，所述第二开关器件根据所述n个输出控制时钟脉冲中的一个导通或者截止，并且当导通时将所述置位节点和第（p+r）级的输出端子相互连接；
第三开关器件，所述第三开关器件根据来自所述输出时钟线中的一个的输出时钟脉冲导通或者截止，并且当导通时将传送充电电压的充电电压线和复位节点相互连接；
第四开关器件，所述第四开关器件根据施加到所述置位节点的电压导通或者截止，并且当导通时将所述复位节点和传送第二放电电压的第二放电电压线相互连接；
上拉开关器件，所述上拉开关器件根据施加到所述置位节点的电压导通或者截止，并且当导通时将所述输出时钟线中的一个和第p级的输出端子相互连接；以及
下拉开关器件，所述下拉开关器件根据施加到所述复位节点的电压导通或者截止，并且当导通时将第p级的输出端子和传送第一放电电压的第一放电电压线相互连接，
第k输出时钟脉冲被提供到所述上拉开关器件，
第k输出控制时钟脉冲被提供到所述第一开关器件，
提供到所述第二开关器件的输出控制时钟脉冲的高区间不与第k输出时钟脉冲的高区间交叠，并且
第(k+b)输出时钟脉冲在提供到所述第二开关器件的输出控制时钟脉冲的高区间期间下降，
其中，p为自然数，q为小于p的自然数，r为自然数。
5.根据权利要求1所述的选通驱动电路，其中，
所述移位寄存器包括用于顺序地输出扫描脉冲的多个级，
每个级通过其输出端子输出扫描脉冲，
所述n个输出控制时钟脉冲通过n个输出控制时钟线传送，
所述n个输出时钟脉冲通过n个输出时钟线传送，
第p级包括：
第一开关器件，所述第一开关器件根据所述n个输出控制时钟脉冲中的一个导通或者截止，并且当导通时将第（p-q）级的输出端子或者传送第一启动脉冲的第一启动传送线和置位节点相互连接；
第二开关器件，所述第二开关器件根据所述n个输出控制时钟脉冲中的一个导通或者截止，并且当导通时将所述置位节点和第（p+r）级的输出端子相互连接；
第三开关器件，所述第三开关器件根据来自所述输出时钟线中的一个的输出时钟脉冲导通或者截止，并且当导通时将传送充电电压的充电电压线和公共节点相互连接；
第四开关器件，所述第四开关器件根据施加到所述置位节点的电压导通或者截止，并且当导通时将所述公共节点和传送第二放电电压的第二放电电压线相互连接；
第五开关器件，所述第五开关器件根据施加到所述公共节点的电压导通或者截止，并且当导通时将所述充电电压线和复位节点相互连接；
第六开关器件，所述第六开关器件根据施加到所述置位节点的电压导通或者截止，并且当导通时将所述复位节点和所述第二放电电压线相互连接；
上拉开关器件，所述上拉开关器件根据施加到所述置位节点的电压导通或者截止，并且当导通时将所述输出时钟线中的一个和第p级的输出端子相互连接；以及
下拉开关器件，所述下拉开关器件根据施加到复位节点的电压导通或者截止，并且当导通时将第p级的输出端子和传送第一放电电压的第一放电电压线相互连接，
第k输出时钟脉冲被提供到所述上拉开关器件，
第k输出控制时钟脉冲被提供到所述第一开关器件，
提供到所述第二开关器件的输出控制时钟脉冲的高区间不与第k输出时钟脉冲的高区间交叠，并且
第(k+b)输出时钟脉冲在提供到所述第二开关器件的输出控制时钟脉冲的高区间期间下降，
其中，p为自然数，q为小于p的自然数，r为自然数。
6.根据权利要求1所述的选通驱动电路，其中，
所述移位寄存器包括用于顺序地输出扫描脉冲的多个级，
每个级通过其输出端子输出扫描脉冲，
所述n个输出控制时钟脉冲通过n个输出控制时钟线传送，
所述n个输出时钟脉冲通过n个输出时钟线传送，
第p级包括：
第一开关器件，所述第一开关器件根据所述n个输出控制时钟脉冲中的一个导通或者截止，并且当导通时将第（p-q）级的输出端子或者传送第一启动脉冲的第一启动传送线和置位节点相互连接；
第二开关器件，所述第二开关器件根据所述n个输出控制时钟脉冲中的一个导通或者截止，并且当导通时将所述置位节点和第（p+r）级的输出端子相互连接；
第三开关器件，所述第三开关器件根据来自所述输出控制时钟线中的一个的输出控制时钟脉冲或者来自所述输出时钟线中的一个的输出时钟脉冲导通或者截止，并且当导通时将第p级的输出端子和传送充电电压的充电电压线相互连接；以及
上拉开关器件，所述上拉开关器件根据施加到所述置位节点的电压导通或者截止，并且当导通时将输出时钟线中的一个和第p级的输出端子相互连接，
第k输出时钟脉冲被提供到所述上拉开关器件，
第k输出控制时钟脉冲被提供到所述第一开关器件，
提供到所述第二开关器件的输出控制时钟脉冲的高区间不与第k输出时钟脉冲的高区间交叠，
第(k+b)输出时钟脉冲在提供到第二开关器件的输出控制时钟脉冲的高区间期间下降，并且
提供到所述第三开关器件的输出控制时钟脉冲的高区间不与第k输出时钟脉冲的高区间交叠，
其中，p为自然数，q为小于p的自然数，r为自然数。
7.根据权利要求1所述的选通驱动电路，其中，
所述移位寄存器包括用于顺序地输出扫描脉冲的多个级，
每个级通过其输出端子输出扫描脉冲，
所述n个输出控制时钟脉冲通过n个输出控制时钟线传送，
所述n个输出时钟脉冲通过n个输出时钟线传送，
第p级包括：
第一开关器件，所述第一开关器件根据所述n个输出控制时钟脉冲中的一个导通或者截止，并且当导通时将第（p-q）级的输出端子或者传送第一启动脉冲的第一启动传送线和置位节点相互连接；
第二开关器件，所述第二开关器件根据所述n个输出控制时钟脉冲中的一个导通或者截止，并且当导通时将所述置位节点和第（p+r）级的输出端子相互连接；
第三开关器件，所述第三开关器件根据来自所述输出控制时钟线中的一个的输出控制时钟脉冲或者来自所述输出时钟线中的一个的输出时钟脉冲导通或者截止，并且当导通时将第p级的输出端子和所述输出时钟线中的一个相互连接；以及
上拉开关器件，所述上拉开关器件根据施加到所述置位节点的电压导通或者截止，并且当导通时将所述输出时钟线中的一个和第p级的输出端子相互连接，
第k输出时钟脉冲被提供到所述上拉开关器件，
第k输出控制时钟脉冲被提供到所述第一开关器件，
提供到所述第二开关器件的输出控制时钟脉冲的高区间不与第k输出时钟脉冲的高区间交叠，
第(k+b)输出时钟脉冲在提供到所述第二开关器件的输出控制时钟脉冲的高区间期间下降，
提供到所述第三开关器件的输出控制时钟脉冲的高区间不与第k输出时钟脉冲的高区间交叠，并且
提供到所述上拉开关器件的所述输出时钟脉冲和提供到所述第三开关器件的输出时钟脉冲是相同的，
其中，p为自然数，q为小于p的自然数，r为自然数。
8.根据权利要求6或者7所述的选通驱动电路，其中，
所述第p级还包括第四开关器件，所述第四开关器件根据来自第p级的输出端子的电压导通或者截止，并且当导通时将第p级的输出端子和所述输出时钟线中的一个相互连接，并且
提供到所述上拉开关器件的所述输出时钟脉冲和提供到所述第四开关器件的输出时钟脉冲是相同的。
9.根据权利要求1所述的选通驱动电路，其中，
所述移位寄存器包括用于顺序地输出扫描脉冲的多个级，
每个级通过其输出端子输出扫描脉冲，
所述n个输出控制时钟脉冲通过n个输出控制时钟线传送，
所述n个输出时钟脉冲通过n个输出时钟线传送，
第p级包括：
第一开关器件，所述第一开关器件根据所述n个输出控制时钟脉冲中的一个导通或者截止，并且当导通时将第（p-q）级的输出端子或者传送第一启动脉冲的第一启动传送线和置位节点相互连接；
第二开关器件，所述第二开关器件根据所述n个输出控制时钟脉冲中的一个导通或者截止，并且当导通时将所述置位节点和第（p+r）级的输出端子相互连接；
第三开关器件，所述第三开关器件根据来自所述输出时钟线中的一个的输出时钟脉冲导通或者截止，并且当导通时将传送充电电压的充电电压线和公共节点相互连接；
第四开关器件，所述第四开关器件根据施加到所述置位节点的电压导通或者截止，并且当导通时将所述公共节点和传送第二放电电压的第二放电电压线相互连接；
第五开关器件，所述第五开关器件根据施加到所述公共节点的电压导通或者截止，并且当导通时将所述充电电压线和复位节点相互连接；
第六开关器件，所述第六开关器件根据施加到所述置位节点的电压导通或者截止，并且当导通时将所述复位节点和所述第二放电电压线相互连接；
上拉开关器件，所述上拉开关器件根据施加到所述置位节点的电压导通或者截止，并且当导通时将所述输出时钟线中的一个和第p级的输出端子相互连接；以及
下拉开关器件，所述下拉开关器件根据施加到所述复位节点的电压导通或者截止，并且当导通时将第p级的输出端子和传送第一放电电压的第一放电电压线相互连接，
第k输出时钟脉冲被提供到所述上拉开关器件，
第k输出控制时钟脉冲被提供到所述第一开关器件，
提供到所述第二开关器件的输出控制时钟脉冲的高区间不与第k输出时钟脉冲的高区间交叠，
第(k+b)输出时钟脉冲在提供到所述第二开关器件的输出控制时钟脉冲的高区间期间下降，并且
提供到所述第二开关器件的输出控制时钟脉冲的高区间属于用作第(p+r)级的输出的输出时钟脉冲的高区间，
其中，p为自然数，q为小于p的自然数，r为自然数。
10.根据权利要求9所述的选通驱动电路，其中，
所述第p级还包括第七开关器件，所述第七开关器件根据所述n个输出控制时钟脉冲中的一个导通或者截止，并且当导通时将所述置位节点和传送第三放电电压的第三放电电压线相互连接，并且
提供到所述第七开关器件的输出控制时钟脉冲的高区间不与第k输出时钟脉冲的高区间交叠。
11.根据权利要求1所述的选通驱动电路，其中，
所述n个输出时钟脉冲包括具有不同相位的第一到第四输出时钟脉冲，或者具有不同相位的第一到第八输出时钟脉冲，并且
所述n个输出控制时钟脉冲包括具有不同相位的第一到第四输出控制时钟脉冲，或者具有不同相位的第一到第八输出控制时钟脉冲。
12.根据权利要求11所述的选通驱动电路，其中，
所述第一时钟发生器以循环方式顺序地输出所述第一到第四输出时钟脉冲；
所述第二时钟发生器以循环方式顺序地输出所述第一到第四输出控制时钟脉冲；
所述第一输出控制时钟脉冲在所述第一输出时钟脉冲之前上升，所述第一输出控制时钟脉冲在所述第四输出时钟脉冲之前下降，所述第四输出控制时钟脉冲的高区间不与所述第一输出时钟脉冲的高区间交叠，并且所述第二输出时钟脉冲在所述第四输出控制时钟脉冲的高区间期间下降；
所述第二输出控制时钟脉冲在所述第二输出时钟脉冲之前上升，所述第二输出控制时钟脉冲在所述第一输出时钟脉冲之前下降，所述第一输出控制时钟脉冲的高区间不与所述第二输出时钟脉冲的高区间交叠，并且所述第三输出时钟脉冲在所述第一输出控制时钟脉冲的高区间期间下降；
所述第三输出控制时钟脉冲在所述第三输出时钟脉冲之前上升，所述第三输出控制时钟脉冲在所述第二输出时钟脉冲之前下降，所述第二输出控制时钟脉冲的高区间不与所述第三输出时钟脉冲的高区间交叠，并且所述第四输出时钟脉冲在所述第二输出控制时钟脉冲的高区间期间下降；并且
所述第四输出控制时钟脉冲在所述第四输出时钟脉冲之前上升，所述第四输出控制时钟脉冲在所述第三输出时钟脉冲之前下降，所述第三输出控制时钟脉冲的高区间不与所述第四输出时钟脉冲的高区间交叠，并且所述第一输出时钟脉冲在所述第三输出控制时钟脉冲的高区间期间下降。
13.根据权利要求11所述的选通驱动电路，其中，
所述第一时钟发生器以循环方式顺序地输出所述第一到第八输出时钟脉冲；
所述输出时钟脉冲中的三个相邻的输出时钟脉冲彼此交叠达预定时间；
所述第二时钟发生器以循环方式顺序地输出所述第一到第八输出控制时钟脉冲；
所述输出控制时钟脉冲中的两个相邻的输出控制时钟脉冲的高区间彼此交叠达预定时间；
所述第一输出控制时钟脉冲在所述第一输出时钟脉冲之前上升，所述第一输出控制时钟脉冲在所述第七输出时钟脉冲之前下降，所述第六、第七和第八输出控制时钟脉冲的高区间不与所述第一输出时钟脉冲的高区间交叠，并且所述第三输出时钟脉冲在所述第六输出控制时钟脉冲的高区间期间下降；
所述第二输出控制时钟脉冲在所述第二输出时钟脉冲之前上升，所述第二输出控制时钟脉冲在所述第八输出时钟脉冲之前下降，所述第七、第八和第一输出控制时钟脉冲的高区间不与所述第二输出时钟脉冲的高区间交叠，并且所述第四输出时钟脉冲在所述第七输出控制时钟脉冲的高区间期间下降；
所述第三输出控制时钟脉冲在所述第三输出时钟脉冲之前上升，所述第三输出控制时钟脉冲在所述第一输出时钟脉冲之前下降，所述第八、第一和第二输出控制时钟脉冲的高区间不与所述第三输出时钟脉冲的高区间交叠，并且所述第五输出时钟脉冲在所述第八输出控制时钟脉冲的高区间期间下降；
所述第四输出控制时钟脉冲在所述第四输出时钟脉冲之前上升，所述第四输出控制时钟脉冲在所述第二输出时钟脉冲之前下降，所述第一、第二和第三输出控制时钟脉冲的高区间不与所述第四输出时钟脉冲的高区间交叠，并且所述第六输出时钟脉冲在所述第一输出控制时钟脉冲的高区间期间下降；
所述第五输出控制时钟脉冲在所述第五输出时钟脉冲之前上升，所述第五输出控制时钟脉冲在所述第三输出时钟脉冲之前下降，所述第二、第三和第四输出控制时钟脉冲的高区间不与所述第五输出时钟脉冲的高区间交叠，并且所述第七输出时钟脉冲在所述第二输出控制时钟脉冲的高区间期间下降；
所述第六输出控制时钟脉冲在所述第六输出时钟脉冲之前上升，所述第六输出控制时钟脉冲在所述第四输出时钟脉冲之前下降，所述第三、第四和第五输出控制时钟脉冲的高区间不与所述第六输出时钟脉冲的高区间交叠，并且所述第八输出时钟脉冲在所述第三输出控制时钟脉冲的高区间期间下降；
所述第七输出控制时钟脉冲在所述第七输出时钟脉冲之前上升，所述第七输出控制时钟脉冲在所述第五输出时钟脉冲之前下降，所述第四、第五和第六输出控制时钟脉冲的高区间不与所述第七输出时钟脉冲的高区间交叠，并且所述第一输出时钟脉冲在所述第四输出控制时钟脉冲的高区间期间下降；并且
所述第八输出控制时钟脉冲在所述第八输出时钟脉冲之前上升，所述第八输出控制时钟脉冲在所述第六输出时钟脉冲之前下降，所述第五、第六和第七输出控制时钟脉冲的高区间不与所述第八输出时钟脉冲的高区间交叠，并且所述第二输出时钟脉冲在所述第五输出控制时钟脉冲的高区间期间下降。
14.根据权利要求1所述的选通驱动电路，其中，
所述n个输出时钟脉冲包括被正向输出的n个正向输出时钟脉冲，和被反向输出的n个反向输出时钟脉冲，并且
所述n个输出控制时钟脉冲包括被正向输出的n个正向输出控制时钟脉冲，和被反向输出的n个反向输出控制时钟脉冲。
15.根据权利要求1所述的选通驱动电路，其中，
所述移位寄存器包括用于顺序地输出扫描脉冲的多个级，
每个级通过其输出端子输出扫描脉冲，
所述n个输出控制时钟脉冲通过n个第一输出控制时钟线和n个第二输出控制时钟线传送，
所述n个输出时钟脉冲通过n个输出时钟线传送，
所述多个级中的奇数级经由其输出端子分别连接到奇数选通线，
所述多个级中的偶数级经由其输出端子分别连接到偶数选通线，
所述奇数级被提供所述n个输出时钟脉冲中的一些以及来自所述第一输出控制时钟线的n个输出控制时钟脉冲，并且
所述偶数级被提供所述n个输出时钟脉冲中的其余输出时钟脉冲以及来自所述第二输出控制时钟线的n个输出控制时钟脉冲。
16.根据权利要求1所述的选通驱动电路，其中，
所述移位寄存器包括用于顺序地输出扫描脉冲的多个级，
每个级通过其输出端子输出扫描脉冲，
所述n个输出控制时钟脉冲通过n个输出控制时钟线传送，
所述n个输出时钟脉冲通过n个输出时钟线传送，
所述多个级中的奇数级经由其输出端子分别连接到奇数选通线，
所述多个级中的偶数级经由其输出端子分别连接到偶数选通线，
所述奇数级被提供所述n个输出时钟脉冲中的一些以及所述n个输出控制时钟脉冲中的一些，并且
所述偶数级被提供所述n个输出时钟脉冲中的其余输出时钟脉冲以及所述n个输出控制时钟脉冲中的其余输出控制时钟脉冲。
17.根据权利要求1所述的选通驱动电路，其中，
所述移位寄存器包括用于顺序地输出扫描脉冲的多个级，
每个级通过其输出端子输出扫描脉冲，
所述n个输出控制时钟脉冲通过n个输出控制时钟线传送，
所述n个输出时钟脉冲通过n个输出时钟线传送，
第p级包括：
第一开关器件，所述第一开关器件根据所述n个输出控制时钟脉冲中的一个导通或者截止，并且当导通时将第（p-q）级的输出端子或者传送第一启动脉冲的第一启动传送线和置位节点相互连接；
第二开关器件，所述第二开关器件根据所述n个输出控制时钟脉冲中的一个导通或者截止，并且当导通时将所述置位节点和第（p+r）级的输出端子相互连接；
第三开关器件，所述第三开关器件根据施加到所述置位节点的电压导通或者截止，并且当导通时将复位节点和传送第二放电电压的第二放电电压线相互连接；
上拉开关器件，所述上拉开关器件根据施加到所述置位节点的电压导通或者截止，并且当导通时将所述输出时钟线中的一个和第p级的输出端子相互连接；
下拉开关器件，所述下拉开关器件根据施加到所述复位节点的电压导通或者截止，并且当导通时将第p级的输出端子和传送第一放电电压的第一放电电压线相互连接，以及
电容器，所述电容器连接在所述输出时钟线中的一个和所述复位节点之间，
第k输出时钟脉冲被提供到所述上拉开关器件，
第k输出控制时钟脉冲被提供到所述第一开关器件，
提供到所述第二开关器件的输出控制时钟脉冲的高区间不与第k输出时钟脉冲的高区间交叠，
第(k+b)输出时钟脉冲在提供到所述第二开关器件的输出控制时钟脉冲的高区间期间下降，并且
提供到所述电容器的输出时钟脉冲和提供到所述上拉开关器件的输出时钟脉冲是相同的，
其中，p为自然数，q为小于p的自然数，r为自然数。
18.根据权利要求3到7、9和17中任意一项所述的选通驱动电路，其中，a和q相同，b和r相同。
19.根据权利要求3到7、9和17中任意一项所述的选通驱动电路，其中，a、q、b和r相同。
20.根据权利要求3到7、9和17中任意一项所述的选通驱动电路，其中，s、a、b、q和r相同。
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