CN105489190A - 移位寄存单元及其驱动方法、栅极驱动电路、阵列基板 - Google Patents

Abstract

本发明提供了一种移位寄存单元及驱动方法、栅极驱动电路、阵列基板、显示装置，在移位寄存模块的输出端依次串接N个辅助输出模块，N为≥1的整数，用于自输出时间段之前的第N个时间段至输出时间段，使输出电平发生N+1次跳变升高，最终在输出时间段输出移位寄存信号。这与现有技术相比，可达到降低GOA的驱动电压，从而达到降低CLOCK对GOA逻辑电路的寄生电容充放电功耗，从而达到降低GOA逻辑功耗的目的，进而可降低面板的功耗以及驱动要求且可以增强产品的稳定性。

Description

移位寄存单元及其驱动方法、栅极驱动电路、阵列基板

技术领域

本发明属于液晶显示技术领域，具体涉及一种移位寄存单元及其驱动方法、栅极驱动电路、阵列基板、显示装置。

背景技术

GOA技术是液晶面板的栅极驱动技术之一，其基本概念是将液晶面板的移位寄存单元集成在阵列基板上，形成对液晶面板的扫描驱动。相比传统的将芯片固定于柔性印刷电路上的COF(ChipOnFlexiblePrintedCircuit)和将芯片固定于玻璃上的COG(ChiponGlass)工艺，GOA技术不仅节省了成本，而且液晶面板可以做到两边对称的美观设计，也省去了移位寄存单元的焊接(bonding)区域以及扇出(fan-out)布线空间，实现窄边框的设计；同时由于可以省去栅极方向焊接的工艺，对产能和良率提升也较有利。

近年来GOA设计中如何降低其本身的逻辑功耗是设计过程中一直关注的重点。由于GOA的逻辑功耗主要发生在Clock信号不停对其逻辑电路中的寄生电容进行充放电过程，所以，为了降低其逻辑功耗，近年来的主要研究方向为减少其逻辑电路中的寄生电容，但是，由于GOA单元需要对一行像素的TFT电容充放电，所以GOA逻辑电路中的寄生电容降低具有限制性。

为此，目前亟需一种移位寄存单元从另一个角度来减小栅极驱动电路的功耗。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种移位寄存单元及其驱动方法、栅极驱动电路、阵列基板、显示装置。

为解决上述问题之一，本发明提供了一种移位寄存单元，其包括移位寄存模块，还包括：N个辅助输出模块，N为≥1的整数，依次串接在所述移位寄存模块的输出端，用于自输出时间段之前的第N个时间段至所述输出时间段，使输出电平发生N+1次跳变升高，最终在输出时间段输出移位寄存信号。

具体地，在所述移位寄存模块输出端串接的第一个所述辅助输出模块称为第1辅助输出模块，依次类推，第N个所述辅助输出模块称为第N辅助输出模块；每个所述辅助输出模块包括：输出子模块，其与所述移位寄存单元的输入端以及时钟信号输入端相连，其输出端作为所述辅助输出模块的输出端，用于在所述移位寄存单元的输入端输入有效信号时，输出所述时钟信号输入端输入的信号；电平跳变模块，其与所述移位寄存模块的输出端、所述移位寄存单元的输入端以及所述输出子模块的输出端相连，用于在所述移位寄存单元的输入端输入有效信号时充电以及输入无效信号时使输出电平跳变升高一次；针对第1辅助输出模块，所述移位寄存单元的输入端输入的有效信号相对所述移位寄存模块输出端输出的有效信号向前移一位；自第1辅助输出模块至第N辅助输出模块，各自相连的所述移位寄存单元的输入端输入的有效信号依次向前移一位。

具体地，所述输出子模块包括第十三晶体管，其控制极与所述移位寄存单元的输入端相连，第一极与第三时钟信号输入端相连，第二极作为输出端。

具体地，所述电平跳变模块包括：存储电容，其第一端与所述移位寄存模块的输出端相连，第二端与所述输出子模块的输出端相连；第十七晶体管，其控制极与所述移位寄存单元的输入端相连，第一极与所述存储电容的第一端相连，第二极与低电平输入端相连。

具体地，所述辅助输出模块还包括：降噪子模块，其第一端与控制节点相连，第二端与所述辅助输出模块的输出端相连，第三端与低电平输入端相连，用于在降噪阶段时将第二端和第三端导通。

具体地，所述降噪子模块包括：第十四晶体管和第十六晶体管，二者的控制极相连并作为所述降噪子模块的第一端，二者的第一极相连并作为所述降噪子模块的第二端，二者的第二极相连并作为所述降噪子模块的第三端。

具体地，所述辅助输出模块还包括：复位子模块，其第一端与复位输入端相连，第二端与所述辅助输出模块的输出端相连，第三端与低电平输入端相连，用于在复位阶段时将第二端和第三端导通。

具体地，所述复位子模块包括：第十五晶体管，其控制极作为第一端，第一极作为第二端，第三极作为第三端。

具体地，所述移位寄存模块包括：第一晶体管，其控制极与复位输入端相连，第一极作为所述移位寄存模块的输出端，第二极与低电平输入端相连；第二晶体管，其控制极作为上拉节点，第一极与所述第一晶体管的第一极相连，第二极与第一时钟信号输入端相连；第一电容，其第一端与所述第一晶体管的第一极相连，第二端与所述上拉节点相连；第三晶体管，其控制极作为下拉节点，第一极与所述第一晶体管的第一极相连，第二极与低电平输入端相连；第四晶体管，其控制极与第二时钟信号输入端相连，第一极与所述第一晶体管的第一极相连，第二极与低电平输入端相连；第五晶体管，其控制极与所述上拉节点相连，第一极与所述下拉节点相连；第二极与低电平输入端相连；第六晶体管，其控制极与所述复位输入端相连，第一极与所述上拉节点相连，第二极与低电平输入端相连；第七晶体管，其控制极与第二时钟信号输入端相连且与第一极相连，第二极作为下拉控制节点；第八晶体管，其控制极与所述下拉节点相连，第一极与所述上拉节点相连，第二极与低电平输入端相连；第九晶体管，其控制极与所述上拉节点相连，第一极与所述下拉控制节点相连，第二极与低电平输入端相连；第十晶体管，其控制极与第一极相连且与所述移位寄存单元的输入端相连，第二极与所述上拉节点相连；第十一晶体管，其控制极与所述下拉控制节点相连，第一极与第二时钟信号输入端相连，第二极与所述下拉节点相连；第十二晶体管，其控制极与所述第二时钟信号输入端相连，第一极与所述移位寄存单元的输入端相连，第二极与所述上拉节点相连。

本发明还提供一种栅极驱动电路，其包括多个级联设置的所述移位寄存单元，用于依次向多条栅线输入扫描信号，所述移位寄存单元采用本发明上述提供的移位寄存单元。

本发明还提供一种阵列基板，其上设置有栅极驱动电路，所述栅极驱动电路采用本发明上述提供的栅极驱动电路。

本发明还提供一种显示装置，包括阵列基板，所述阵列基板采用本发明上述提供的阵列基板。

本发明还提供一种移位寄存单元的驱动方法，包括以下步骤：自输出时间段之前的第N个时间段至所述输出时间段，使输出电平发生N+1次跳变升高，最终在所述输出时间段输出移位信号。

本发明具有以下有益效果：

本发明提供的移位寄存单元及其驱动方法、栅极驱动电路、阵列基板、显示装置，通过在移位寄存模块的输出端依次串接N个辅助输出模块，N为≥1的整数，自输出时间段之前的第N个时间段至输出时间段，使输出电平发生N+1次跳变升高，最终在输出时间段输出移位寄存信号，这与现有技术相比，可达到降低GOA的驱动电压，从而达到降低CLOCK对GOA逻辑电路的寄生电容充放电功耗，从而达到降低GOA逻辑功耗的目的，进而可降低面板的功耗以及驱动要求且可以增强产品的稳定性。

附图说明

图1为本发明中有关时间定义的示意图；

图2a为本发明实施例提供的移位寄存单元的第一种具体电路图；

图2b为图2a所示的移位寄存单元的时序图；

图3a为本发明实施例提供的移位寄存单元的第二种具体电路图；

图3b为图3a所示的移位寄存单元的时序图。

具体实施方式

为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图来对本发明提供的移位寄存单元及其驱动方法、栅极驱动电路、阵列基板、显示装置进行详细描述。

为便于理解本发明，下面结合图1来解释下文中涉及到的部分概念：如图1所示，假设T时间段为预设的输出时间段，则t1～tN时间段分别为输出时间段T之前的第1～N个时间段。

本发明实施例提供的移位寄存单元，其包括移位寄存模块，还包括：N个辅助输出模块，N为≥1的整数，依次串接在所述移位寄存模块的输出端，用于自输出时间段之前的第N个时间段至所述输出时间段，使输出电平发生N+1次跳变升高，最终在输出时间段输出移位信号(在本文中，为电平“1”)。其中，移位寄存模块可以为现有的移位寄存单元，输出相对输入信号的移位信号。

在本实施例中，具体地，每个辅助输出模块包括：输出子模块，其与所述移位寄存单元的输入端以及时钟信号输入端相连，其输出端作为所述辅助输出模块的输出端，用于在所述移位寄存单元的输入端输入有效信号时，输出所述时钟信号输入端输入的信号。

电平跳变模块，其与所述移位寄存模块的输出端、所述移位寄存单元的输入端以及所述输出子模块的输出端相连，用于在所述移位寄存单元的输入端输入有效信号时充电以及输入无效信号时使输出电平跳变升高一次。

将在所述移位寄存模块输出端串接的第一个所述辅助输出模块称为第1辅助输出模块，依次类推，第N个所述辅助输出模块称为第N辅助输出模块；其中，针对第1辅助输出模块，所述移位寄存单元的输入端输入的有效信号相对所述移位寄存模块输出端输出的有效信号向前移一位；自第1辅助输出模块至第N辅助输出模块，各自相连的所述移位寄存单元的输入端输入的有效信号依次向前移一位。

优选地，每个辅助输出模块还包括：降噪子模块，其第一端与控制节点相连，第二端与所述辅助输出模块的输出端相连，第三端与低电平输入端相连，用于根据控制节点的信号在降噪时将第二端和第三端导通。

另外优选地，辅助输出模块还包括：复位子模块，其第一端与复位输入端相连，第二端与所述辅助输出模块的输出端相连，第三端与低电平输入端相连，用于在复位阶段时将第二端和第三端导通。

图2a本发明实施例提供的移位寄存单元的第一种具体电路图。具体地，请先参阅图2a，具体地，辅助输出模块11的数量为1个，其与移位寄存单元10的输出端相连，可称之为“第1辅助输出模块”；其中，输出子模块110包括第十三晶体管M13，其控制极与移位寄存单元的输入端N-1相连，第一极与第三时钟信号输入端Clock3相连，第二极作为输出端OUT1。电平跳变模块111包括：存储电容C2，其第一端与移位寄存模块10的输出端相连，二者的连接点称为V1节点，第二端与输出子模块110的输出端相连，二者的连接点称为VOUT1节点；第十七晶体管M17，其控制极与移位寄存单元的输入端N-1相连，第一极与存储电容C2的第一端相连，第二极与低电平输入端VSS相连。

降噪子模块112包括：第十四晶体管M14和第十六晶体管M16，二者的控制极相连并作为降噪子模块112的第一端，二者的第一极相连并作为所述降噪子模块112的第二端，二者的第二极相连并作为所述降噪子模块112的第三端。

复位子模块113包括：第十五晶体管M15，其控制极作为复位子模块113的第一端，第一极作为复位子模块113的第二端，第二极作为复位子模块113的第三端。

在本实施例中，移位寄存模块包括：第一晶体管M1，其控制极与复位输入端相连，第一极作为所述移位寄存模块的输出端，第二极与低电平输入端相连；第二晶体管M2，其控制极作为上拉节点NET1，第一极与所述第一晶体管M1的第一极相连，第二极与第一时钟信号输入端相连；第一电容C1，其一端与第一晶体管M1的第一极相连，第二极与所述上拉节点NET1相连；第三晶体管M3，其控制极作为下拉节点NET2，第一极与所述第一晶体管M1的第一极相连，第二极与低电平输入端相连；第四晶体管M4，其控制极与第二时钟信号输入端相连，第一极与所述第一晶体管M1的第一极相连，第二极与低电平输入端相连；第五晶体管M5，其控制极与所述上拉节点NET1相连，第一极与所述下拉节点NET2相连；第二极与低电平输入端相连；第六晶体管M6，其控制极与复位输入端Reset相连，第一极与所述上拉节点NET1相连，第二极与低电平输入端相连；第七晶体管M7，其控制极与第二时钟信号输入端相连且与第一极相连，第二极作为下拉控制节点NET3；第八晶体管M8，其控制极与所述下拉节点NET2相连，第一极与所述上拉节点NET1相连，第二极与低电平输入端相连；第九晶体管M9，其控制极与所述上拉节点NET1相连，第一极与所述下拉控制节点NET3相连，第二极与低电平输入端相连；第十晶体管M10，其控制极与第一极相连且与所述移位寄存单元的输入端相连，第二极与所述上拉节点NET1相连；第十一晶体管M11，其控制极与所述下拉控制节点NET3相连，第一极与第二时钟信号输入端相连，第二极与所述下拉节点NET2相连；第十二晶体管M12，其控制极与所述第二时钟信号输入端相连，第一极与所述移位寄存单元的输入端相连，第二极与所述上拉节点NET1相连。

再请参阅图2b，来具体描述图2a所示电路的实现两次跳变升高最终在输出时间段(T2)输出移位信号的工作原理。为简化描述，仅用字符和数字标号表示晶体管、电容、输入端和输出端等。具体地，Clock1、Clock2、Clock3、N-1的信号时序分别如图2b所示，其中Clock3的有效电平为实际所需的移位信号的1/2。在T1阶段，Clock3为1/2电平，N-1为高电平，V1为低电平，此时，M13导通，OUT1的输出电平发生第二次跳变升高，输出1/2电平，并且由于M17导通，对C2充电；在T2阶段，Clock3为低电平，N-1为低电平，而V1为1/2电平，M13和M17关闭，电容C2自举，使得OUT1的输出电平发生第二次跳变升高，输出高电平1，为实际所需的移位信号。

另外，结合图2a和图2b详细描述降噪子模块112的工作原理。具体地，上述控制节点包括上拉节点NET1和下拉节点NET2，由于上拉节点NET1在输入阶段(T1)和输出阶段(T2)均为高电平，下拉节点NET2在输入阶段(T1)和输出阶段(T2)均为低电平，这样，M16和M14关闭，因此，在输入阶段和输出阶段并不会通过第十六晶体管M16和第十四晶体管M16将OUT1拉低来实现降噪，而在其他阶段，上拉节点NET1为低电平，而下拉节点NET2为高电平，第十六晶体管M16和第十四晶体管M14打开，使得OUT1拉低来实现降噪。

而复位子模块113的工作原理与现有技术相类似，具体地，Reset输出一个高电平，则M15打开，将OUT1拉低，实现复位。

图3a为本发明实施例提供的移位寄存单元的第二种具体电路图；请参阅图3a，该移位寄存单元与图2a所示的移位寄存单元相比，同样包括移位寄存模块10和辅助输出模块11，由于移位寄存模块10和辅助输出模块11的具体电路在图2a的描述中已有了详细描述，在此不再赘述。

下面仅描述图3a和图2a所示的移位寄存单元的不同点。具体地，对比图3a和图2a可以直接看出：该第二种具体电路中的辅助输出模块11的数量为两个，二者依次串联在移位寄存模块10的输出端；可按串接顺序称左边的辅助输出模块11为第1辅助输出模块，右边的辅助输出模块11为第2辅助输出模块。

图3b为图3a所示的移位寄存单元的时序图，结合图3a和图3b详细描述该电路如何实现两次跳变升高最终在输出时间段(T3)输出移位信号的工作原理。具体地，Clock1、Clock2、Clock3、N-1、N-2的信号时序分别如图3b所示，在T1阶段，Clock3为1/3电平，N-2为高电平，此时，第2辅助输出模块11中的M13和M17导通，OUT1的输出电平发生第一次跳变升高，输出1/3电平，对第2辅助输出模块11中的C2充电，OUT1’的电平被拉低；在T2阶段，Clock3为低电平，N-2为低电平，N-1为高电平，此时，第2辅助输出模块中的M13和M17关闭，第1辅助输出模块中的M13和M17打开，OUT1’输出Clock3输入的1/3电平，并对第1辅助输出模块中的电容C2的充电，此时，因第2辅助输出模块中的电容C2的自举，使得OUT1的输出电平发生第二次跳变升高，输出2/3电平，V1的电平被拉低；在T3阶段，Clock3为低电平，N-1和N-2均为低电平，由于在该阶段NET1为高电平，使得M2导通，V1输出Clock1输入的1/3电平，由于第1辅助输出模块中的存储电容C2的自举，OUT1’为2/3电平，再由于第2辅助输出模块中的存储电容C2的自举，OUT1的输出电平发生第一次跳变升高，输出为高电平1。

由上述两个具体电路分析可知：本发明实施例提供的移位寄存单元，通过设置“针对第1辅助输出模块，与之相连的所述移位寄存单元的输入端输入端相对所述移位寄存模块输出端输出的有效信号向前移一位；自第1辅助输出模块至第N辅助输出模块，与之相连的所述移位寄存单元的输入端输入的有效信号依次向前移一位”，可依次对第N辅助输出模块至第1辅助模块中的存储电容C2进行充电，并且，在对第n辅助输出模块的存储电容C2充电时，由于其后面所有的辅助输出模块11(例如，第n+1辅助输出模块)中存储电容C2的自举，会使OUT1发生一次跳变升高，1≤n≤N，再加上在移位寄存模块10输出V1有效时，由于所有的辅助输出模块10中存储电容C2的自举，会使OUT1发生一次跳变升高。因此，借助N个辅助输出模块可使输出电平发生N+1次跳变升高。

需要说明的是，尽管本实施例中每次电平跳变值是相等的，如图2a和图2b，每次跳变升高值均为1/2电平，如图3a和图3b，每次跳变升高值均为1/3电平；但是，本发明并不局限于此，在实际应用中，还可设置每次电平跳变程度是不同的，例如，第一跳变1/2电平，第二次跳变1/4电平，第三次跳变1/4电平，具体可通过设置上述多个时钟信号的有效电平大小来实现。

综上，本发明实施例提供的移位寄存单元，通过在移位寄存模块10的输出端依次串接N个辅助输出模块11，N为≥1的整数，自输出时间段之前的第N个时间段至输出时间段，使输出电平发生N+1次跳变升高，最终在输出时间段输出移位寄存信号，这与现有技术相比，可达到降低GOA的驱动电压，从而达到降低CLOCK对GOA逻辑电路的寄生电容充放电功耗，从而达到降低GOA功耗的目的，进而可降低面板的功耗以及驱动要求且可以增强产品的稳定性。

作为另外一个技术方案，本发明还提供一种栅极驱动电路，其包括多个级联设置的所述移位寄存单元，用于依次向多条栅线输入扫描信号，所述移位寄存单元采用上述实施例提供的移位寄存单元。

再作为另外一个技术方案，本发明实施例还提供一种阵列基板，其上设置有栅极驱动电路，所述栅极驱动电路采用上述实施例提供的栅极驱动电路。

再作为另外一个技术方案，本发明实施例还提供一种显示装置，包括阵列基板，所述阵列基板采用上述实施例提供的阵列基板。

再作为另外一个技术方案，本发明实施例还提供一种移位寄存单元的驱动方法，包括以下步骤：自输出时间段之前的第N个时间段至所述输出时间段，使输出电平发生N+1次跳变升高，最终在输出时间段输出移位信号。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (13)

1.一种移位寄存单元，其包括移位寄存模块，其特征在于，还包括：

N个辅助输出模块，N为≥1的整数，依次串接在所述移位寄存模块的输出端，用于自输出时间段之前的第N个时间段至所述输出时间段，使输出电平发生N+1次跳变升高，最终在输出时间段输出移位寄存信号。

2.根据权利要求1所述的移位寄存单元，其特征在于，在所述移位寄存模块输出端串接的第一个所述辅助输出模块称为第1辅助输出模块，依次类推，第N个所述辅助输出模块称为第N辅助输出模块；

每个所述辅助输出模块包括：

输出子模块，其与所述移位寄存单元的输入端以及时钟信号输入端相连，其输出端作为所述辅助输出模块的输出端，用于在所述移位寄存单元的输入端输入有效信号时，输出所述时钟信号输入端输入的信号；

电平跳变模块，其与所述移位寄存模块的输出端、所述移位寄存单元的输入端以及所述输出子模块的输出端相连，用于在所述移位寄存单元的输入端输入有效信号时充电以及输入无效信号时使输出电平跳变升高一次；

针对第1辅助输出模块，相连的所述移位寄存单元的输入端输入的有效信号相对所述移位寄存模块输出端输出的有效信号向前移一位；

自第1辅助输出模块至第N辅助输出模块，各自相连的所述移位寄存单元的输入端输入的有效信号依次向前移一位。

3.根据权利要求2所述的移位寄存单元，其特征在于，所述输出子模块包括第十三晶体管，其控制极与所述移位寄存单元的输入端相连，第一极与第三时钟信号输入端相连，第二极作为输出端。

4.根据权利要求2所述的移位寄存单元，其特征在于，所述电平跳变模块包括：

存储电容，其第一端与所述移位寄存模块的输出端相连，第二端与所述输出子模块的输出端相连；

第十七晶体管，其控制极与所述移位寄存单元的输入端相连，第一极与所述存储电容的第一端相连，第二极与低电平输入端相连。

5.根据权利要求2所述的移位寄存单元，其特征在于，所述辅助输出模块还包括：

降噪子模块，其第一端与控制节点相连，第二端与所述辅助输出模块的输出端相连，第三端与低电平输入端相连，用于在降噪阶段时将第二端和第三端导通。

6.根据权利要求5所述的移位寄存单元，其特征在于，所述降噪子模块包括：

第十四晶体管和第十六晶体管，二者的控制极相连并作为所述降噪子模块的第一端，二者的第一极相连并作为所述降噪子模块的第二端，二者的第二极相连并作为所述降噪子模块的第三端。

7.根据权利要求1所述的移位寄存单元，其特征在于，所述辅助输出模块还包括：

复位子模块，其第一端与复位输入端相连，第二端与所述辅助输出模块的输出端相连，第三端与低电平输入端相连，用于在复位阶段将第二端和第三端导通。

8.根据权利要求7所述的移位寄存单元，其特征在于，所述复位子模块包括：

第十五晶体管，其控制极作为所述复位子模块的第一端，第一极作为所述复位子模块的第二端，第二极作为所述复位子模块的第三端。

9.根据权利要求1所述的移位寄存单元，其特征在于，所述移位寄存模块包括：

第一晶体管，其控制极与复位输入端相连，第一极作为所述移位寄存模块的输出端，第二极与低电平输入端相连；

第二晶体管，其控制极作为上拉节点，第一极与所述第一晶体管的第一极相连，第二极与第一时钟信号输入端相连；

第一电容，其第一端与所述第一晶体管的第一极相连，第二端与所述上拉节点相连；

第三晶体管，其控制极作为下拉节点，第一极与所述第一晶体管的第一极相连，第二极与低电平输入端相连；

第四晶体管，其控制极与第二时钟信号输入端相连，第一极与所述第一晶体管的第一极相连，第二极与低电平输入端相连；

第五晶体管，其控制极与所述上拉节点相连，第一极与所述下拉节点相连，第二极与低电平输入端相连；

第六晶体管，其控制极与所述复位输入端相连，第一极与所述上拉节点相连，第二极与低电平输入端相连；

第七晶体管，其控制极与第二时钟信号输入端相连且与第一极相连，第二极作为下拉控制节点；

第八晶体管，其控制极与所述下拉节点相连，第一极与所述上拉节点相连，第二极与低电平输入端相连；

第九晶体管，其控制极与所述上拉节点相连，第一极与所述下拉控制节点相连，第二极与低电平输入端相连；

第十晶体管，其控制极与第一极相连且与所述移位寄存单元的输入端相连，第二极与所述上拉节点相连；

第十一晶体管，其控制极与所述下拉控制节点相连，第一极与第二时钟信号输入端相连，第二极与所述下拉节点相连；

第十二晶体管，其控制极与所述第二时钟信号输入端相连，第一极与所述移位寄存单元的输入端相连，第二极与所述上拉节点相连。

10.一种栅极驱动电路，其包括多个级联设置的移位寄存单元，用于依次向多条栅线输入扫描信号，其特征在于，所述移位寄存单元采用权利要求1-9任意一项所述的移位寄存单元。

11.一种阵列基板，其上设置有栅极驱动电路，其特征在于，所述栅极驱动电路采用权利要求10所述的栅极驱动电路。

12.一种显示装置，包括阵列基板，其特征在于，所述阵列基板采用权利要求11所述的阵列基板。

13.一种移位寄存单元的驱动方法，其特征在于，包括以下步骤：

自输出时间段之前的第N个时间段至所述输出时间段，使输出电平发生N+1次跳变升高，最终在输出时间段输出移位信号。