CN102682699A - 栅极驱动电路及显示器 - Google Patents

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Abstract

本发明提供一种栅极驱动电路及显示器，该栅极驱动电路包括多个级联的移位寄存器，移位寄存器包括：信号输入电路、信号输出电路、上拉电路、复位电路以及下拉电路，信号输入电路、信号输出电路、上拉电路以及复位电路交汇形成第一节点PU，下拉电路的控制端为第二节点PD；在两个相邻的移位寄存器之间还设有辅助晶体管，辅助晶体管的栅极与第N行移位寄存器的第二节点PD连接，辅助晶体管的源极与第N+1行移位寄存器的第一节点PU连接，辅助晶体管的漏极与第N+1行移位寄存器的信号输出电路连接。该栅极驱动电路功耗低，使用寿命长。

Description

栅极驱动电路及显示器
技术领域
本发明属于显示器领域，具体涉及一种用于显示器的栅极驱动电路及显示器。
背景技术
栅极驱动IC安装在阵列基板上(Gate-Driver on Array，以下简称GOA)工艺是将显示器的栅极驱动电路通过阵列工艺制作在玻璃基板上，以对显示区域进行扫描驱动。
与传统的将IC芯片固定于柔性电路板(Chip on Film，以下简称COF)工艺和芯片直接固定在玻璃上(Chip on Glass，以下简称COG)工艺相比，GOA工艺具有以下优点：
其一，可以降低栅极驱动电路的制造成本；
其二，由于省去了栅极集成电路(Gate IC)的邦线区域和扇出(Fan-out)布线空间，因此可以实现窄边框的设计，而且可以使面板(Panel)对称设计，从而可以使面板的外形更加美观；
其三，由于省去了栅极(Gate)方向的绑定(Bonding)工艺，因此可以提高显示器的产能和产品的良率。
但是，在实际应用中，采用GOA工艺制作的栅极驱动电路存在以下问题：
其一，由于非晶硅(a-Si)长期在阈值电压漂移(Vth shift)的工况下工作，降低了栅极驱动电路的使用寿命；
其二，由于a-Si的迁移率较低，为了满足电路中某些TFT较高开态电流(Ion)的要求，需要增大TFT的沟道宽度，这不仅增加了栅极驱动电路的空间，而且增加了栅极驱动电路的功耗。
发明内容
本发明要解决的技术问题就是针对现有技术中存在的上述缺陷，提供一种栅极驱动电路及显示器，其不仅功耗低，而且使用寿命长。
解决上述技术问题的所采用的技术方案是提供一种栅极驱动电路，包括多个级联的移位寄存器，所述移位寄存器包括：
信号输入电路，所述信号输入电路用于接收前一移位寄存器的输出信号，并使所述信号输出电路导通；
信号输出电路，所述信号输出电路用于接收来自外部电路的第一时钟信号，所述信号输出电路的输出端为所述移位寄存器的输出端；在所述信号输出电路导通后其输出端输出扫描信号；
上拉电路，所述上拉电路用于拉高所述信号输出电路的导通电压；
复位电路，所述复位电路用于使所述信号输出电路的导通电压以及所述信号输出电路输出的所述扫描信号复位；
下拉电路，所述下拉电路用于拉低所述信号输出电路的导通电压以及拉低所述信号输出电路输出的所述扫描信号；
所述信号输入电路、所述信号输出电路、所述上拉电路以及所述复位电路交汇形成第一节点PU，所述下拉电路的控制端为第二节点PD，而且，在第N+1行所述移位寄存器输出扫描信号时，第N行所述移位寄存器的第二节点PD为高电平；
在两个相邻的所述移位寄存器之间还设有辅助晶体管，所述辅助晶体管的栅极与第N行所述移位寄存器的第二节点PD连接，所述辅助晶体管的源极与第N+1行所述移位寄存器的所述第一节点PU连接，所述辅助晶体管的漏极与第N+1行所述移位寄存器的所述信号输出电路连接。
其中，所述复位电路包括第二晶体管和第四晶体管，其中，
所述第二晶体管用于拉低所述信号输出电路的导通电压，所述第二晶体管的源极与外部电路的低电平信号连接，所述第二晶体管的漏极连接至所述第一节点PU，所述第二晶体管的栅极接收来自外部电路的复位信号，并使所述第二晶体管的漏极和源极导通；
所述第四晶体管用于将所述扫描信号拉低，所述第四晶体管的源极与外部电路的低电平信号连接，所述第四晶体管的漏极与所述信号输出电路连接，所述第四晶体管的栅极接收来自外部电路的复位信号，并使所述第四晶体管的漏极和源极导通。
其中，所述下拉电路包括第十晶体管和第十一晶体管，其中，所述第十晶体管用于拉低所述信号输出电路的导通电压，所述第十晶体管的源极与外部电路的低电平信号连接，所述第十晶体管的漏极连接至所述第一节点PU，所述第十晶体管的栅极连接至所述第二节点PD；
所述第十一晶体管的栅极连接至第二节点PD，所述第十一晶体管的源极与外部电路的低电平信号连接，所述第十一晶体管的漏极与所述信号输出电路连接。
其中，所述下拉电路还包括第五晶体管、第六晶体管、第八晶体管以及第九晶体管，其中，
所述第九晶体管的栅极和漏极接收来自外部电路的第二时钟信号，所述第九晶体管的源极与所述第八晶体管的漏极连接；
所述第八晶体管的源极与外部电路的低电平信号连接，所述第八晶体管的栅极连接至所述第一节点PU；
所述第五晶体管M5的漏极接收来自外部电路的第二时钟信号，所述第五晶体管M5的栅极与所述第九晶体管的源极、所述第八晶体管的漏极连接；所述第五晶体管M5的源极连接至所述第二节点PD；
所述第六晶体管的漏极连接至所述第二节点PD，所述第六晶体管的源极与外部电路的低电平信号连接，所述第六晶体管的栅极连接至所述第一节点PU。
其中，所述信号输入电路包括第一晶体管，所述第一晶体管的栅极和漏极用于接收前一移位寄存器的输出信号，所述第一晶体管的源极连接至所述第一节点PU。
其中，所述信号输出电路包括第三晶体管，所述第三晶体管的漏极接收来自外部电路的第一时钟信号，所述第三晶体管的栅极连接至所述第一节点PU，所述第三晶体管的源极作为所述移位寄存器的输出端。
其中，所述上拉电路包括电容器，所述电容器的一端连接至所述第一节点PU，所述电容器的另一端与所述第三晶体管的源极连接。
其中，还包括第十二晶体管，所述第十二晶体管的栅极接收来自外部电路的第二时钟信号，所述第十二晶体管的源极与外部电路的低电平信号连接，所述第十二晶体管的漏极与所述信号输出电路的输出端连接。
其中，所述信号输入电路还包括第十三晶体管，所述第十三晶体管的漏极接收前一移位寄存器的输出信号，所述第十三晶体管的源极连接至所述第一节点PU，所述第十三晶体管的栅极接收来自外部电路的第二时钟信号。
本发明还提供一种显示器，包括栅极驱动电路，所述栅极驱动电路采用本发明提供的所述的栅极驱动电路。
本发明具有以下有益效果：
本发明提供的栅极驱动电路在两个相邻的所述移位寄存器之间还设有辅助晶体管，所述辅助晶体管的栅极与第N行所述移位寄存器的第二节点PD连接，所述辅助晶体管的源极与第N+1行所述移位寄存器的所述第一节点PU连接，所述辅助晶体管的漏极与第N+1行所述移位寄存器的所述信号输出电路连接。在第N+1行移位寄存器输出扫描信号时，第N行移位寄存器的第二节点PD点处于高电平，从而使辅助晶体管打开，第N+1行移位寄存器的第一节点PU可以为第N+1行移位寄存器的输出充电，从而使第N+1行移位寄存器的输出信号充电更快、更充分，使第N+1行移位寄存器的输出波形延迟更小，从而减轻第N+1行移位寄存器中负责充电的TFT的负担，进而降低第N+1行移位寄存器的功耗，延长其使用寿命。而且，当第N+1行移位寄存器无扫描信号输出时，第N+1行移位寄存器第一节点PU为低电平，第N行移位寄存器的第二节点PD为高电平还能够起到对第N+1行移位寄存器的第一节点PU噪声放电的效果。
本发明提供的显示器由于采用本发明提供的栅极驱动电路来控制薄膜晶体管的导通或截止，因此其功耗低，使用寿命长。
附图说明
图1为本发明实施例栅极驱动电路的结构框图；
图2为本发明实施例栅极驱动电路的原理图；
图3为本发明优选实施例栅极驱动电路的原理图；
图4为本发明另一个优选实施例栅极驱动电路的原理图；
图5为本发明实施例栅极驱动电路中第N行移位寄存器第一节点PU、第二节点PD以及扫描信号OUTPUT的输出波形图；
图6为本发明实施例栅极驱动电路中第N+1行移位寄存器第一节点PU、第二节点PD以及扫描信号OUTPUT的输出波形图；
图7为本发明实施例栅极驱动电路的时序图；
图8A为本发明比较实施例栅极驱动电路的时序仿真图；
图8B为本发明比较实施例栅极驱动电路的时序理论图；
图9为本发明实施例显示器的结构示意图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的栅极驱动电路及显示器进行详细描述。
图1为本发明实施例提供的栅极驱动电路的结构框图，图2为本发明实施例栅极驱动电路的原理图。请参阅图1和图2，本实施例提供的栅极驱动电路包括多个级联的移位寄存器，移位寄存器包括：
信号输入电路1，信号输入电路1用于接收前一移位寄存器的输出信号INPUT，并使信号输出电路导通。
信号输出电路2，信号输出电路2用于接收来自外部电路的第一时钟信号CLK，信号输出电路2的输出端为移位寄存器的输出端；在信号输出电路2导通后其输出端输出扫描信号OUTPUT。
上拉电路3，上拉电路3用于拉高信号输出电路2的导通电压。
复位电路4，复位电路4用于使信号输出电路2的导通电压以及信号输出电路2输出的扫描信号OUTPUT复位。
下拉电路5，下拉电路5用于拉低信号输出电路2的导通电压以及拉低信号输出电路2输出的扫描信号OUTPUT。
信号输入电路1、信号输出电路2、上拉电路3以及复位电路4交汇形成第一节点PU，下拉电路5的控制端为第二节点PD，而且，在第N+1行移位寄存器输出扫描信号OUTPUT时，第N行移位寄存器的第二节点PD为高电平。
在两个相邻的移位寄存器之间还设有辅助晶体管M0，辅助晶体管M0的栅极与第N行移位寄存器的第二节点PD连接，辅助晶体管M0的源极与第N+1行移位寄存器的第一节点PU连接，辅助晶体管M0的漏极与第N+1行移位寄存器的信号输出电路2连接。
本实施例中，第一时钟信号CLK和第二时钟信号CLKB的相位相差180°，即第二时钟信号CLKB为第一时钟信号CLK的反相信号，但本发明并不局限于此。
本实施例提供的栅极驱动电路在第N+1行移位寄存器输出扫描信号OUTPUT时，第N行移位寄存器的第二节点PD点处于高电平，从而使辅助晶体管M0打开，第N+1行移位寄存器的第一节点PU可以为第N+1行移位寄存器的输出充电，从而使第N+1行移位寄存器的输出信号充电更快、更充分，使第N+1行移位寄存器的输出波形延迟更小，从而减轻第N+1行移位寄存器中负责充电的TFT(即第一晶体管M1)的负担，进而降低第N+1行移位寄存器的功耗，延长其使用寿命。而且，当第N+1行移位寄存器无扫描信号OUTPUT输出时，第N+1行移位寄存器第一节点PU为低电平，第N行移位寄存器的第二节点PD为高电平还能够起到对第N+1行移位寄存器的第一节点PU噪声放电的效果。
在图1所示的本发明的实施例中，使第一节点PU和第二节点PD的电平的时序图达到如图8B所示的PU、PD的电平的时序图的方式有多种，但不管采用何种方式，只要能够达到如图8B所示的PU、PD的电平的时序图，都可以适用本实施例，即在两个相邻的移位寄存器之间还设有辅助晶体管M0，辅助晶体管M0的栅极与第N行移位寄存器的第二节点PD连接，辅助晶体管M0的源极与第N+1行移位寄存器的第一节点PU连接，辅助晶体管M0的漏极与第N+1行移位寄存器的信号输出电路2连接。就可以达到本发明的有益效果。
在本实施例中，信号输入电路1包括第一晶体管M1，第一晶体管M1的栅极和漏极用于接收前一移位寄存器的输出信号，第一晶体管M1的源极连接至第一节点PU。
信号输出电路2包括第三晶体管M3，第三晶体管M3的漏极接收来自外部电路的第一时钟信号CLK，第三晶体管的栅极连接至第一节点PU，第三晶体管的源极作为移位寄存器的输出端。
上拉电路3包括电容器C1，电容器C1的一端连接至第一节点PU，电容器C1的另一端与第三晶体管的源极连接。
复位电路4包括第二晶体管M2和第四晶体管M4，其中，第二晶体管M2用于拉低信号输出电路2的导通电压，第二晶体管M2的源极与外部电路的低电平信号Vss连接，第二晶体管M2的漏极连接至第一节点PU，第二晶体管M2的栅极接收来自外部电路的复位信号RESET，并使第二晶体管M2的漏极和源极导通；
第四晶体管M4用于拉低扫描信号OUTPUT，第四晶体管M4的源极与外部电路的低电平信号Vss连接，第四晶体管M4的漏极与信号输出电路2连接，第四晶体管M4的栅极接收来自外部电路的复位信号RESET，并使第四晶体管M4的漏极和源极导通。
下拉电路5包括第十晶体管M10和第十一晶体管M11，其中，第十晶体管M10用于拉低信号输出电路2的导通电压，第十晶体管M10的源极与外部电路的低电平信号Vss连接，第十晶体管M10的漏极连接至第一节点PU，第十晶体管M10的栅极连接至第二节点PD；
第十一晶体管M11的栅极连接至第二节点PD，第十一晶体管M11的源极与外部电路的低电平信号Vss连接，第十一晶体管M11的漏极与信号输出电路2连接。
优选地，下拉电路5还包括第五晶体管M5、第六晶体管M6、第八晶体管M8以及第九晶体管M9，其中，
第九晶体管M9的栅极和漏极接收来自外部电路的第二时钟信号CLKB，第九晶体管M9的源极与第八晶体管M8的漏极连接；
第八晶体管M8的源极与外部电路的低电平信号Vss连接，第八晶体管M8的栅极连接至第一节点PU；
第五晶体管M5的漏极接收来自外部电路的第二时钟信号CLKB，第五晶体管M5的栅极与第九晶体管M9的源极、第八晶体管M8的漏极连接；第五晶体管M5的源极连接至第二节点PD；
第六晶体管M6的漏极连接至第二节点PD，第六晶体管M6的源极与外部电路的低电平信号Vss连接，第六晶体管M6的栅极连接至第一节点PU。
作为本实施例的一个优选实施例，如图3所示，为本发明优选实施例栅极驱动电路的原理图。栅极驱动电路还包括第十二晶体管M12，第十二晶体管M12的栅极接收来自外部电路的第二时钟信号CLKB，第十二晶体管M12的源极与外部电路的低电平信号Vss连接，第十二晶体管M12的漏极与信号输出电路2的输出端连接。第十二晶体管M12可以抑制移位寄存器输出的扫描信号OUTPUT的噪声，从而提高移位寄存器的输出波形的质量。
作为本实施例的另一个优选实施例，如图4所示，为本发明另一个优选实施例栅极驱动电路的原理图。信号输入电路1还包括第十三晶体管M13，第十三晶体管M13的漏极接收前一移位寄存器的输出信号，第十三晶体管M13的源极连接至第一节点PU，第十三晶体管M13的栅极接收来自外部电路的第二时钟信号CLKB。第十三晶体管M13可以辅助第一节点的充电和放电，从而减少移位寄存器输出波形的延迟，进而提高移位寄存器的输出波形的质量。
图5为本发明实施例栅极驱动电路中第N行移位寄存器第一节点PU、第二节点PD以及扫描信号OUTPUT的输出波形图，图6为本发明实施例栅极驱动电路中第N+1行移位寄存器第一节点PU、第二节点PD以及扫描信号OUTPUT的输出波形图。请一并参阅图5和图6，当第N+1行移位寄存器有扫描信号OUTPUT输出时，第N行移位寄存器的第二节点PD为高电平，本发明利用第N行移位寄存器的第二节点PD的高电平将辅助晶体管M0打开，以使第N+1行移位寄存器第一节点PU为其输出充电，从而使第N+1行移位寄存器的输出信号充电更快、更充分。
图7为本发明实施例提供的栅极驱动电路的时序图。请参阅图7，在t1阶段，第一晶体管M1接收前一移位寄存器的输出信号INPUT，第一节点PU的电位逐渐增高，与此同时，第一节点PU为该移位寄存器的信号输出电路2的输出充电，即扫描信号OUTPUT的电位逐渐增高。
在t2阶段，第一节点PU的电位继续增高并使第三晶体管M3导通，同时第三晶体管M3接收第一时钟信号CLK，并输出扫描信号OUTPUT。由于扫描信号OUTPUT在t1阶段已充电，因此扫描信号OUTPUT将很快达到全波输出，即移位寄存器的输出信号充电更快、更充分。
图8A为本发明比较实施例提供的栅极驱动电路的时序仿真图。比较实施例与本实施例的区别在于：没有设置在两个相邻的移位寄存器之间还设有辅助晶体管M0。除此之外，比较实施例其它结构与本发明实施例相同，再次不再赘述。
请参阅图8A，在t1阶段，第一节点PU的电位逐渐增高时，扫描信号OUTPUT的电位不变。在t2阶段，第一节点PU的电位继续增高并使信号输出电路输出扫描信号OUTPUT。由于在t1阶段，信号输出电路2没有得到充电，因此，在t2阶段，扫描信号OUTPUT的曲线为弧线，即信号输出电路2充电较慢。
图8B为本发明比较实施例栅极驱动电路的时序理论图。
因此，本发明提供的栅极驱动电路在第N+1行移位寄存器输出扫描信号OUTPUT时，第N行移位寄存器的第二节点PD点处于高电平，从而使辅助晶体管M0打开，第N+1行移位寄存器的第一节点PU可以为第N+1行移位寄存器的输出充电，从而使第N+1行移位寄存器的输出信号充电更快、更充分，使第N+1行移位寄存器的输出波形延迟更小，从而减轻第N+1行移位寄存器中负责充电的TFT的负担，进而降低第N+1行移位寄存器的功耗，延长其使用寿命。而且，当第N+1行移位寄存器无扫描信号OUTPUT输出时，第N+1行移位寄存器第一节点PU为低电平，第N行移位寄存器的第二节点PD为高电平还能够起到对第N+1行移位寄存器的第一节点PU噪声放电的效果。
本发明还提供一种显示器，包括液晶显示器及有机发光显示器等。显示器包括像素单元，栅极驱动电路和数据驱动电路等，所述栅极驱动电路采用本实施例提供的栅极驱动电路。图9为本发明实施例显示器的结构示意图。请参阅图9，显示器包括液晶显示面板、栅极驱动电路200和数据驱动电路300，液晶面板包括阵列基板100、彩膜基板(图中未示出)以及设置在阵列基板100和彩膜基板之间的液晶分子(图中未示出)，在阵列基板100上设有控制液晶分子扭转角度的薄膜晶体管阵列和多个像素单元，栅极驱动电路200输出行驱动信号以控制薄膜晶体管的导通或截止。而且，栅极驱动电路200采用本实施例提供的栅极驱动电路。
本实施例显示器由于采用上述本实施例提供的栅极驱动电路，其功耗低，寿命长，从而可以降低显示器的功耗，提高显示器的使用寿命。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (10)

1.一种栅极驱动电路，包括多个级联的移位寄存器，所述移位寄存器包括：
信号输入电路，所述信号输入电路用于接收前一移位寄存器的输出信号，并使所述信号输出电路导通；
信号输出电路，所述信号输出电路用于接收来自外部电路的第一时钟信号，所述信号输出电路的输出端为所述移位寄存器的输出端；在所述信号输出电路导通后其输出端输出扫描信号；
上拉电路，所述上拉电路用于拉高所述信号输出电路的导通电压；
复位电路，所述复位电路用于使所述信号输出电路的导通电压以及所述信号输出电路输出的所述扫描信号复位；
下拉电路，所述下拉电路用于拉低所述信号输出电路的导通电压以及拉低所述信号输出电路输出的所述扫描信号；
所述信号输入电路、所述信号输出电路、所述上拉电路以及所述复位电路交汇形成第一节点PU，所述下拉电路的控制端为第二节点PD，而且，在第N+1行所述移位寄存器输出扫描信号时，第N行所述移位寄存器的第二节点PD为高电平；
其特征在于，在两个相邻的所述移位寄存器之间还设有辅助晶体管，所述辅助晶体管的栅极与第N行所述移位寄存器的第二节点PD连接，所述辅助晶体管的源极与第N+1行所述移位寄存器的所述第一节点PU连接，所述辅助晶体管的漏极与第N+1行所述移位寄存器的所述信号输出电路连接。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述复位电路包括第二晶体管和第四晶体管，其中，
所述第二晶体管用于拉低所述信号输出电路的导通电压，所述第二晶体管的源极与外部电路的低电平信号连接，所述第二晶体管的漏极连接至所述第一节点PU，所述第二晶体管的栅极接收来自外部电路的复位信号，并使所述第二晶体管的漏极和源极导通；
所述第四晶体管用于将所述扫描信号拉低，所述第四晶体管的源极与外部电路的低电平信号连接，所述第四晶体管的漏极与所述信号输出电路连接，所述第四晶体管的栅极接收来自外部电路的复位信号，并使所述第四晶体管的漏极和源极导通。
3.根据权利要求1所述的栅极驱动电路，其特征在于，所述下拉电路包括第十晶体管和第十一晶体管，其中，所述第十晶体管用于拉低所述信号输出电路的导通电压，所述第十晶体管的源极与外部电路的低电平信号连接，所述第十晶体管的漏极连接至所述第一节点PU，所述第十晶体管的栅极连接至所述第二节点PD；
所述第十一晶体管的栅极连接至第二节点PD，所述第十一晶体管的源极与外部电路的低电平信号连接，所述第十一晶体管的漏极与所述信号输出电路连接。
4.根据权利要求3所述的栅极驱动电路，其特征在于，所述下拉电路还包括第五晶体管、第六晶体管、第八晶体管以及第九晶体管，其中，
所述第九晶体管的栅极和漏极接收来自外部电路的第二时钟信号，所述第九晶体管的源极与所述第八晶体管的漏极连接；
所述第八晶体管的源极与外部电路的低电平信号连接，所述第八晶体管的栅极连接至所述第一节点PU；
所述第五晶体管M5的漏极接收来自外部电路的第二时钟信号，所述第五晶体管M5的栅极与所述第九晶体管的源极、所述第八晶体管的漏极连接；所述第五晶体管M5的源极连接至所述第二节点PD；
所述第六晶体管的漏极连接至所述第二节点PD，所述第六晶体管的源极与外部电路的低电平信号连接，所述第六晶体管的栅极连接至所述第一节点PU。
5.根据权利要求1所述的栅极驱动电路，其特征在于，所述信号输入电路包括第一晶体管，所述第一晶体管的栅极和漏极用于接收前一移位寄存器的输出信号，所述第一晶体管的源极连接至所述第一节点PU。
6.根据权利要求1所述的栅极驱动电路，其特征在于，所述信号输出电路包括第三晶体管，所述第三晶体管的漏极接收来自外部电路的第一时钟信号，所述第三晶体管的栅极连接至所述第一节点PU，所述第三晶体管的源极作为所述移位寄存器的输出端。
7.根据权利要求1所述的栅极驱动电路，其特征在于，所述上拉电路包括电容器，所述电容器的一端连接至所述第一节点PU，所述电容器的另一端与所述第三晶体管的源极连接。
8.根据权利要求1所述的栅极驱动电路，其特征在于，还包括第十二晶体管，所述第十二晶体管的栅极接收来自外部电路的第二时钟信号，所述第十二晶体管的源极与外部电路的低电平信号连接，所述第十二晶体管的漏极与所述信号输出电路的输出端连接。
9.根据权利要求1所述的栅极驱动电路，其特征在于，所述信号输入电路还包括第十三晶体管，所述第十三晶体管的漏极接收前一移位寄存器的输出信号，所述第十三晶体管的源极连接至所述第一节点PU，所述第十三晶体管的栅极接收来自外部电路的第二时钟信号。
10.一种显示器，包括栅极驱动电路，其特征在于，所述栅极驱动电路采用权利要求1-7任意一项所述的栅极驱动电路。
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