CN103943081A - 移位寄存器、其制作方法、栅线集成驱动电路及相关装置 - Google Patents
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Abstract
本发明公开了一种移位寄存器、其制作方法、栅线集成驱动电路、阵列基板及显示器，由于在现有的移位寄存器处理电路的信号输出端与移位寄存器信号输出端之间增加了一个滤波模块，该滤波模块可以在移位寄存器向栅线输入栅极扫描信号之前进行信号滤波处理以消除噪声，从而有效地降低了移位寄存器输入到栅线的栅极扫描信号中的噪声，进而避免了噪声所造成的液晶显示器的显示画面出现异常的问题。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器、其制作方法、栅线集成驱动电路、阵列基板及显示器。
背景技术
在薄膜晶体管液晶显示器（TFT-LCD，Thin Film Transistor Liquid CrystalDisplay）中，通常通过栅极驱动装置向像素区域的各个薄膜晶体管（TFT，ThinFilm Transistor）的栅极提供栅极驱动信号。栅极驱动装置可以通过阵列工艺形成在液晶显示器的阵列基板上，即阵列基板行驱动（Gate Driver on Array,GOA）工艺，这种集成工艺不仅节省了成本，而且可以做到液晶面板（Panel）两边对称的美观设计，同时，也省去了栅极集成电路（IC，Integrated Circuit）的绑定（Bonding）区域以及扇出（Fan-out）的布线空间，从而可以实现窄边框的设计；并且，这种集成工艺还可以省去栅线方向的Bonding工艺，从而提高了产能和良率。
现有的栅线集成驱动电路由多个移位寄存器组成，各个移位寄存器中的移位寄存器处理电路的信号输出端直接与移位寄存器的信号输出端相连，用于向与该移位寄存器的信号输出端相连的栅线提供栅极扫描信号。但是在现有的栅线集成驱动电路中，各个移位寄存器电路的信号输出端会有噪声输出，从而使各个移位寄存器电路提供给栅线的栅极扫描信号受到噪声的影响，噪声太大会造成与栅线连接的薄膜晶体管的栅电极自动开启，从而引起信号时序紊乱，造成液晶显示器的显示画面异常。
发明内容
本发明实施例提供了一种移位寄存器、其制作方法、栅线集成驱动电路、阵列基板及显示器，用以实现降低移位寄存器的信号输出端输出信号中的噪声。
本发明实施例提供的一种移位寄存器，包括移位寄存器处理电路，所述移位寄存器处理电路的信号输出端与所述移位寄存器的信号输出端相连，所述移位寄存器的信号输出端与栅线相连；还包括：
连接于所述移位寄存器处理电路的信号输出端与所述移位寄存器的信号输出端之间的滤波模块，所述滤波模块用于对所述移位寄存器处理电路的信号输出端输出的初始栅极扫描信号进行噪声消除处理，并将经过噪声消除处理后的栅极扫描信号输入到所述移位寄存器的信号输出端。
本发明实施例提供的上述移位寄存器，由于在现有的移位寄存器处理电路的信号输出端与移位寄存器信号输出端之间增加了一个滤波模块，该滤波模块可以在移位寄存器向栅线输入栅极扫描信号之前进行信号滤波处理以消除噪声，从而有效地降低了移位寄存器输入到栅线的栅极扫描信号中的噪声，进而避免了噪声所造成的液晶显示器的显示画面出现异常的问题。
较佳地，为了便于实施，在本发明实施例提供的上述移位寄存器中，所述滤波模块包括：滤波电容；其中，
所述滤波电容的第一电极分别与所述移位寄存器处理电路的信号输出端和所述移位寄存器的信号输出端相连；
所述滤波电容的第二电极接地。
较佳地，为了简化制备工艺，降低制作成本，在本发明实施例提供的上述移位寄存器中，所述滤波电容的第一电极与所述移位寄存器中的薄膜晶体管的栅电极设置为同层同材质；和/或
所述滤波电容的第二电极与所述移位寄存器中的薄膜晶体管的源漏电极设置为同层同材质。
或者，较佳地，为了简化制备工艺，降低制作成本，在本发明实施例提供的上述移位寄存器中，所述滤波电容的第一电极与所述移位寄存器中的薄膜晶体管的源漏电极设置为同层同材质；和/或
所述滤波电容的第二电极与所述移位寄存器中的薄膜晶体管的栅电极设置为同层同材质。
本发明实施例提供的一种移位寄存器的制作方法，包括形成移位寄存器处理电路的图案和滤波电容的图案；其中，
所述移位寄存器处理电路的信号输出端与所述移位寄存器的信号输出端相连，所述移位寄存器的信号输出端与栅线相连；所述滤波电容的第一电极连接于所述移位寄存器处理电路的信号输出端与所述移位寄存器的信号输出端之间，所述滤波电容的第二电极接地；所述滤波电容用于对所述移位寄存器处理电路的信号输出端输出的初始栅极扫描信号进行噪声消除处理，并将经过噪声消除处理后的栅极扫描信号输入到所述移位寄存器的信号输出端。
较佳地，为了简化制作工艺，降低生产成本，在本发明实施例提供的上述制作方法中，所述形成滤波电容的图案，具体包括：
通过一次构图工艺，在形成所述移位寄存器中的薄膜晶体管的栅电极的图案的同时形成所述滤波电容的第一电极的图案；和/或
通过一次构图工艺，在形成所述移位寄存器中的薄膜晶体管的源漏电极的图案的同时形成所述滤波电容的第二电极的图案。
较佳地，为了简化制作工艺，降低生产成本，在本发明实施例提供的上述制作方法中，所述形成滤波电容的图案，具体包括：
通过一次构图工艺，在形成所述移位寄存器中的薄膜晶体管的源漏电极的图案的同时形成所述滤波电容的第一电极的图案；和/或
通过一次构图工艺，在形成所述移位寄存器中的薄膜晶体管的栅电极的图案的同时形成所述滤波电容的第二电极的图案。
本发明实施例提供的一种栅线集成驱动电路，包括串联的多个本发明实例例提供的移位寄存器，除第一个移位寄存器和最后一个移位寄存器之外，其余每个移位寄存器的信号输出端均向与其相邻的下一个移位寄存器的信号输入端输入触发信号，并向与其相邻的上一个移位寄存器的复位信号端输入复位信号；第一个移位寄存器的信号输出端向第二个移位寄存器的信号输入端输入触发信号；最后一个移位寄存器的信号输出端向自身以及上一个移位寄存器的复位信号端输入复位信号。
本发明实施例还提供了一种阵列基板，包括本发明实施例提供的栅线集成驱动电路。
本发明实施例还提供了一种显示器，包括本发明实施例提供的阵列基板。
附图说明
图1为本发明实施例提供的移位寄存器的示意图之一；
图2为本发明实施例提供的移位寄存器的输入输出时序图；
图3为本发明实施例提供的移位寄存器的示意图之二；
图4为本发明实施例提供的移位寄存器的示意图之三；
图5为本发明实施例提供的滤波电容的结构示意图；
图6为本发明实施例提供的栅线集成驱动电路的示意图。
具体实施方式
下面结合附图，对本发明实施例提供的移位寄存器、其制作方法、栅线集成驱动电路、阵列基板及显示器的具体实施方式进行详细地说明。
本发明实施例提供的一种移位寄存器，如图1所示，包括移位寄存器处理电路100，移位寄存器处理电路100的信号输出端OUT与移位寄存器的信号输出端Output相连，移位寄存器的信号输出端Output与栅线Gate相连；还包括：
连接于移位寄存器处理电路100的信号输出端OUT与移位寄存器的信号输出端Output之间的滤波模块110，滤波模块用于对移位寄存器处理电路100的信号输出端OUT输出的初始栅极扫描信号进行噪声消除处理，并将经过噪声消除处理后的栅极扫描信号输入到移位寄存器的信号输出端Output。
本发明实施例提供的上述移位寄存器，由于在现有的移位寄存器处理电路的信号输出端与移位寄存器信号输出端之间增加了一个滤波模块，该滤波模块可以在移位寄存器向栅线输入栅极扫描信号之前进行信号滤波处理以消除噪声，从而有效地降低了移位寄存器输入到栅线的栅极扫描信号中的噪声，进而避免了噪声所造成的液晶显示器的显示画面出现异常的问题。
较佳地，为了便于实施，在本发明实施例提供的上述移位寄存器中，如图3和图4所示，滤波模块包括：滤波电容C1；其中，
滤波电容C1的第一电极分别与移位寄存器处理电路的信号输出端OUT和与移位寄存器的信号输出端Output相连；
滤波电容C1的第二电极002接地。
具体地，在具体实施时，滤波电容的电容量的大小可以根据C=εS/d（其中，C为电容器的电容量，ε为第一电极与第二电极之间的电介质的介电常数，S为第一电极与第二电极之间的正对面板，d为第一电极与第二电极之间的距离），通过调节第一电极与第二电极之间的距离或者调整第一电极和第二电极之间的正对面积来实现。
较佳地，在具体实施时，为了简化制备工艺，降低制作成本，本发明实施例提供的上述移位寄存器在制备时，可以在移位寄存器中的薄膜晶体管的栅电极薄膜或源漏电极薄膜中形成滤波电容的第一电极或第二电极的图形，这样在制备时，不用增加新的制备工艺，仅需变更对应的各个膜层的构图即可实现，节省了生产成本，提高了生产效率。
具体地，在本发明实施例提供的上述移位寄存器中，滤波电容的第一电极可以与移位寄存器中的薄膜晶体管的栅电极设置为同层同材质；或滤波电容的第二电极可以与移位寄存器中的薄膜晶体管的源漏电极设置为同层同材质。
或者反之，在本发明实施例提供的上述移位寄存器中，滤波电容的第一电极可以与移位寄存器中的薄膜晶体管的源漏电极设置为同层同材质；或滤波电容的第二电极可以与移位寄存器中的薄膜晶体管的栅电极设置为同层同材质。
较佳地，在本发明实施例提供的上述移位寄存器中，如图5所示，滤波电容C1的第一电极101与移位寄存器中的薄膜晶体管的栅电极设置为同层同材质；同时，滤波电容C1的第二电极102与移位寄存器中的薄膜晶体管的源漏电极设置为同层同材质。
或者反之，较佳地，在本发明实施例提供的上述移位寄存器中，滤波电容的第一电极与移位寄存器中的薄膜晶体管的源漏电极设置为同层同材质；同时，滤波电容的第二电极与移位寄存器中的薄膜晶体管的栅电极设置为同层同材质。
当然，在具体实施时，在本发明实施例提供的上述移位寄存器中，滤波电容的第一电极和第二电极也可以单独设置，在此不做限定。
具体地，在本发明实施例提供的上述移位寄存器中，移位寄存器处理电路可以是如图1所示结构，包括：第一薄膜晶体管M1，第二薄膜晶体管M2，第三薄膜晶体管M3，第四薄膜晶体管M4，耦合电容C2和下拉模块120；其中，
第一薄膜晶体管M1的栅极和漏极与信号输入端Input相连，源极与上拉PU节点相连；
第二薄膜晶体管M2的栅极与复位信号端Reset相连，漏极与上拉PU节点相连，源极与低电平信号端Vss相连；
第三薄膜晶体管M3的栅极与上拉PU节点相连，漏极与时钟信号端CLK相连，源极与滤波模块110和移位寄存器处理电路的信号输出端OUT相连；
第四薄膜晶体管M4的栅极与复位信号端Reset相连，漏极与滤波模块110和移位寄存器处理电路的信号输出端OUT，源极与低电平信号端Vss相连；
耦合电容C2连接在上拉PU节点和移位寄存器处理电路的信号输出端OUT之间；
下拉模块120连接在上拉PU节点、下拉PD节点、移位寄存器处理电路的信号输出端OUT以及低电平信号端Vss之间，用于在移位寄存器的非工作时间内且下拉PD节点为高电平时维持上拉PU节点和移位寄存器处理电路的信号输出端OUT为低电平；其中，下拉PD节点与下拉信号端CLKB相连。
具体地，在本发明实施例提供的上述移位寄存器中，下拉模块120可以有多种结构，下面以图3和图4所示的结构来具体说明本发明实施例提供的上述移位寄存器。
具体地，在本发明实施例提供的上述移位寄存器中，如图3所示，下拉模块120可以具体包括：第五薄膜晶体管M5，第六薄膜晶体管M6，第七薄膜晶体管M7，第八薄膜晶体管M8，第九薄膜晶体管M9，第十薄膜晶体管M10，第十一薄膜晶体管M11和第十二薄膜晶体管M12；其中，
第五薄膜晶体管M5的源极与下拉信号端CLKB相连，漏极与下拉PD节点相连，栅极与第九薄膜晶体管M9的漏极和第十薄膜晶体管M10的漏极相连；
第六薄膜晶体管M6的栅极与上拉PU节点相连，漏极与下拉PD节点相连，源极与低电平信号端Vss相连；
第七薄膜晶体管M7的栅极与下拉PD节点相连，漏极与上拉PU节点相连，源极与低电平信号端Vss相连；
第八薄膜晶体管M8的栅极与下拉PD节点相连，漏极与移位寄存器处理电路的信号输出端OUT相连，源极与低电平信号端Vss相连；
第九薄膜晶体管M9的栅极和源极均与下拉信号端CLKB相连；
第十薄膜晶体管M10的栅极与上拉PU节点相连，源极与低电平信号端Vss相连；
第十一薄膜晶体管M11的栅极与下拉信号端CLKB相连，漏极与上拉PU节点相连，源极与信号输入端Input相连；
第十二薄膜晶体管M12的栅极与下拉信号端相连，漏极与移位寄存器处理电路的信号输出端OUT相连，源极与低电平信号端Vss相连。
下面结合图3所示的移位寄存器以及图2所示的图3的输入输出时序图，对本发明实施例移位寄存器的工作过程作以描述。具体地，选取如图2所示的输入输出时序图中的T1～T5五个阶段。下述描述中以1表示高电平信号，0表示低电平信号。
在T1阶段，Input＝1，CLK＝0，CLKB＝1，Reset＝0。由于Input＝1，因此管M1导通并控制移位寄存器开始工作，信号输入端Input通过M1将PU节点拉高并为C1充电。由于CLKB＝1，因此M9、M11和M12导通，同时将M5导通，PD节点拉高至高电平，M12导通将移位寄存器处理电路的信号输出端OUT拉低至Vss。由于PU节点被拉高，因此M6导通并将PD节点拉低至VSS。在PD节点拉高时，M8导通移位寄存器处理电路的信号输出端OUT拉低至Vss，同时由于PU节点为高电平，M3导通，但由于CLK＝0，因此移位寄存器处理电路的信号输出端OUT输出低电平信号，然后该低电平信号再经过滤波电容C1的滤波作用后从移位寄存器的信号输出端Output输入到与该移位寄存器对应的一行栅线上。T1阶段为该移位寄存器中C2的充电阶段。
T2阶段，Input＝0，CLK＝1，CLKB＝0，Reset＝0。由于Input＝0，因此M1关闭，C1的自举作用将PU节点进一步拉高。由于CLKB＝0，因此M5、M9、M11和M12关闭，并且PU节点被拉高时M6和M10导通并将PD节点拉低至Vss，因此PD节点保持低电平。由于CLK＝1，因此M3在PU节点为高电平时导通，并将CLK上的高电平经过滤波电容C1后输出到移位寄存器处理电路的信号输出端OUT，该高电平信号再经过滤波电容C1的滤波作用后从移位寄存器的信号输出端Output输入到与该移位寄存器对应的一行栅线上，使液晶面板的显示区域内位于该行栅线上的所有薄膜晶体管开启，数据线开始写入信号。T2阶段为该移位寄存器打开的阶段。
T3阶段，Input＝0，CLK＝0，CLKB＝1，Reset＝1。由于Reset＝1，因此M2和M4导通。理论上M2导通后将PU节点拉低至Vss，M4导通后低电平信号输出到移位寄存器处理电路的信号输出端OUT，从而将移位寄存器处理电路的信号输出端OUT拉低至Vss，使移位寄存器的信号输出端Output输出低电平。此外，由于CLKB＝1，M9、M11和M12导通，同时将M5导通，M5导通将PD节点拉高(此时PU节点为低电平，因此M6关闭)，M12导通将信号输出端Output拉低至Vss。在PD节点为高电平时，M7和M8导通，M7导通能够将PU节点拉低至Vss，M8导通能够将移位寄存器处理电路的信号输出端OUT拉低至Vss。由于M7、M8和M12的导通，都能够使移位寄存器处理电路的信号输出端OUT输出低电平，因此当这三个薄膜晶体管中的一个发生损坏时，另一个仍然能够保持移位寄存器处理电路的信号输出端OUT输出低电平，这种设置起到了三保险的作用，从而能够更好地避免移位寄存器的信号输出端Output在其他干扰信号的作用下变为高电平，同时从移位寄存器处理电路的信号输出端OUT输出的低电平信号经过滤波电容C1的滤波作用后再从移位寄存器的信号输出端Output输出到与该移位寄存器对应的一行栅线上，从而可以进一步的避免其所控制的一行栅线在高电平作用下打开，最终造成栅线打开错误。
T4阶段，Input＝0，CLK＝1，CLKB＝0，Reset＝0。由于CLKB＝0，Reset＝0，因此M2、M4、M5、M9、M12和M11关闭，PD节点保持高电平，M7和M8导通。M7导通能够将PU节点拉低至Vss，M8导通能够将移位寄存器处理电路的信号输出端OUT拉低至Vss，从而避免移位寄存器的信号输出端Output在其他干扰信号的作用下变为高电平，同时从移位寄存器处理电路的信号输出端OUT输出的低电平信号经过滤波电容C1的滤波作用后再从移位寄存器的信号输出端Output输出到与该移位寄存器对应的一行栅线上，从而可以进一步的避免其所控制的一行栅线在高电平作用下打开，最终造成栅线打开错误。
T5阶段，Input＝0，CLK＝0，CLKB＝1，Reset＝0。由于CLKB＝1，因此M9、M12和M11导通，M12导通将信号输出端Output拉低至Vss，同时M5导通，M5导通使PD节点保持高电平，并使M7和M8保持导通。M7导通能够将PU节点拉低至Vss，M8导通能够将移位寄存器处理电路的信号输出端OUT拉低至Vss，从而避免移位寄存器的信号输出端Output在其他干扰信号的作用下变为高电平，同时从移位寄存器处理电路的信号输出端OUT输出的低电平信号经过滤波电容C1的滤波作用后再从移位寄存器的信号输出端Output输出到与该移位寄存器对应的一行栅线上，从而可以进一步的避免其所控制的一行栅线在高电平作用下打开，最终造成栅线打开错误。
此后直到下一次信号输入端Input为高电平时，该移位寄存器重复T4和T5阶段，这T3～T5可以称为移位寄存器的非工作时间。而T1～T2阶段可以称为移位寄存器的工作时间。
实际上，在上述T3～T5的移位寄存器的非工作时间内，下拉信号的高低电平的交替，都可能导致PD点的电压变低，进而可能导致PU点出现噪声（Noise），而增加的滤波电容C1可以将噪声在从移位寄存器的信号输出端Output输出之前就及时的过滤掉，从而降低移位寄存器的噪声干扰。
或者，进一步地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图4示，下拉模块可以具体包括：第五薄膜晶体管M5，第六薄膜晶体管M6，第七薄膜晶体管M7和第八薄膜晶体管M8；其中，
第五薄膜晶体管M5的栅极和漏极与下拉信号端CLKB相连，源极与下拉PD节点相连；
第六薄膜晶体管M6的栅极与上拉PU节点相连，漏极与下拉PD节点相连，源极与低电平信号端Vss相连；
第七薄膜晶体管M7的栅极与下拉PD节点相连，漏极与上拉PU节点相连，源极与低电平信号端Vss相连。
第八薄膜晶体管M8的栅极与下拉PD节点相连，漏极与移位寄存器处理电路的信号输出端OUT相连，源极与低电平信号端Vss相连。
下面结合图4所示的移位寄存器以及图2所示的图4的输入输出时序图，对本发明实施例移位寄存器的工作过程作以描述。具体地，选取如图2所示的输入输出时序图中的T1～T5五个阶段。下述描述中以1表示高电平信号，0表示低电平信号。
在T1阶段，Input＝1，CLK＝0，CLKB＝1，Reset＝0。由于Input＝1，因此管M1导通并控制移位寄存器开始工作，信号输入端Input通过M1将PU节点拉高并为C1充电。由于CLKB＝1，因此M5导通，将PD节点拉高至高电平。由于PU节点被拉高，因此M6导通并将PD节点拉低至VSS。这样可以使M7和M8保持关闭，以免M7将PU节点拉低至VSS。由于在M5将PD节点拉高时，M6能够将PD节点拉低，因此M5和M6可以组成反相器。在PD节点为高电平时，M3导通，但由于CLK＝0，因此移位寄存器处理电路的信号输出端OUT输出低电平信号，然后该低电平信号再经过滤波电容C1的滤波作用后从移位寄存器的信号输出端Output输入到与该移位寄存器对应的一行栅线上。T1阶段为该移位寄存器中C2的充电阶段。
T2阶段，Input＝0，CLK＝1，CLKB＝0，Reset＝0。由于Input＝0，因此M1关闭，C1的自举作用将PU节点进一步拉高。由于CLKB＝0，因此M5关闭，并且PU节点被拉高时M6导通并将PD节点拉低至Vss，因此PD节点保持低电平。由于CLK＝1，因此M3在PU节点为高电平时导通，并将CLK上的高电平经过滤波电容C1后输出到移位寄存器处理电路的信号输出端OUT，该高电平信号再经过滤波电容C1的滤波作用后从移位寄存器的信号输出端Output输入到与该移位寄存器对应的一行栅线上，使液晶面板的显示区域内位于该行栅线上的所有薄膜晶体管开启，数据线开始写入信号。T2阶段为该移位寄存器打开的阶段。
T3阶段，Input＝0，CLK＝0，CLKB＝1，Reset＝1。由于Reset＝1，因此M2和M4导通。理论上M2导通后将PU节点拉低至Vss，M4导通后低电平信号输出到移位寄存器处理电路的信号输出端OUT，从而将移位寄存器处理电路的信号输出端OUT拉低至Vss，使移位寄存器的信号输出端Output输出低电平。此外，由于CLKB＝1，因此M5导通，将PD节点拉高(此时PU节点为低电平，因此M6关闭)。在PD节点为高电平时，M7和M8导通，M7导通能够将PU节点拉低至Vss，M8导通能够将移位寄存器处理电路的信号输出端OUT拉低至Vss。由于M7和M8能够同时导通，并最终能够使移位寄存器处理电路的信号输出端OUT输出低电平，因此当这两个薄膜晶体管中的一个发生损坏时，另一个仍然能够保持移位寄存器处理电路的信号输出端OUT输出低电平，这种设置起到了双保险的作用，从而能够更好地避免移位寄存器的信号输出端Output在其他干扰信号的作用下变为高电平，同时从移位寄存器处理电路的信号输出端OUT输出的低电平信号经过滤波电容C1的滤波作用后再从移位寄存器的信号输出端Output输出到与该移位寄存器对应的一行栅线上，从而可以进一步的避免其所控制的一行栅线在高电平作用下打开，最终造成栅线打开错误。
T4阶段，Input＝0，CLK＝1，CLKB＝0，Reset＝0。由于CLKB＝0，Reset＝0，因此M5、M2和M4关闭，PD节点保持高电平，M7和M8导通。M7导通能够将PU节点拉低至Vss，M8导通能够将移位寄存器处理电路的信号输出端OUT拉低至Vss，从而避免移位寄存器的信号输出端Output在其他干扰信号的作用下变为高电平，同时从移位寄存器处理电路的信号输出端OUT输出的低电平信号经过滤波电容C1的滤波作用后再从移位寄存器的信号输出端Output输出到与该移位寄存器对应的一行栅线上，从而可以进一步的避免其所控制的一行栅线在高电平作用下打开，最终造成栅线打开错误。
T5阶段，Input＝0，CLK＝0，CLKB＝1，Reset＝0。由于CLKB＝1，因此M5导通，使PD节点保持高电平，并使M7和M8保持导通。M7导通能够将PU节点拉低至Vss，M8导通能够将移位寄存器处理电路的信号输出端OUT拉低至Vss，从而避免移位寄存器的信号输出端Output在其他干扰信号的作用下变为高电平，同时从移位寄存器处理电路的信号输出端OUT输出的低电平信号经过滤波电容C1的滤波作用后再从移位寄存器的信号输出端Output输出到与该移位寄存器对应的一行栅线上，从而可以进一步的避免其所控制的一行栅线在高电平作用下打开，最终造成栅线打开错误。
此后直到下一次信号输入端Input为高电平时，该移位寄存器重复T4和T5阶段，这T3～T5可以称为移位寄存器的非工作时间。而T1～T2阶段可以称为移位寄存器的工作时间。
实际上，在上述T3～T5的移位寄存器的非工作时间内，CLKB信号的高低电平的交替，都可能导致PD点的电压变低，进而可能导致PU点出现Noise而增加的滤波电容C1可以将噪声在从移位寄存器的信号输出端Output输出之前就及时的过滤掉，从而降低移位寄存器的噪声干扰。
以上举例说明只是以图3和图4所示的移位寄存器来进行说明的，本发明实施例提供的移位寄存器可以通过在任何现有技术的移位寄存器的信号输出端增加滤波模块实现，在此不做限定。
基于统一发明构思，本发明实施例还提供了一种移位寄存器的制作方法，包括形成移位寄存器处理电路的图案和滤波电容的图案；其中，
移位寄存器处理电路的信号输出端与移位寄存器的信号输出端相连，移位寄存器的信号输出端与栅线相连；滤波电容的第一电极连接于移位寄存器处理电路的信号输出端与移位寄存器的信号输出端之间，滤波电容的第二电极接地；滤波电容用于对移位寄存器处理电路的信号输出端输出的初始栅极扫描信号进行噪声消除处理，并将经过噪声消除处理后的栅极扫描信号输入到移位寄存器的信号输出端。
较佳地，在本发明实施例提供的上述制作方法中，形成滤波电容的图案，具体包括：
通过一次构图工艺，在形成移位寄存器中的薄膜晶体管的栅电极的图案的同时形成滤波电容的第一电极的图案；和/或通过一次构图工艺，在形成移位寄存器中的薄膜晶体管的源漏电极的图案的同时形成滤波电容的第二电极的图案。这样在制备时，不用增加新的制备工艺，仅需变更对应的各个膜层的构图即可实现，节省了生产成本，提高了生产效率。
或者，较佳地，在本发明实施例提供的上述制作方法中，形成滤波电容的图案，具体包括：
通过一次构图工艺，在形成所述移位寄存器中的薄膜晶体管的源漏电极的图案的同时形成所述滤波电容的第一电极的图案；和/或通过一次构图工艺，在形成所述移位寄存器中的薄膜晶体管的栅电极的图案的同时形成所述滤波电容的第二电极的图案。这样在制备时，不用增加新的制备工艺，仅需变更对应的各个膜层的构图即可实现，节省了生产成本，提高了生产效率。
基于同一发明构思，本发明实施例还提供了一种栅线集成驱动电路，如图6所示，包括串联的多个移位寄存器，除第一个移位寄存器和最后一个移位寄存器之外，其余每个移位寄存器的信号输出端Output均向与其相邻的下一个移位寄存器的信号输入端输入触发信号，并向与其相邻的上一个移位寄存器的复位信号端输入复位信号；第一个移位寄存器的信号输出端Output向第二个移位寄存器的信号输入端输入触发信号；最后一个移位寄存器的信号输出端Output向自身以及上一个移位寄存器的复位信号端输入复位信号。
为了方便说明，图6中仅示出了五个移位寄存器，分别为第N-2级移位寄存器、第N-1级移位寄存器、第N级移位寄存器、第N+1级移位寄存器、第N+2级移位寄存器。其中，第N级移位寄存器的信号输出端Output（n）不仅向第N-1级移位寄存器反馈信号，同时还向第N+1级移位寄存器输出触发信号。
一般地，第一个移位寄存器的信号输入端输入帧起始信号；第奇数个移位寄存器的时钟信号端输入系统第一时钟信号，下拉信号端输入系统第二时钟信号；第偶数个移位寄存器的时钟信号端输入系统第二时钟信号，下拉信号端输入系统第一时钟信号；第一时钟信号与第二时钟信号周期性交替。
具体地，上述栅线集成驱动电路中的每个移位寄存器的具体结构与本发明上述移位寄存器在功能和结构上均相同，重复之处不再赘述。
基于同一发明构思，本发明实施例还提供了一种阵列基板，包括上述的栅线集成驱动电路，其具体实施可参见上述栅线集成驱动电路的描述，相同之处不再赘述。
基于同一发明构思，本发明实施例还提供了一种显示器，包括上述的阵列基板，其具体实施可参见上述阵列基板的描述，相同之处不再赘述。
本发明实施例提供的一种移位寄存器、其制作方法、栅线集成驱动电路、阵列基板及显示器，由于在现有的移位寄存器处理电路的信号输出端与移位寄存器信号输出端之间增加了一个滤波模块，该滤波模块可以在移位寄存器向栅线输入栅极扫描信号之前进行信号滤波处理以消除噪声，从而有效地降低了移位寄存器输入到栅线的栅极扫描信号中的噪声，进而避免了噪声所造成的液晶显示器的显示画面出现异常的问题。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种移位寄存器，包括移位寄存器处理电路，所述移位寄存器处理电路的信号输出端与所述移位寄存器的信号输出端相连，所述移位寄存器的信号输出端与栅线相连；其特征在于，还包括：
连接于所述移位寄存器处理电路的信号输出端与所述移位寄存器的信号输出端之间的滤波模块，所述滤波模块用于对所述移位寄存器处理电路的信号输出端输出的初始栅极扫描信号进行噪声消除处理，并将经过噪声消除处理后的栅极扫描信号输入到所述移位寄存器的信号输出端。
2.如权利要求1所述的移位寄存器，其特征在于，所述滤波模块包括：滤波电容；其中，
所述滤波电容的第一电极分别与所述移位寄存器处理电路的信号输出端和所述移位寄存器的信号输出端相连；
所述滤波电容的第二电极接地。
3.如权利要求2所述的移位寄存器，其特征在于，所述滤波电容的第一电极与所述移位寄存器中的薄膜晶体管的栅电极设置为同层同材质；和/或
所述滤波电容的第二电极与所述移位寄存器中的薄膜晶体管的源漏电极设置为同层同材质。
4.如权利要求2所述的移位寄存器，其特征在于，所述滤波电容的第一电极与所述移位寄存器中的薄膜晶体管的源漏电极设置为同层同材质；和/或
所述滤波电容的第二电极与所述移位寄存器中的薄膜晶体管的栅电极设置为同层同材质。
5.一种移位寄存器的制作方法，其特征在于，包括形成移位寄存器处理电路的图案和滤波电容的图案；其中，
所述移位寄存器处理电路的信号输出端与所述移位寄存器的信号输出端相连，所述移位寄存器的信号输出端与栅线相连；所述滤波电容的第一电极连接于所述移位寄存器处理电路的信号输出端与所述移位寄存器的信号输出端之间，所述滤波电容的第二电极接地；所述滤波电容用于对所述移位寄存器处理电路的信号输出端输出的初始栅极扫描信号进行噪声消除处理，并将经过噪声消除处理后的栅极扫描信号输入到所述移位寄存器的信号输出端。
6.如权利要求5所述的制作方法，其特征在于，所述形成滤波电容的图案，具体包括：
通过一次构图工艺，在形成所述移位寄存器中的薄膜晶体管的栅电极的图案的同时形成所述滤波电容的第一电极的图案；和/或
通过一次构图工艺，在形成所述移位寄存器中的薄膜晶体管的源漏电极的图案的同时形成所述滤波电容的第二电极的图案。
7.如权利要求5所述的制作方法，其特征在于，所述形成滤波电容的图案，具体包括：
通过一次构图工艺，在形成所述移位寄存器中的薄膜晶体管的源漏电极的图案的同时形成所述滤波电容的第一电极的图案；和/或
通过一次构图工艺，在形成所述移位寄存器中的薄膜晶体管的栅电极的图案的同时形成所述滤波电容的第二电极的图案。
8.一种栅线集成驱动电路，其特征在于，包括串联的多个如权利要求1-4任一项所述的移位寄存器，除第一个移位寄存器和最后一个移位寄存器之外，其余每个移位寄存器的信号输出端均向与其相邻的下一个移位寄存器的信号输入端输入触发信号，并向与其相邻的上一个移位寄存器的复位信号端输入复位信号；第一个移位寄存器的信号输出端向第二个移位寄存器的信号输入端输入触发信号；最后一个移位寄存器的信号输出端向自身以及上一个移位寄存器的复位信号端输入复位信号。
9.一种阵列基板，其特征在于，包括如权利要求8所述的栅线集成驱动电路。
10.一种显示器，其特征在于，包括如权利要求9所述的阵列基板。
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|---|---|
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105575357A (zh) * | 2016-03-22 | 2016-05-11 | 京东方科技集团股份有限公司 | 移位寄存器、栅线集成驱动电路、其驱动方法及显示装置 |
| WO2016150061A1 (zh) * | 2015-03-26 | 2016-09-29 | 京东方科技集团股份有限公司 | 一种移位寄存器、栅极驱动电路、显示面板及显示装置 |
| CN106097996A (zh) * | 2016-06-13 | 2016-11-09 | 武汉华星光电技术有限公司 | 一种goa电路及液晶显示器 |
| WO2017054264A1 (zh) * | 2015-09-29 | 2017-04-06 | 深圳市华星光电技术有限公司 | 一种goa电路及液晶显示器 |
| CN108268177A (zh) * | 2018-02-12 | 2018-07-10 | 京东方科技集团股份有限公司 | 信号处理方法及电路、触控显示装置 |
| CN110599959A (zh) * | 2019-08-08 | 2019-12-20 | 南京中电熊猫平板显示科技有限公司 | 触发驱动电路及显示装置 |
| CN110928082A (zh) * | 2019-11-01 | 2020-03-27 | 武汉华星光电技术有限公司 | 一种阵列基板和显示面板 |
| CN113380168A (zh) * | 2021-05-20 | 2021-09-10 | 北海惠科光电技术有限公司 | 一种移位寄存器、栅极驱动电路和显示面板 |
| CN115881038A (zh) * | 2023-03-03 | 2023-03-31 | 惠科股份有限公司 | 发光驱动电路、时序控制方法和显示面板 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070057899A1 (en) * | 2005-09-09 | 2007-03-15 | Tpo Displays Corp. | Liquid crystal driving circuit and liquid crystal display device including the same |
| CN101154343A (zh) * | 2006-09-29 | 2008-04-02 | 株式会社半导体能源研究所 | 显示设备 |
| CN101261881A (zh) * | 2007-03-05 | 2008-09-10 | 三菱电机株式会社 | 移位寄存器电路以及具有该电路的图像显示装置 |
| CN101515431A (zh) * | 2008-02-22 | 2009-08-26 | 财团法人工业技术研究院 | 栅极驱动器用的平移寄存器 |
| CN102455555A (zh) * | 2010-10-28 | 2012-05-16 | 京东方科技集团股份有限公司 | Tft-lcd及其驱动方法和阵列基板制造方法 |
| CN103000151A (zh) * | 2012-11-29 | 2013-03-27 | 京东方科技集团股份有限公司 | 一种栅极驱动装置及显示设备 |
| CN103065578A (zh) * | 2012-12-13 | 2013-04-24 | 京东方科技集团股份有限公司 | 一种移位寄存器单元、栅极驱动电路和显示装置 |
| CN103489483A (zh) * | 2013-09-02 | 2014-01-01 | 合肥京东方光电科技有限公司 | 移位寄存器单元电路、移位寄存器、阵列基板及显示设备 |
-
2014
- 2014-03-14 CN CN201410095533.2A patent/CN103943081A/zh active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070057899A1 (en) * | 2005-09-09 | 2007-03-15 | Tpo Displays Corp. | Liquid crystal driving circuit and liquid crystal display device including the same |
| CN101154343A (zh) * | 2006-09-29 | 2008-04-02 | 株式会社半导体能源研究所 | 显示设备 |
| CN101261881A (zh) * | 2007-03-05 | 2008-09-10 | 三菱电机株式会社 | 移位寄存器电路以及具有该电路的图像显示装置 |
| CN101515431A (zh) * | 2008-02-22 | 2009-08-26 | 财团法人工业技术研究院 | 栅极驱动器用的平移寄存器 |
| CN102455555A (zh) * | 2010-10-28 | 2012-05-16 | 京东方科技集团股份有限公司 | Tft-lcd及其驱动方法和阵列基板制造方法 |
| CN103000151A (zh) * | 2012-11-29 | 2013-03-27 | 京东方科技集团股份有限公司 | 一种栅极驱动装置及显示设备 |
| CN103065578A (zh) * | 2012-12-13 | 2013-04-24 | 京东方科技集团股份有限公司 | 一种移位寄存器单元、栅极驱动电路和显示装置 |
| CN103489483A (zh) * | 2013-09-02 | 2014-01-01 | 合肥京东方光电科技有限公司 | 移位寄存器单元电路、移位寄存器、阵列基板及显示设备 |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10121436B2 (en) | 2015-03-26 | 2018-11-06 | Boe Technology Group Co., Ltd. | Shift register, a gate driving circuit, a display panel and a display apparatus |
| WO2016150061A1 (zh) * | 2015-03-26 | 2016-09-29 | 京东方科技集团股份有限公司 | 一种移位寄存器、栅极驱动电路、显示面板及显示装置 |
| WO2017054264A1 (zh) * | 2015-09-29 | 2017-04-06 | 深圳市华星光电技术有限公司 | 一种goa电路及液晶显示器 |
| CN105575357B (zh) * | 2016-03-22 | 2017-12-05 | 京东方科技集团股份有限公司 | 移位寄存器、栅线集成驱动电路、其驱动方法及显示装置 |
| CN105575357A (zh) * | 2016-03-22 | 2016-05-11 | 京东方科技集团股份有限公司 | 移位寄存器、栅线集成驱动电路、其驱动方法及显示装置 |
| CN106097996A (zh) * | 2016-06-13 | 2016-11-09 | 武汉华星光电技术有限公司 | 一种goa电路及液晶显示器 |
| CN106097996B (zh) * | 2016-06-13 | 2018-02-16 | 武汉华星光电技术有限公司 | 一种goa电路及液晶显示器 |
| CN108268177A (zh) * | 2018-02-12 | 2018-07-10 | 京东方科技集团股份有限公司 | 信号处理方法及电路、触控显示装置 |
| CN108268177B (zh) * | 2018-02-12 | 2020-12-11 | 京东方科技集团股份有限公司 | 信号处理方法及电路、触控显示装置 |
| CN110599959A (zh) * | 2019-08-08 | 2019-12-20 | 南京中电熊猫平板显示科技有限公司 | 触发驱动电路及显示装置 |
| CN110928082A (zh) * | 2019-11-01 | 2020-03-27 | 武汉华星光电技术有限公司 | 一种阵列基板和显示面板 |
| CN113380168A (zh) * | 2021-05-20 | 2021-09-10 | 北海惠科光电技术有限公司 | 一种移位寄存器、栅极驱动电路和显示面板 |
| CN113380168B (zh) * | 2021-05-20 | 2022-09-27 | 北海惠科光电技术有限公司 | 一种移位寄存器、栅极驱动电路和显示面板 |
| CN115881038A (zh) * | 2023-03-03 | 2023-03-31 | 惠科股份有限公司 | 发光驱动电路、时序控制方法和显示面板 |
| US11967275B1 (en) | 2023-03-03 | 2024-04-23 | HKC Corporation Limited | Light-emitting drive circuit, method for timing control, and display panel |
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