CN105575357A - 移位寄存器、栅线集成驱动电路、其驱动方法及显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器、栅线集成驱动电路、其驱动方法及显示装置，输入模块在信号输入端的控制下，控制第一节点的电位；输出模块在第一节点的控制下，将第一信号控制端的信号通过信号输出端输出；下拉驱动模块在第二信号控制端和第一节点的控制下，控制第二节点的电位；下拉模块在第三信号控制端和第二节点的控制下，控制第一节点和信号输出端的电位；复位模块在第四信号控制端和复位信号端的控制下，对信号输出端进行复位。由于这样通过上述五个模块的相互配合，当异常情况发生时，如关机瞬间或者检测到静电发生时，可以实现移位寄存器全部打开进行放噪的功能。

Description

移位寄存器、栅线集成驱动电路、其驱动方法及显示装置

技术领域

本发明涉及显示技术领域，尤指一种移位寄存器、栅线集成驱动电路、其驱动方法及显示装置。

背景技术

在科技发展日新月异的现今时代中，液晶显示器已经广泛地应用在电子显示产品上，如电视机、计算机、手机及个人数字助理等。液晶显示器包括数据驱动器(SourceDriver)、栅极驱动装置(GateDriver)及液晶显示面板等。其中，液晶显示面板中具有像素阵列，而栅极驱动装置用以依序开启像素阵列中对应的像素行，以将数据驱动器输出的像素数据传输至像素，进而显示待显图像。

目前，栅极驱动装置一般通过阵列工艺形成在液晶显示器的阵列基板上，即阵列基板行驱动(GateDriveronArray,GOA)工艺，这种集成工艺不仅节省了成本，而且可以做到液晶面板(Panel)两边对称的美观设计，同时，也省去了栅极集成电路(IC，IntegratedCircuit)的绑定(Bonding)区域以及扇出(Fan-out)的布线空间，从而可以实现窄边框的设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。

现有的栅极驱动装置通常由多个级联的移位寄存器构成；其中各级移位寄存器的信号输出端所输出信号一般是由上拉节点和时钟信号控制的，每一级移位寄存器的输出信号作为下一级移位寄存器的输入信号，并作为上一级移位寄存器的复位信号。

通常栅极集成电路中的栅极驱动芯片可以支持栅极全开功能，即在静电(ESD)发生或者关机时将所有栅极输入信号全部打开，从而对存储电容进行放电，规避异常情况下的残影等画面异常显示的问题。但是对于传统的GOA电路来说，由于下一级移位寄存器的输出高电平时会使得上一级移位寄存器输出端输出低电平，因此逻辑上无法实现，客观上造成GOA电路中所有的移位寄存器无法全部打开进行放噪，产生异常显示。

发明内容

有鉴于此，本发明实施例提供一种移位寄存器、栅线集成驱动电路、其驱动方法及显示装置，当关机瞬间或者检测到静电发生时，可以实现移位寄存器全部打开进行放噪的功能。

因此，本发明实施例提供了一种移位寄存器，包括：包括：输入模块，输出模块，下拉驱动模块，下拉模块，复位模块；其中，

所述输入模块的第一端与信号输入端连接、第二端与第一节点连接；所述输入模块用于在所述信号输入端的控制下，控制所述第一节点的电位；

所述输出模块的第一端与所述第一节点连接、第二端与第一信号控制端连接、第三端与信号输出端连接；所述输出模块用于在所述第一节点的控制下，将所述第一信号控制端的信号通过所述信号输出端输出；

所述下拉驱动模块的第一端与第二信号控制端连接、第二端与所述第一节点连接、第三端与电平信号端连接、第四端与第二节点连接；所述下拉驱动模块用于在所述第二信号控制端和第一节点的控制下，控制所述第二节点的电位；

所述下拉模块的第一端与电平信号端连接、第二端与所述第一节点连接、第三端与所述信号输出端连接、第四端与第三信号控制端连接、第五端与所述第二节点连接；所述下拉模块用于在所述第三信号控制端和第二节点的控制下，控制所述第一节点和信号输出端的电位；

所述复位模块的第一端与所述电平信号端连接、第二端与所述第一节点连接、第三端与所述信号输出端连接、第四端与所述第四信号控制端连接、第五端与复位信号端连接；所述复位模块用于在所述第四信号控制端和复位信号端的控制下，对所述信号输出端进行复位。

在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述下拉模块包括：

第一开关晶体管，其栅极与所述第三信号控制端连接、源极与所述第二节点连接；

第二开关晶体管，其栅极与所述第一开关晶体管的漏极连接、源极与所述电平信号端连接、漏极与所述第一节点连接；

第三开关晶体管，其栅极与所述第一开关晶体管的漏极连接、源极与所述电平信号端连接、漏极与所述信号输出端连接。

在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述复位模块包括：

第四开关晶体管，其栅极与所述第四信号控制端连接、源极与所述复位信号端连接；

第五开关晶体管，其栅极与所述第四开关晶体管的漏极连接、源极与所述电平信号端连接、漏极与所述第一节点连接；

第六开关晶体管，其栅极与所述第四开关晶体管的漏极连接、源极与所述电平信号端连接、漏极与所述信号输出端连接。

在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述输入模块包括：

第七开关晶体管，其栅极和源极分别与所述信号输入端连接、漏极与所述第一节点连接。

在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述输出模块包括：

第八开关晶体管，其栅极与所述第一节点连接、源极与所述第一信号控制端连接、漏极与所述信号输出端连接；

连接在所述第一节点和所述信号输出端之间的电容。

在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述下拉驱动模块包括：

第九开关晶体管，其栅极和源极分别与所述第二信号控制端连接；

第十开关晶体管，其栅极与所述第九开关晶体管的漏极连接、源极与所述第九开关晶体管的源极连接、漏极与所述第二节点连接；

第十一开关晶体管，其栅极与所述第一节点连接、源极与所述第九开关晶体管的漏极连接、漏极与所述电平信号端连接；

第十二开关晶体管，其栅极与所述第一节点连接、源极与所述电平信号端连接、漏极与所述第二节点连接。

在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，在所述移位寄存器正常工作时，所述第一信号控制端和所述第二信号控制端输入的信号为反相的时钟信号，所述第三信号控制端和第四信号控制端为高电平，所述电平信号端为低电平；

在所述移位寄存器发生静电或关机瞬间时，所述第一信号控制端和第二信号控制端为高电平，所述第三信号控制端、第四信号控制端和电平信号端为低电平。

在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述第一信号控制端与所述第二信号控制端为同一信号控制端。

本发明实施例提供的一种栅线集成驱动电路，包括串联的多个本发明实例例提供的移位寄存器，除第一个移位寄存器和最后一个移位寄存器之外，其余每个移位寄存器均向与其相邻的下一个移位寄存器的信号输入端输入触发信号，并向与其相邻的上一个移位寄存器的复位信号端输入复位信号；第一个移位寄存器向第二个移位寄存器的信号输入端输入触发信号；最后一个移位寄存器向自身以及上一个移位寄存器的复位信号端输入复位信号。

本发明实施例还提供了一种上述栅线集成驱动电路的驱动方法，包括：正常工作阶段、发生静电或关机瞬间阶段；

在所述正常工作阶段，所有的移位寄存器依次输出开启信号；

在所述发生静电或关机瞬间阶段，所有的移位寄存器同时输出开启信号。

本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述栅线集成驱动电路。

本发明实施例的有益效果包括：

本发明实施例提供的一种移位寄存器、栅线集成驱动电路、其驱动方法及显示装置，该移位寄存器包括：输入模块，输出模块，下拉驱动模块，下拉模块，复位模块；其中，输入模块的第一端与信号输入端连接、第二端与第一节点连接；输入模块用于在信号输入端的控制下，控制第一节点的电位；输出模块的第一端与第一节点连接、第二端与第一信号控制端连接、第三端与信号输出端连接；输出模块用于在第一节点的控制下，将第一信号控制端的信号通过信号输出端输出；下拉驱动模块的第一端与第二信号控制端连接、第二端与第一节点连接、第三端与电平信号端连接、第四端与第二节点连接；下拉驱动模块用于在第二信号控制端和第一节点的控制下，控制第二节点的电位；下拉模块的第一端与电平信号端连接、第二端与第一节点连接、第三端与信号输出端连接、第四端与第三信号控制端连接、第五端与第二节点连接；下拉模块用于在第三信号控制端和第二节点的控制下，控制第一节点和信号输出端的电位；复位模块的第一端与电平信号端连接、第二端与第一节点连接、第三端与信号输出端连接、第四端与第四信号控制端连接、第五端与复位信号端连接；复位模块用于在第四信号控制端和复位信号端的控制下，对信号输出端进行复位。由于这样通过上述五个模块的相互配合，在移位寄存器正常工作时，可以有效控制第一节点和信号输出端放燥；当发生异常情况时，如关机瞬间或者检测到静电发生时，可以实现移位寄存器全部打开进行放噪的功能。

附图说明

图1为本发明实施例提供的移位寄存器的结构示意图；

图2为本发明实施例提供的移位寄存器的具体结构示意图之一；

图3为本发明实施例提供的移位寄存器的具体结构示意图之二；

图4为本发明实施例提供的移位寄存器正常工作时的时序图；

图5为本发明实施例提供的移位寄存器发生静电或关机瞬间时的时序图；

图6为本发明实施例提供的栅线集成驱动电路的示意图；

图7为本发明实施例提供的栅线集成驱动电路在正常工作阶段的时序图；

图8为本发明实施例提供的栅线集成驱动电路在发生静电或关机瞬间阶段的时序图。

具体实施方式

下面结合附图，对本发明实施例提供的移位寄存器、栅线集成驱动电路、其驱动方法及显示装置的具体实施方式进行详细地说明。

本发明实施例提供了一种移位寄存器，如图1所示，包括：输入模块1，输出模块2，下拉驱动模块3，下拉模块4，复位模块5；其中，

输入模块1的第一端与信号输入端Input连接、第二端与第一节点PU连接；输入模块1用于在信号输入端Input的控制下，控制第一节点PU的电位；

输出模块2的第一端与第一节点PU连接、第二端与第一信号控制端Control1连接、第三端与信号输出端Output连接；输出模块2用于在第一节点PU的控制下，将第一信号控制端Control1的信号通过信号输出端Output输出；

下拉驱动模块3的第一端与第二信号控制端Control2连接、第二端与第一节点PU连接、第三端与电平信号端Vss连接、第四端与第二节点PD连接；下拉驱动模块3用于在第二信号控制端Control2和第一节点PU的控制下，控制第二节点PD的电位；

下拉模块4的第一端与电平信号端Vss连接、第二端与第一节点PU连接、第三端与信号输出端Output连接、第四端与第三信号控制端Control3连接、第五端与第二节点PD连接；下拉模块4用于在第三信号控制端Control3和第二节点PD的控制下，控制第一节点PU和信号输出端Output的电位；

复位模块5的第一端与电平信号端Vss连接、第二端与第一节点PU连接、第三端与信号输出端Output连接、第四端与第四信号控制端Control4连接、第五端与复位信号端Reset连接；复位模块5用于在第四信号控制端Control4和复位信号端Reset的控制下，对信号输出端Output进行复位。

在本发明实施例提供的上述移位寄存器，包括：输入模块，输出模块，下拉驱动模块，下拉模块，复位模块；其中，输入模块的第一端与信号输入端连接、第二端与第一节点连接；输入模块用于在信号输入端的控制下，控制第一节点的电位；输出模块的第一端与第一节点连接、第二端与第一信号控制端连接、第三端与信号输出端连接；输出模块用于在第一节点的控制下，将第一信号控制端的信号通过信号输出端输出；下拉驱动模块的第一端与第二信号控制端连接、第二端与第一节点连接、第三端与电平信号端连接、第四端与第二节点连接；下拉驱动模块用于在第二信号控制端和第一节点的控制下，控制第二节点的电位；下拉模块的第一端与电平信号端连接、第二端与第一节点连接、第三端与信号输出端连接、第四端与第三信号控制端连接、第五端与第二节点连接；下拉模块用于在第三信号控制端和第二节点的控制下，控制第一节点和信号输出端的电位；复位模块的第一端与电平信号端连接、第二端与第一节点连接、第三端与信号输出端连接、第四端与第四信号控制端连接、第五端与复位信号端连接；复位模块用于在第四信号控制端和复位信号端的控制下，对信号输出端进行复位。由于这样通过上述五个模块的相互配合，在移位寄存器正常工作时，可以有效控制第一节点和信号输出端放燥；当发生异常情况时，如关机瞬间或者检测到静电发生时，可以实现移位寄存器全部打开进行放噪的功能。

下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。

在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2所示，下拉模块4具体包括：第一开关晶体管T1、第二开关晶体管T2和第三开关晶体管T3；其中，

第一开关晶体管T1的栅极与第三信号控制端Control3连接、源极与第二节点PD连接；

第二开关晶体管T2的栅极与第一开关晶体管T1的漏极连接、源极与电平信号端Vss连接、漏极与第一节点PU连接；

第三开关晶体管T3的栅极与第一开关晶体管T1的漏极连接、源极与电平信号端Vss连接、漏极与信号输出端Output连接。

具体地，在第三信号控制端Control3的控制下，在第一开关晶体管T1导通时，可以控制第二节点PD分别与第二开关晶体管T2和第三开关晶体管T3导通，在第一开关晶体管T1截止时，可以控制第二节点PD分别与第二开关晶体管T2和第三开关晶体管T3断开；即在第一开关晶体管T1导通时，第二节点PD为高电平时，第二开关晶体管T2和第三开关晶体管T3导通，电平信号端Vss将信号通过第二开关晶体管T2和第三开关晶体管T3传输至第一节点PU和信号输出端Output，进而可以控制第一节点PU和信号输出端Output的电位；第一节点PD为低电平时，第二开关晶体管T2和第三开关晶体管T3截止。

以上仅是举例说明移位寄存器中下拉模块的具体结构，在具体实施时，下拉模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2所示，复位模块5具体包括：第四开关晶体管T4、第五开关晶体管T5和第六开关晶体管T6；其中，

第四开关晶体管T4的栅极与第四信号控制端Control4连接、源极与复位信号端Reset连接；

第五开关晶体管T5的栅极与第四开关晶体管T4的漏极连接、源极与电平信号端Vss连接、漏极与第一节点PU连接；

第六开关晶体管T6的栅极与第四开关晶体管T4的漏极连接、源极与电平信号端Vss连接、漏极与信号输出端Output连接。

具体地，在第四信号控制端Control4的控制下，第四开关晶体管T4导通时，可以控制复位信号端Reset分别和第五开关晶体管T5和第六开关晶体管T6导通，在第四开关晶体管T4截止时，可以控制复位信号端Reset分别和第五开关晶体管T5和第六开关晶体管T6断开；即在第四开关晶体管T4导通时，复位信号端Reset为高电平时，第五开关晶体管T5和第六开关晶体管T6导通，电平信号端Vss将信号通过第五开关晶体管T5和第六开关晶体管T6传输至第一节点PU和信号输出端Output，进而可以控制第一节点PU和信号输出端Output的电位；复位信号端Reset为低电平时，第五开关晶体管T5和第六开关晶体管T6截止。

以上仅是举例说明移位寄存器中复位模块的具体结构，在具体实施时，复位模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2所示，输入模块1包括：第七开关晶体管T7；其中，

第七开关晶体管T7的栅极和源极分别与信号输入端Input连接、漏极与第一节点PU连接。

以上仅是举例说明移位寄存器中输入模块的具体结构，在具体实施时，输入模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2所示，输出模块2具体包括：第八开关晶体管T8和电容C1；其中，

第八开关晶体管T8的栅极与第一节点PU连接、源极与第一信号控制端Control1连接、漏极与信号输出端Output连接；

电容C1连接在第一节点PU和信号输出端Output之间。

以上仅是举例说明移位寄存器中输出模块的具体结构，在具体实施时，输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2所示，下拉驱动模块3具体包括：第九开关晶体管T9、第十开关晶体管T10、第十一开关晶体管T11和第十二开关晶体管T12；其中，

第九开关晶体管T9的栅极和源极分别与第二信号控制端Control2连接；

第十开关晶体管T10的栅极与第九开关晶体管T9的漏极连接、源极与第九开关晶体管T9的源极连接、漏极与第二节点PD连接；

第十一开关晶体管T11的栅极与第一节点PU连接、源极与第九开关晶体管T9的漏极连接、漏极与电平信号端Vss连接；

第十二开关晶体管T12的栅极与第一节点PU连接、源极与电平信号端Vss连接、漏极与第二节点PD连接。

以上只是举例说明移位寄存器中下拉驱动模块的具体结构，在具体实施时，下拉驱动模块的具体结构不局限于本发明实施例提供的上述结构，还可以是本领域技术人员熟知的其他结构，在此不做限定。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，当第一开关晶体管T1和第四开关晶体管T4均可以为N型开关晶体管或均可以为P型开关晶体管。这样可以将第三信号控制端Control3和第四信号控制端Control4设置为同一信号控制端。如图3所示，第三信号控制端Control3和第四信号控制端Control4设置为同一信号控制端，即信号控制端Control。此时，通过将第一开关晶体管T1和第四开关晶体管T4设置为同一类型的开关晶体管，信号控制端Control可以同时控制第一开关晶体管T1和第四开关晶体管T4的导通和截止，这样可以进一步减少了信号线的数量。

需要说明的是本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，ThinFilmTransistor)，也可以是金属氧化物半导体场效应管(MOS，MetalOxideScmiconductor)，在此不做限定。在具体实施中，这些开关晶体管的源极和漏极根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。

在具体实施时，在本发明实施例提供的上述移位寄存器中，当移位寄存器中所有的开关晶体管为N型时，在移位寄存器正常工作时，第一信号控制端Control1和第二信号控制端Control2输入的信号为反相的时钟信号，第三信号控制端Control3和第四信号控制端Control4为高电平，电平信号端Vss为低电平；在移位寄存器发生静电或关机瞬间时，第一信号控制端Control1和第二信号控制端Control2为高电平，第三信号控制端Control3、第四信号控制端Control4和电平信号端Vss为低电平。

下面以N型晶体管为例，对本发明实施例移位寄存器的工作过程作以描述。下述描述中以1表示高电平，0表示低电平。

具体地，以图3所示的移位寄存器的结构为例对其正常工作时，以及发生静电或关机瞬间时，这两种状况进行分别描述。图3所示的移位寄存器中，所有开关晶体管均为N型晶体管，各N型开关晶体管在高电平作用下导通，在低电平作用下截止；输入信号端Input的有效脉冲信号为高电平信号。

(一)、在移位寄存器正常工作时：

信号控制端Control为高电平，第一信号控制端Control1和第二信号控制端Control2输入的信号为反相的时钟信号，电平信号端Vss为低电平，对应的输入输出时序图如图4所示。具体地，选取如图4所示的输入输出时序图中的t1、t2、t3、t4和t5五个阶段。

在第一阶段t1，Input＝1，Control＝1，Reset＝0，Control1＝0，Control2＝1。

在t1阶段，由于Control为高电平，第一开关晶体管T1和第四开关晶体管T4导通；由于Reset为低电平，第五开关晶体管T5和第六开关晶体管T6截止；由于Input为高电平，第七开关晶体管T7导通，由于Control2为高电平，第九开关晶体管T9导通；Input的输入信号通过第七开关晶体管T7传输至第一节点PU，第一节点PU的电位为高电平，电容C1处于充电状态，并且第十一开关晶体管T11、第十二开关晶体管T12和第八开关晶体管T8导通。电平信号端的信号通过第十二开关晶体管T12传输至第二节点PD，第二节点PD的电位为低电平，第二开关晶体管T2和第三开关晶体管T3截止；第一时钟信号通过第八开关晶体管T8传输至信号输出端Output，信号输出端Output的电位为低电平。t1阶段为该移位寄存器中的C1的充电阶段。

在第二阶段t2，Input＝0，Control＝1，Reset＝0，Control1＝1，Control2＝0。

在t2阶段，由于Control保持高电平，第一开关晶体管T1和第四开关晶体管T4保持导通；由于Reset保持低电平，第五开关晶体管T5和第六开关晶体管T6保持截止；由于Input变为低电平，第七开关晶体管T7变为截止；由于Control2为低电平，第九开关晶体管T9截止；由于Control1变为高电平，根据电容C1的自举作用，第一节点PU的电位被进一步拉高，第十一开关晶体管T11、第十二开关晶体管T12和第八开关晶体管T8保持导通。电平信号端Vss的信号通过第十二开关晶体管T12传输至第二节点PD，第二节点PD的电位保持低电平，第二开关晶体管T2和第三开关晶体管T3保持截止；第一时钟信号通过第八开关晶体管T8传输至信号输出端Output，信号输出端Output的电位变为高电平。

在第三阶段t3，Input＝0，Control＝1，Reset＝1，Control1＝0，Control2＝1。

在t3阶段，由于Control保持高电平，第一开关晶体管T1和第四开关晶体管T4保持导通；由于Reset变为高电平，第五开关晶体管T5和第六开关晶体管T6变为导通；由于Input保持低电平，第七开关晶体管T7保持截止；由于Control2为高电平，第九开关晶体管T9导通；电平信号端Vss的信号通过第五开关晶体管T5传输至第一节点PU，第一节点PU的电位变为低电平，电容C1处于放电状态，并且第十一开关晶体管T11、第十二开关晶体管T12和第八开关晶体管T8变为截止；第十开关晶体管T10变为导通，第二节点PD的电位变为高电平，第二节点PD控制第二开关晶体管T2和第三开关晶体管T3变为导通，电平信号端Vss的信号通过第二开关晶体管T2传输至第一节点PU，进一步保证第一节点PU的电位为低电平，电平信号端Vss的信号通过第三开关晶体管T3传输至信号输出端Output，并且电平信号端Vss的信号通过第六开关晶体管T6传输至信号输出端Output，使信号输出端Output的电位变为低电平。

在第四阶段t4，Input＝0，Control＝1，Reset＝0，Control1＝1，Control2＝0。

在t4阶段，由于Control保持高电平，第一开关晶体管T1和第四开关晶体管T4保持导通；由于Reset变为低电平，第五开关晶体管T5和第六开关晶体管T6变为截止；由于Input保持低电平，第七开关晶体管T7保持截止，由于Control2为低电平，第九开关晶体管T9截止，第十开关晶体管T10保持导通，第二节点PD的电位保持高电平，第二节点PD控制第二开关晶体管T2和第三开关晶体管T3保持导通，电平信号端Vss的信号通过第二开关晶体管T2传输至第一节点PU，使第一节点PU的电位保持为低电平，电容C1处于放电状态，并且第十一开关晶体管T11、第十二开关晶体管T12和第八开关晶体管T8保持截止；电平信号端Vss的信号通过第三开关晶体管T3传输至信号输出端Output，使信号输出端Output的电位保持低电平，有效的消除了第一信号控制端Control1会对第一节点PU和信号输出端Output产生噪声。

在第五阶段t5，Input＝0，Control＝1，Reset＝0，Control1＝0，Control2＝1。

由于Control保持高电平，第一开关晶体管T1和第四开关晶体管T4保持导通；由于Reset保持低电平，第五开关晶体管T5和第六开关晶体管T6保持截止；由于Input保持低电平，第七开关晶体管T7保持截止；第二节点PD的电位保持高电平，第二节点PD控制第二开关晶体管T2和第三开关晶体管T3保持导通，电平信号端Vss的信号通过第二开关晶体管T2传输至第一节点PU，使第一节点PU的电位保持为低电平，电平信号端Vss的信号通过第三开关晶体管T3传输至信号输出端Output，使信号输出端Output的电位保持低电平。

之后，移位寄存器一直重复上述第四阶段和第五阶段的工作状态，直至移位寄存器开始接收到下一帧的输入信号为止，在第三阶段至第五阶段可以有效地消除第一信号控制端Control1会对第一节点PU和信号输出端Output产生的噪声。

(二)、在移位寄存器发生静电或关机瞬间时：

信号控制端Control和电平信号端Vss为低电平，第一信号控制端Control1和第二信号控制端Control2为高电平，对应的输入输出时序图如图5所示。

在发生静电或关机瞬间时，Input＝1，Control＝0，Control1＝1，Control2＝1。

由于Control为低电平，第一开关晶体管T1和第四开关晶体管T4截止；无论PD节点的电位为高电平还是低电平，第二开关晶体管T2和第三开关晶体管T3均截止；无论复位信号端Reset为高电平还是低电平，第五开关晶体管T5和第六开关晶体管T3均截止；这样，电平信号端Vss的信号无法通过第二开关晶体管T2和第五开关晶体管T5传输至第一节点PU，且电平信号端Vss的信号无法通过第三开关晶体管T3和第六开关晶体管T6传输至信号输出端Output，信号输出端Output的电位无法拉低，即信号输出端Output的电位一直为高电平，这样可以使移位寄存器打开进行放噪。

基于同一发明构思，本发明实施例还提供了一种栅线集成驱动电路，如图6所示，包括串联的多个移位寄存器，除第一个移位寄存器和最后一个移位寄存器之外，其余每个移位寄存器均向与其相邻的下一个移位寄存器的信号输入端Input输入触发信号，并向与其相邻的上一个移位寄存器的复位信号端Reset输入复位信号；第一个移位寄存器向第二个移位寄存器的信号输入端Input输入触发信号；最后一个移位寄存器向自身以及上一个移位寄存器的复位信号端Reset输入复位信号。

为了方便说明，图6中仅示出了五个移位寄存器，分别为第N-2级移位寄存器、第N-1级移位寄存器、第N级移位寄存器、第N+1级移位寄存器、第N+2级移位寄存器。其中，第N级移位寄存器的输出端Output(n)不仅向第N-1级移位寄存器反馈信号，同时还向第N+1级移位寄存器输出触发信号。

具体地，上述栅线集成驱动电路中的每个移位寄存器的具体结构与本发明上述移位寄存器在功能和结构上均相同，重复之处不再赘述。

基于同一发明构思，本发明实施例还提供了上述栅线集成驱动电路的驱动方法，包括：正常工作阶段、发生静电或关机瞬间阶段；

如图7所示，在正常工作阶段，所有的移位寄存器依次输出开启信号；

如图8所示，在发生静电或关机瞬间阶段，所有的移位寄存器同时输出开启信号。

需要说明的是，在正常工作阶段，栅线集成驱动电路中的各移位寄存器可以正常工作，进而栅线可以正常进行逐行扫描；而在产生静电或关机瞬间时，栅线集成驱动电路中所有的移位寄存器将全部打开，所有的栅线将全部为高电平输出，这样来实现放燥的功能。

基于同一发明构思，本发明实施例还提供了一种显示装置，包括上述的栅线集成驱动电路，其具体实施可参见上述栅线集成驱动电路的描述，相同之处不再赘述。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。该显示装置的实施可以参见上述阵列基板和移位寄存器的实施例，重复之处不再赘述。

本发明实施例提供的一种移位寄存器、栅线集成驱动电路、其驱动方法及显示装置，该移位寄存器包括：输入模块，输出模块，下拉驱动模块，下拉模块，复位模块；其中，输入模块的第一端与信号输入端连接、第二端与第一节点连接；输入模块用于在信号输入端的控制下，控制第一节点的电位；输出模块的第一端与第一节点连接、第二端与第一信号控制端连接、第三端与信号输出端连接；输出模块用于在第一节点的控制下，将第一信号控制端的信号通过信号输出端输出；下拉驱动模块的第一端与第二信号控制端连接、第二端与第一节点连接、第三端与电平信号端连接、第四端与第二节点连接；下拉驱动模块用于在第二信号控制端和第一节点的控制下，控制第二节点的电位；下拉模块的第一端与电平信号端连接、第二端与第一节点连接、第三端与信号输出端连接、第四端与第三信号控制端连接、第五端与第二节点连接；下拉模块用于在第三信号控制端和第二节点的控制下，控制第一节点和信号输出端的电位；复位模块的第一端与电平信号端连接、第二端与第一节点连接、第三端与信号输出端连接、第四端与第四信号控制端连接、第五端与复位信号端连接；复位模块用于在第四信号控制端和复位信号端的控制下，对信号输出端进行复位。由于这样通过上述五个模块的相互配合，在移位寄存器正常工作时，可以有效控制第一节点和信号输出端放燥输出低电平；当发生异常情况时，如关机瞬间或者检测到静电发生时，可以实现移位寄存器全部打开进行放噪的功能。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (11)

1.一种移位寄存器，其特征在于，包括：输入模块，输出模块，下拉驱动模块，下拉模块，复位模块；其中，

所述输入模块的第一端与信号输入端连接、第二端与第一节点连接；所述输入模块用于在所述信号输入端的控制下，控制所述第一节点的电位；

所述输出模块的第一端与所述第一节点连接、第二端与第一信号控制端连接、第三端与信号输出端连接；所述输出模块用于在所述第一节点的控制下，将所述第一信号控制端的信号通过所述信号输出端输出；

所述下拉驱动模块的第一端与第二信号控制端连接、第二端与所述第一节点连接、第三端与电平信号端连接、第四端与第二节点连接；所述下拉驱动模块用于在所述第二信号控制端和第一节点的控制下，控制所述第二节点的电位；

所述下拉模块的第一端与电平信号端连接、第二端与所述第一节点连接、第三端与所述信号输出端连接、第四端与第三信号控制端连接、第五端与所述第二节点连接；所述下拉模块用于在所述第三信号控制端和第二节点的控制下，控制所述第一节点和信号输出端的电位；

所述复位模块的第一端与所述电平信号端连接、第二端与所述第一节点连接、第三端与所述信号输出端连接、第四端与所述第四信号控制端连接、第五端与复位信号端连接；所述复位模块用于在所述第四信号控制端和复位信号端的控制下，对所述信号输出端进行复位。

2.如权利要求1所述的移位寄存器，其特征在于，所述下拉模块包括：

第一开关晶体管，其栅极与所述第三信号控制端连接、源极与所述第二节点连接；

第二开关晶体管，其栅极与所述第一开关晶体管的漏极连接、源极与所述电平信号端连接、漏极与所述第一节点连接；

第三开关晶体管，其栅极与所述第一开关晶体管的漏极连接、源极与所述电平信号端连接、漏极与所述信号输出端连接。

3.如权利要求1所述的移位寄存器，其特征在于，所述复位模块包括：

第四开关晶体管，其栅极与所述第四信号控制端连接、源极与所述复位信号端连接；

第五开关晶体管，其栅极与所述第四开关晶体管的漏极连接、源极与所述电平信号端连接、漏极与所述第一节点连接；

第六开关晶体管，其栅极与所述第四开关晶体管的漏极连接、源极与所述电平信号端连接、漏极与所述信号输出端连接。

4.如权利要求1所述的移位寄存器，其特征在于，所述输入模块包括：

第七开关晶体管，其栅极和源极分别与所述信号输入端连接、漏极与所述第一节点连接。

5.如权利要求1所述的移位寄存器，其特征在于，所述输出模块包括：

第八开关晶体管，其栅极与所述第一节点连接、源极与所述第一信号控制端连接、漏极与所述信号输出端连接；

连接在所述第一节点和所述信号输出端之间的电容。

6.如权利要求1所述的移位寄存器，其特征在于，所述下拉驱动模块包括：

第九开关晶体管，其栅极和源极分别与所述第二信号控制端连接；

第十开关晶体管，其栅极与所述第九开关晶体管的漏极连接、源极与所述第九开关晶体管的源极连接、漏极与所述第二节点连接；

第十一开关晶体管，其栅极与所述第一节点连接、源极与所述第九开关晶体管的漏极连接、漏极与所述电平信号端连接；

第十二开关晶体管，其栅极与所述第一节点连接、源极与所述电平信号端连接、漏极与所述第二节点连接。

7.如权利要求1所述的移位寄存器，其特征在于，在所述移位寄存器正常工作时，所述第一信号控制端和所述第二信号控制端输入的信号为反相的时钟信号，所述第三信号控制端和第四信号控制端为高电平，所述电平信号端为低电平；

在所述移位寄存器发生静电或关机瞬间时，所述第一信号控制端和第二信号控制端为高电平，所述第三信号控制端、第四信号控制端和电平信号端为低电平。

8.如权利要求1-7任一项所述的移位寄存器，其特征在于，所述第一信号控制端与所述第二信号控制端为同一信号控制端。

9.一种栅线集成驱动电路，其特征在于，包括串联的多个如权利要求1-8任一项所述的移位寄存器，除第一个移位寄存器和最后一个移位寄存器之外，其余每个移位寄存器均向与其相邻的下一个移位寄存器的信号输入端输入触发信号，并向与其相邻的上一个移位寄存器的复位信号端输入复位信号；第一个移位寄存器向第二个移位寄存器的信号输入端输入触发信号；最后一个移位寄存器向自身以及上一个移位寄存器的复位信号端输入复位信号。

10.一种如权利要求9所述栅线集成驱动电路的驱动方法，包括：正常工作阶段、发生静电或关机瞬间阶段；

在所述正常工作阶段，所有的移位寄存器依次输出开启信号；

在所述发生静电或关机瞬间阶段，所有的移位寄存器同时输出开启信号。

11.一种显示装置，其特征在于，包括如权利要求9所述的栅线集成驱动电路。