TW202119377A

TW202119377A - 驅動電路和其操作方法

Info

Publication number: TW202119377A
Application number: TW108140503A
Authority: TW
Inventors: 郭庭瑋; 洪嘉澤; 林振祺; 奚鵬博
Original assignee: 友達光電股份有限公司
Priority date: 2019-11-07
Filing date: 2019-11-07
Publication date: 2021-05-16
Also published as: CN111402777B; CN111402777A; TWI713008B

Abstract

本案是關於一種驅動電路，驅動電路包含第一驅動單元、第二驅動單元以及控制電路。第一驅動單元響應於第一控制訊號和切換訊號被致能並產生第一驅動訊號。第二驅動單元響應於第二控制訊號被致能並產生第二驅動訊號。控制電路耦接於第一驅動單元以及第二驅動單元之間，並且根據第一控制訊號和第二控制訊號選擇自第一驅動單元輸出第一驅動訊號或自第二驅動單元輸出第二驅動訊號到畫素陣列。畫素陣列中的多列畫素同時響應於第一驅動訊號被驅動，以及根據第二驅動訊號被先後驅動。

Description

驅動電路和其操作方法

本案是關於一種應用於畫素電路的驅動電路，特別是關於一種包含漸進式及同時式驅動畫素電路的驅動電路。

漸進掃描式(progressive scanning mode)以及同時式(simultaneous mode)驅動電路已被廣泛應用於驅動畫素陣列的電路中，使得畫素陣列分別響應漸進式驅動訊號以及同時式驅動訊號而發光。然而，在一些習知的技術中，用以切換畫素陣列接收上述二種訊號的短路線控制電路(shorting bar control circuit)的體積過於龐大，同時複雜的電路亦造成短路線控制電路的輸出訊號反應時間過長。而在另一些技術中，需要另外配置一組與驅動電路之供應電壓不同的電壓原來控制該短路線控制電路。

本揭示文件提供一種驅動電路，驅動電路包含至少一第一驅動單元、至少一第二驅動單元以及控制電路。至少一第一驅動單元用以響應於第一控制訊號和切換訊號被致能並產生第一驅動訊號。至少一第二驅動單元用以響應於第二控制訊號被致能並產生第二驅動訊號。控制電路耦接於至少一第一驅動單元以及至少一第二驅動單元之間，並且控制電路用以根據第一控制訊號和第二控制訊號選擇自至少一第一驅動單元輸出第一驅動訊號或自至少一第二驅動單元輸出第二驅動訊號作為一輸出訊號至至少一畫素陣列。其中，至少一畫素陣列中的每一列畫素同時響應於第一驅動訊號被驅動，或至少一畫素陣列中的每一列畫素根據第二驅動訊號被先後驅動。

本揭示文件提供一種驅動電路操作方法，此方法包含以下步驟：藉由響應第一控制訊號和第二控制訊號關斷控制電路，根據自第一驅動單元輸出的第一驅動訊號同時驅動畫素陣列中的每一列畫素；以及藉由導通控制電路，根據自第二驅動單元輸出的第二驅動訊號漸進地驅動畫素陣列中的每一列畫素。

上述的驅動電路和其操作方法能透過精簡的控制電路選擇性導通而分別自同時驅動單元與漸進掃描驅動單元輸出訊號，並透過輸出訊號將畫素陣列分別驅動於同時驅動模式與漸進掃描驅動模式。

100‧‧‧驅動電路

110‧‧‧控制電路

120‧‧‧同時驅動單元

130、1301~130n‧‧‧掃描驅動單元

111、112‧‧‧開關

200、2001~200n‧‧‧畫素陣列

CL1、CL2‧‧‧控制訊號

SC‧‧‧切換訊號

CK‧‧‧時脈訊號

OUT、OUT[0]~OUT[n]‧‧‧輸出訊號

IN‧‧‧掃描訊號

DS1、DS2‧‧‧驅動訊號

121‧‧‧反向器

122‧‧‧反或閘

123‧‧‧下拉控制電路

124‧‧‧拉升控制電路

125‧‧‧拉升電路

126‧‧‧下拉電路

T1、T2、T3、T4、T5、T6、T7、T8、T9、T10‧‧‧電晶體

Q、N、K‧‧‧節點

VGH、VGL‧‧‧供應電壓端

T1、T2‧‧‧時間間隔

T11、T12、T13‧‧‧子間隔

為讓本案內容之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：

第1圖為根據本案一實施例所繪示的一種驅動電路及畫素陣列的方塊示意圖；

第2圖為根據本案一實施例所繪示如第1圖中所示的同時驅動單元的示意圖；

第3圖為根據本案一實施例所繪示如第2圖中所示的同時驅動單元的電路圖；

第4圖為根據本案一實施例所繪示的多種控制信號以及節點位準的波形示意圖；

第5A圖至第5D圖為根據本案一實施例所繪示如第3圖中所示之同時驅動單元於運作時的等效電路操作示意圖；

第6圖為根據本案一實施例所繪示如第1圖中所示的掃描驅動單元的示意圖；以及

第7圖為根據本案另一實施例所繪示的一種驅動電路及畫素陣列的方塊示意圖。

以下將配合相關圖式來說明本揭示文件的實施例。在圖式中，相同的標號表示相同或類似的元件或方法流程。

關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。

在本文中，用語『電路』泛指由一或多個電晶體與/或一或多個主被動元件按一定方式連接以處理訊號的物件。

在說明書及申請專利範圍中使用了某些詞彙來指稱特定的元件。然而，所屬技術領域中具有通常知識者應可理解，同樣的元件可能會用不同的名詞來稱呼。說明書及申請專利範圍並不以名稱的差異做為區分元件的方式，而是以元件在功能上的差異來做為區分的基準。在說明書及申請專利範圍所提及的「包含」為開放式的用語，故應解釋成「包含但不限定於」。

請參照第1圖。第1圖為根據本案一實施例所繪示的一種驅動電路100及畫素陣列200的方塊示意圖。如第1圖所示，驅動電路100與畫素陣列200耦接於驅動電路100的輸出端。驅動電路100包含控制電路110、同時驅動單元120以及掃描驅動單元130。在連接關係上，控制電路110耦接於驅動電路100的輸出端與掃描驅動單元130之間，同時驅動單元120與驅動電路100的輸出端耦接。

如第1圖所示，控制電路110包含開關111~112。在一些實施例中，開關111可以任何合適種類的P型電晶體來實現，例如P型薄膜電晶體(Thin-film Transistor，簡稱TFT)或是P型金氧半導體電晶體等等，開關112可以任何合適種類的N型電晶體來實現。在如第1圖所示的實施例中，開關111的第一端與掃描驅動單元130耦接，開關111的第二端與同時驅動單元120耦接，開關111的控制端用以接收控制訊號CL1，此外，開關112的第一端與第二端與開關111的第一端、第二端耦接，開關112的控制端用以接收控制訊號CL2。上述關於控制電路110中各元件的描述是作為了解本案之實施方式的舉例用，並不用以限制本案。其他不同實施本案的方式亦屬本案的涵蓋範圍。

在一些實施例中，掃描驅動單元130以顯示面板驅動掃描(Gate driver on array，GOA)實施，掃描驅動單元130用以透過所輸出的驅動訊號驅動該畫素陣列200中一列畫素，具體來說，所輸出的驅動訊號導通相應該列畫素的一列電晶體，使得如控制亮度、灰階、色彩等的資料訊號被輸入至該列畫素中，接著，所輸出的驅動訊號關斷該列畫素並導通下一列畫素，直至完成畫素陣列200中每一列畫素的資料寫入。關於本案提供之掃描驅動單元130的具體運作將於後續的篇幅詳述之。

在運作關係上，同時驅動單元120用以響應控制訊號CL1以及切換訊號SC被致能並產生驅動訊號DS1，以及掃描驅動單元130用以響應於控制訊號CL2被致能並產生驅動訊號DS2，接著，控制電路110用以根據控制訊號CL1、CL2選擇自同時驅動單元120輸出驅動訊號DS1或自掃描驅動單元130輸出驅動訊號DS2作為輸出訊號OUT至畫素陣列200，其中，畫素陣列200中的每一畫素同時響應於作為輸出訊號OUT的驅動訊號DS1被驅動，或先後地根據作為輸出訊號OUT的驅動訊號DS2被驅動以接收一資料訊號。

舉例而言，在一些實施例中，在同時驅動單元120輸出驅動訊號DS1作為輸出訊號OUT至畫素陣列200時，畫素陣列200中的每一列畫素被驅動同時進行重置(reset)和/或補償等，換句話說，同時驅動單元120在一時間中輸出具有相同波型的脈波至畫素陣列200中的每一畫素，使得該些畫素同時被驅動而執行操作；此外，在掃描驅動單元130輸出驅動訊號DS2作為輸出訊號OUT至畫素陣列200時，畫素陣列200中的每一列畫素被先後驅動以被寫入資料、發光等。上述的實施例僅為易於了解本案之目的而提供，但本案的實施方式並不以此為限。關於本案提供之控制電路110、同時驅動單元120、掃描驅動單元130的具體運作將於後續的篇幅詳述之。

請參照第2圖。第2圖為根據本案一實施例所繪示如第1圖中所示的同時驅動單元120的示意圖。如第2圖所示，同時驅動單元120包含反向器121、反或閘122、下拉控制電路123、拉升控制電路124、拉升電路125以及下拉電路126。反向器121的輸入端用以接收控制訊號CL1，反向器121的輸出端耦接反或閘122的第一輸入端，反或閘122的第二輸入端用以接收切換訊號SC，下拉控制電路123耦接於下拉電路126以及反或閘122的第二輸出端之間，拉升控制電路124耦皆於拉升電路125與反或閘122的輸出端之間。

請參照第3圖。第3圖為根據本案一實施例所繪示如第2圖中所示的同時驅動單元120的電路圖。如第3圖所示，反向器121包含電晶體T1、T2，反或閘122包含電晶體T3、T4、T5、T6，下拉控制電路123包含電晶體T7，拉升控制電路124包含電晶體T8，拉升電路125包含電晶體T9，下拉電路126包含電晶體T10，其中電晶體T1、T3、T4、T7、T9為P型電晶體，電晶體T2、T5、T6、T8、T10為N型電晶體。需注意的是，上述反向器121、反或閘122、下拉控制電路123以及拉升控制電路124的實施方式為易於了解本案而作舉例之用，其他電路配置亦在本案的實施範圍內，例如，電晶體 T1、T3、T4、T7、T9可以N型電晶體實施，相應地電晶體T2、T5、T6、T8、T10為P型電晶體，而應用於該些電晶體之控制訊號將相應調整。

具體來說，在一些實施例中，如第3圖所示，電晶體T1的第一端與電晶體T2的第一端耦接，電晶體T1的第二端與電晶體T2的第二端耦接並用以作為反向器121的輸入端，電晶體T1的第三端耦接供應電壓端VGH，電晶體T2的第三端耦接供應電壓端VGL，其中供應電壓端VGH的位準高於供應電壓端VGL的位準。.

接續上述實施例，反或閘122中的電晶體T3的第一端與電晶體T4的第一端耦接，電晶體T4的第二端與電晶體T5的第一端、電晶體T6的第一端耦接並作為反或閘122的輸出端(節點N)，電晶體T3的第二端與電晶體T5的第二端耦接並作為反或閘122的第一輸入端(節點Q)，電晶體T4的第三端與電晶體T6的第二端耦接用以作為反或閘122的第二輸入端，電晶體T3的第三端耦接供應電壓端VGH，電晶體T5的第三端以及電晶體T6的第三端耦接供應電壓端VGL。

此外，下拉控制電路123中的電晶體T7的第一端與電晶體T4的第二端、電晶體T6的第二端耦接，電晶體T7的第一端用以耦接切換訊號SC，電晶體T7的第二端耦接供應電壓端VGH。拉升控制電路124中的電晶體T8的一第一端耦接電晶體T7的第三端於節點K。電晶體T8用以接收控制訊號CL1，電晶體T8的第三端與電晶體T4的第二端、電晶體T5的第一端以及電晶體T6的第一端耦接。

接續上述實施例，拉升電路125中的電晶體T9的第一端耦接供應電壓端VGH，電晶體T9的第二端與電晶體T7的第三端、電晶體T8的第一端耦接。下拉電路126中的電晶體T10的第一端耦接電晶體T9的第三端在同時驅動單元120的輸出端，電晶體T10的第二端與供應電壓端VGL耦接，電晶體T10的第三端與電晶體T8的第三端耦接。

請參照第4圖。第4圖為根據本案一實施例所繪示的多種控制信號以及各節點位準的波形示意圖。在一些實施例中，如第4圖中所示的控制信號可被實施在如第1圖中所示的驅動電路100中，並且驅動電路100中的同時驅動單元120響應於如第4圖中所示各種訊號而運作的方式將如在第5A圖至第5D圖中的實施例所示。

如第4圖所示，在時間間隔T1中，控制訊號CL1具有高位準且控制訊號CL2具有低位準，驅動電路100操作於同時模式(simultaneous mode)以輸出驅動訊號DS1作為輸出訊號OUT至畫素陣列200，而在時間間隔T2中，控制訊號CL2具有一低位準且控制訊號CL2具有高位準，驅動電路100操作於漸進模式(progressive mode)以輸出驅動訊號DS2作為輸出訊號OUT至畫素陣列200，換句話說，可透過調整控制訊號CL1及CL2分別具有高低位準的時間改變操作畫素陣列200於各模式的時間，意即改變畫素陣列200的同時驅動時間以及漸進驅動時間。需特別注意的是，輸出訊號OUT可包含對應畫素陣列200中n列畫素的輸出訊號OUT[0]~OUT[n]，但為簡潔之故，在第4圖中僅繪示畫素陣列200中之一列畫素所接收的輸出訊號OUT。

請參照第5A圖至第5D圖。第5A圖至第5D圖為根據本案一實施例所繪示如第3圖中所示之同時驅動單元120於運作時的等效電路操作示意圖。為便於理解，在第5A圖至第5D圖中與第3圖中相同的元件將用相同的參考符號標記。除非有需要說明與第5A圖至第5D圖中所示之元件的協作關係，否則為了簡潔起見，在此省略在上面的段落中已經詳細討論之類似元件的具體操作。

請一併參照第4圖以及第5A圖。具體來說，在時間間隔T1中的子間隔T11中，控制訊號CL1具有高位準，相應地，電晶體T1關斷、電晶體T2導通，而節點Q位準為低電位(與具低電位的供應電壓端VGL導通)，換句話說，具高位準的控制訊號CL1經過反向器121後被輸出為具低電位的訊號。接著，響應於節點Q的低電位，電晶體T3導通、電晶體T5關斷，以及響應於具高電位的切換訊號SC，電晶體T4關斷、電晶體T6導通，相應地節點N具低電位(與具低電位的供應電壓端VGL導通)，換句話說，反或閘122的第一輸入端(節點Q)接收低電位，其第二輸入端(切換訊號SC)接收高電位，則其輸出端(節點N)輸出低電位。電晶體T7相應高電位的切換訊號SC關斷，電晶體T8相應高電位的控制訊號CL1導通，使得節點K具低電位，電晶體T9相應地導通、電晶體T10關斷，此時同時驅動單元120的輸出端自供應電壓端VGH輸出去高電位的驅動訊號DS1作輸出訊號OUT。

接續上述實施例，請一併參照第4圖以及第5B 圖。在時間間隔T1中的子間隔T12中，控制訊號CL1具有高位準，電晶體T1關斷、電晶體T2導通，而節點Q位準為低電位，換句話說，反向器121仍輸出低電位訊號。接著，響應於節點Q的低電位，電晶體T3導通、電晶體T5關斷，以及響應於切換至低電位的切換訊號SC，電晶體T4導通、電晶體T6關斷，相應地節點N具高電位(與具高電位的供應電壓端VGH導通)，換句話說，反或閘122的第一輸入端(節點Q)接收低電位，其第二輸入端(切換訊號SC)接收低電位，則其輸出端(節點N)輸出高電位。電晶體T7相應低電位的切換訊號SC導通，使得節點K具高電位，電晶體T8相應高電位的控制訊號CL1以及節點K的高電位關斷，電晶體T9相應地關斷、電晶體T10導通，此時同時驅動單元120的輸出端自供應電壓端VGL輸出去低電位的驅動訊號DS1作輸出訊號OUT。

接著，請一併參照第4圖以及第5C圖。在時間間隔T1中的子間隔T13中，控制訊號CL1具有高位準，電晶體T1關斷、電晶體T2導通，節點Q位準為低電位，反向器121輸出具低電位的訊號。接著，響應於節點Q的低電位，電晶體T3導通、電晶體T5關斷，以及響應於具高電位的切換訊號SC，電晶體T4關斷、電晶體T6導通，相應地節點N具低電位，換句話說，反或閘122的輸出端(節點N)輸出低電位。電晶體T7相應高電位的切換訊號SC關斷，電晶體T8相應高電位的控制訊號CL1導通，節點K具低電位，電晶體T9相應地導通、電晶體T10關斷，此時同時驅動單元120的輸出端自供應電壓端VGH輸出去高電位的驅動訊號DS1作輸出訊號OUT。

如以上所述，驅動電路100工作於同時模式，在時間間隔T1中，同時驅動單元120響應高電位的控制訊號CL1輸出輸出訊號OUT，同時，控制電路110響應控制訊號CL1、CL2被關斷，使得畫素陣列200中的每一列接收自同時驅動單元120的輸出訊號OUT而同時作動。舉例而言，在一些實施例中，畫素陣列200中每一列畫素所包含的一電晶體響應輸出訊號OUT被導通或關斷以進行畫素電路Vth補償。本領域具通常知識者應理解畫素電路Vth補償之相關技術，在此不再贅述。

需注意的是，如第4圖所示，在時間間隔T1中，也就是在同時模式中，自同時驅動單元120所輸出之驅動訊號DS1與切換訊號SC具有相同相位的位準，換句話說，可藉由改變切換訊號SC的工作週期而改變驅動訊號DS1的工作週期，進一步改變同時驅動時間。

接續上述實施例，請一併參照第4圖以及第5D圖。在時間間隔T2中，控制訊號CL1具有低位準，電晶體T1導通、電晶體T2關斷，而節點Q位準為高電位，換句話說，具低位準的控制訊號CL1經過反向器121後被輸出為具高電位的訊號。接著，響應於節點Q的高電位，電晶體T3關斷、電晶體T5導通，以及響應切換至低電位的切換訊號SC，電晶體T4導通、電晶體T6關斷，相應地節點N具低電位(與具低電位的供應電壓端VGL導通)，換句話說，反或閘122的第一輸入端(節點Q)接收高電位，其第二輸入端(切換訊號SC)接收低電位，則其輸出端(節點N)輸出低電位。電晶體T7相應低電位的切換訊號SC導通，使得節點K具高電位，電晶體T8相應低電位的控制訊號CL1關斷，電晶體T9相應地關斷、電晶體T10關斷，此時同時驅動單元120不輸出任何訊號。在一些實施例中，同時驅動單元120的輸出端為浮動狀態(floating)。但本案並不以此為限。

請參照第6圖。第6圖為根據本案一實施例所繪示如第1圖中所示的掃描驅動單元130的示意圖。如第6圖所示，掃描驅動單元130包含電晶體T11、T12、T13、T14、T15、T16以及電容器C1、C2。電晶體T11與電晶體T12、T15、T16耦接，電晶體T12與電容器C1耦接，電晶體T14與電晶體T15、T16耦接，以及電晶體T13與電容器C1、C2耦接。掃描驅動單元130用以響應掃描訊號IN、脈衝訊號CK1、CK2操作以輸出驅動訊號DS2作輸出訊號OUT至畫素陣列200。需注意的是，如第6圖中所示的掃描驅動單元130僅為作事例用，任何用以在不同致能時段依序提供脈衝訊號以驅動多列畫素的電路，如任何GOA電路，均可用以實施本案，本領域具通常知識者應理解GOA作動原理，在此將不再贅述GOA電路的運作過程。

請再參照第4圖。在時間間隔T2中，控制訊號CL1具低電位、控制訊號CL2具高電位，使得掃描驅動單元130被致能且控制電路110導通，使得掃描驅動單元130產生的驅動訊號DS2作為輸出訊號OUT。如第4圖所示，當掃描訊號IN為一脈衝訊號，經掃描驅動單元130內各元件的協同操作以輸出相應的脈衝訊號作為驅動訊號DS2，而控制電路110響應控制訊號CL1、CL2導通，接著控制電路110自掃描驅動單元130輸出輸出訊號OUT。

請參照第7圖。第7圖為根據本案另一實施例所繪示的驅動電路100及畫素陣列200的方塊示意圖。如第7圖所示，驅動電路100包含多個掃描驅動單元1301~130n，控制電路110相應地包含多組耦接的開關111~112，畫素陣列2001~200n與控制電路110中的多組開關111~112耦接，以及至少一同時驅動單元120與掃描驅動單元1301~130n耦接。在一些實施例中，於同時模式時，同時驅動單元120同時驅動畫素陣列2001~200n。而在一些實施例中，驅動電路100包含的同時驅動單元110與掃描驅動的數量為1比N，N為等於或大於1的一正整數。

綜合以上所述，本案的驅動電路及其操作方法，透過精簡的控制電路選擇性導通而分別自同時驅動單元與漸進掃描驅動單元輸出訊號，並透過輸出訊號將畫素陣列分別驅動於同時驅動模式與漸進掃描驅動模式，如此，藉由在驅動電路中應用本案所提供的控制電路，將大幅減少驅動電路的體積。

另外，除非說明書中特別指明，否則任何單數格的用語都同時包含複數格的涵義。

以上僅為本揭示文件的較佳實施例，凡依本揭示文件請求項所做的均等變化與修飾，皆應屬本揭示文件的涵蓋範圍。

100‧‧‧驅動電路

110‧‧‧控制電路

120‧‧‧同時驅動單元

130‧‧‧掃描驅動單元

111、112‧‧‧開關

200‧‧‧畫素陣列

CL1、CL2‧‧‧控制訊號

SC‧‧‧切換訊號

CK‧‧‧時脈訊號

OUT‧‧‧輸出端

Claims

一種驅動電路，包含：

至少一第一驅動單元，用以響應於一第一控制訊號和一切換訊號被致能並產生一第一驅動訊號；

至少一第二驅動單元，用以響應於一第二控制訊號被致能並產生一第二驅動訊號；以及

一控制電路，該控制電路耦接於該至少一第一驅動單元以及該至少一第二驅動單元之間，並且該控制電路用以根據該第一控制訊號和該第二控制訊號選擇自該至少一第一驅動單元輸出該第一驅動訊號或自該至少一第二驅動單元輸出該第二驅動訊號作為一輸出訊號至一至少一畫素陣列；

其中該至少一畫素陣列中的每一列畫素同時響應於該第一驅動訊號被驅動，或該至少一畫素陣列中的每一列畫素根據該第二驅動訊號被先後驅動。
如請求項1所述的驅動電路，其中該控制電路包含：

一第一開關，該第一開關的一第一端與該至少一第一驅動單元耦接，該第一開關的一第二端與該至少一第二驅動單元耦接，該第一開關的一控制端用以接收該第一控制訊號；以及

一第二開關，該第二開關的一第一端與一第二端分別與該第一開關的該第一端以及該第二端耦接，該第二開關的一控制端用以接收該第二控制訊號。
如請求項1所述的驅動電路，其中該至少一第一驅動單元包含：

一反或閘，該反或閘的一第一輸入端用以接收該切換訊號；

一反向器，該反向器的一輸入端用以接收該第一控制訊號，該反向器的一輸出端耦接於該反或閘的一第二輸入端；

一下拉電路；

一下拉控制電路，該下拉控制電路耦接於該下拉電路以及該反或閘的該第一輸入端之間；

一拉升電路；以及

一拉升控制電路，該拉升控制電路耦接於該拉升電路與該反或閘的一輸出端之間。
如請求項3所述的驅動電路，其中

該反向器包含一第一電晶體和一第二電晶體，其中該第一電晶體的一第一端與該第二電晶體的一第一端耦接，該第一電晶體的一第二端與該第二電晶體的一第二端用以作為該反向器的該輸入端；

該反或閘包含一第三電晶體、一第四電晶體、一第五電晶體和一第六電晶體，其中該第三電晶體的一第一端與該第四電晶體的一第一端耦接，該第四電晶體的一第二端與該第五電晶體的一第一端、該第六電晶體的一第一端耦接並作為該反或閘的該輸出端，該第三電晶體的一第二端與該第五電晶體的一第二端耦接並用以作為該反或閘的該第二輸入端，該第四電晶體的一第三端與該第六電晶體的一第二端用以作為該反或閘的該第一輸入端；

該下拉控制電路包含一第七電晶體，其中該第七電晶體的一第一端與該第四電晶體的該第二端以及該第六電晶體的該第二端耦接，該第七電晶體的該第一端用以接收該切換訊號；

該拉升控制電路包含一第八電晶體，其中該第八電晶體的一第一端與該第七電晶體的一第二端耦接，該第八電晶體的一第二端用以接收該第一控制訊號，該第八電晶體的一第三端與該第六電晶體的該第一端耦接；

該拉升電路包含一第九電晶體，其中該第九電晶體的一第一端與該第七電晶體的該第二端、該第八電晶體的該第一端耦接；以及

該下拉電路包含一第十電晶體，其中該第十電晶體的一第一端與該第九電晶體的一第二端耦接在該第一驅動單元的一輸出端。
如請求項1所述的驅動電路，其中該至少一第一驅動單元包含：

一第一電晶體與一第二電晶體，該第一電晶體的一第一端與該第二電晶體的一第一端耦接，該第一電晶體的一第二端耦接一第一供應電壓端，該第二電晶體的一第二端耦接一第二供應電壓端，該第一電晶體的一第三端與該第二電晶體的一第三端耦接於用以接收該第一控制訊號的一輸入端；

一第三電晶體、一第四電晶體、一第五電晶體與一第六電晶體，該第三電晶體的一第一端與該第四電晶體的一第一端耦接，該第三電晶體的一第二端耦接該第一供應電壓端，該第四電晶體的一第二端與該第五電晶體的一第一端、該第六電晶體的一第一端耦接，該第五電晶體的一第二端、該第六電晶體的一第二端與該第二供應電壓端耦接，該第五電晶體的一第三端與該第三電晶體的一第三端耦接，該第四電晶體的一第三端與該第六電晶體的一第三端耦接以接收該切換訊號；

一第七電晶體，該第七電晶體的一第一端耦接該第一供應電壓端，該第七電晶體的一第二端用以接收該切換訊號；

一第八電晶體，該第八電晶體的一第一端耦接該第七電晶體的一第三端，該第八電晶體的一第二端與該第六電晶體的該第一端耦接，該第八電晶體的一第三端用以接收該第一控制訊號；

一第九電晶體，該第九電晶體的一第一端與該第一供應電壓端耦接，該第九電晶體的一第二端與該第七電晶體的該第三端、該第八電晶體的該第一端耦接；以及

一第十電晶體，該第十電晶體的一第一端與該第九電晶體的一第三端耦接，該第十電晶體的一第二端與該第二供應電壓端耦接，該第十電晶體的一第三端與該第八電晶體的該第二端耦接。
如請求項1所述的驅動電路，其中

當該第一控制訊號具有一高位準且該第二控制訊號具有一低位準時，該控制電路用以自該至少一第一驅動單元輸出該第一驅動訊號；

其中該第一驅動訊號響應於該切換訊號具有一高位準或一低位準。
如請求項1所述的驅動電路，其中

當該第一控制訊號具有一低位準且該第二控制訊號具有一高位準時，該控制電路用以自該至少一第二驅動單元輸出該第二驅動訊號。
如請求項1所述的驅動電路，其中

該至少一第一驅動單元與該至少一第二驅動單元的數量為1比N，N為等於或大於1的一正整數。
一種驅動電路操作方法，包含：

藉由響應一第一控制訊號和一第二控制訊號關斷一控制電路，根據自一第一驅動單元輸出的一第一驅動訊號同時驅動一畫素陣列中的每一列畫素；以及

藉由導通該控制電路，根據自一第二驅動單元輸出的一第二驅動訊號漸進地驅動該畫素陣列中的每一列畫素。
如請求項9所述的驅動電路操作方法，更包含：

透過該第一驅動單元響應於該第一控制訊號以及一切換訊號產生該第一驅動訊號；

其中該第一驅動訊號與該切換訊號具有相同的位準。
如請求項9所述的驅動電路操作方法，更包含：

當該第一控制訊號具有一低位準且該第二控制訊號具有一高位準時，自該第二驅動單元輸出該第二驅動訊號至該畫素陣列。
如請求項9所述的驅動電路操作方法，更包含：

調整該第一控制訊號與該第二控制訊號以改變該畫素陣列的一同時驅動時間以及一漸進驅動時間。