JP2007257813A5 - - Google Patents

Claims (23)

1. 第１および第２入力端子、出力端子並びにクロック端子と、
   前記クロック端子に入力される第１クロック信号を前記出力端子に供給する第１トランジスタと、
   前記出力端子を放電する第２トランジスタと、
   前記第１トランジスタの制御電極が接続する第１ノードに第１電源端子の電位を供給する第３トランジスタと、
   前記第１入力端子に入力される信号に基づいて、前記第３トランジスタの制御電極が接続する第２ノードを充電する第１充電回路と、
   前記第２入力端子に入力される信号に基づいて、充電された前記第２ノードを昇圧する第１昇圧回路とを備える
   ことを特徴とするシフトレジスタ回路。
2. 請求項１記載のシフトレジスタ回路であって、
   前記第１充電回路は、
   前記第２ノードと前記第１電源端子との間に接続し、前記第１入力端子に接続した制御電極を有する第４トランジスタであり、
   前記第１昇圧回路は、
   前記第２ノードと前記第２入力端子との間に接続する第１容量素子である
   ことを特徴とするシフトレジスタ回路。
3. 請求項１記載のシフトレジスタ回路であって、
   前記第１充電回路は、
   前記第２ノードと前記第１入力端子との間に接続し、当該第１入力端子に接続した制御電極を有する第４トランジスタであり、
   前記第１昇圧回路は、
   前記第２ノードと前記第２入力端子との間に接続する第１容量素子である
   ことを特徴とするシフトレジスタ回路。
4. 請求項２または請求項３記載のシフトレジスタ回路であって、
   前記第１容量素子は、ＭＯＳ（Metal Oxide Semiconductor）容量素子である
   ことを特徴とするシフトレジスタ回路。
5. 請求項１記載のシフトレジスタ回路であって、
   前記第１充電回路は、
   前記第２ノードと前記第１電源端子との間に接続する第４トランジスタと、
   前記第１入力端子に入力される信号に基づいて、前記第４トランジスタの制御電極が接続する第３ノードを充電する第２充電回路と、
   所定の第３入力端子に入力される信号に基づいて、充電された前記第３ノードを昇圧する第２昇圧回路とを含み、
   前記第１昇圧回路は、
   前記第２ノードと前記第２入力端子との間に接続する第１容量素子である
   ことを特徴とするシフトレジスタ回路。
6. 請求項５記載のシフトレジスタ回路であって、
   前記第１容量素子は、ＭＯＳ容量素子である
   ことを特徴とするシフトレジスタ回路。
7. 請求項５または請求項６記載のシフトレジスタ回路であって、
   前記第２充電回路は、
   前記第３ノードと前記第１電源端子との間に接続し、前記第１入力端子に接続した制御電極を有する第５トランジスタであり、
   前記第２昇圧回路は、
   前記第３ノードと前記第３入力端子との間に接続する第２容量素子である
   ことを特徴とするシフトレジスタ回路。
8. 請求項５または請求項６記載のシフトレジスタ回路であって、
   前記第２充電回路は、
   前記第３ノードと前記第１入力端子との間に接続し、当該第１入力端子に接続した制御電極を有する第５トランジスタであり、
   前記第２昇圧回路は、
   前記第３ノードと前記第３入力端子との間に接続する第２容量素子である
   ことを特徴とするシフトレジスタ回路。
9. 請求項７または請求項８記載のシフトレジスタ回路であって、
   前記第２容量素子は、ＭＯＳ容量素子である
   ことを特徴とするシフトレジスタ回路。
10. 請求項１から請求項９のいずれか記載のシフトレジスタ回路であって、
    前記出力端子と前記第１ノードとの間に接続する第３容量素子をさらに備える
    ことを特徴とするシフトレジスタ回路。
11. 請求項１から請求項１０のいずれか記載のシフトレジスタ回路であって、
    前記第１電源端子には、前記第１クロック信号の振幅よりも大きな電圧が供給されている
    ことを特徴とするシフトレジスタ回路。
12. 複数のシフトレジスタ回路が縦続接続して成る多段のシフトレジスタ回路であって、
    前記多段の各段が、請求項１から請求項１１のいずれか記載のシフトレジスタ回路であり、
    前記各段のシフトレジスタの前記第１電源端子に、前記第１クロック信号の振幅よりも大きな電圧を供給する電圧発生回路をさらに備える
    ことを特徴とするシフトレジスタ回路。
13. 請求項１２記載のシフトレジスタ回路であって、
    前記電圧発生回路は、
    所定の電位が供給される第２電源端子と前記シフトレジスタ回路の前記第１電源端子との間に直列接続した第１および第２の整流素子と、
    前記第１および第２の整流素子の間の接続ノードと所定の第２クロック信号が入力されるクロック入力端子との間に接続した第４容量素子とを含んでいる
    ことを特徴とするシフトレジスタ回路。
14. 請求項１３記載のシフトレジスタ回路であって、
    前記第２クロック信号は、
    前記各段のシフトレジスタ回路の前記クロック端子に供給される多相クロック信号のうちの一相である
    ことを特徴とするシフトレジスタ回路。
15. 請求項１２から請求項１４のいずれか記載のシフトレジスタ回路であって、
    前記電圧発生回路は、
    前記各段のシフトレジスタ回路が形成された基板内に形成されている
    ことを特徴とするシフトレジスタ回路。
16. 請求項１２から請求項１４のいずれか記載のシフトレジスタ回路であって、
    前記電圧発生回路は、
    前記各段のシフトレジスタ回路が形成された基板に外付けされている
    ことを特徴とするシフトレジスタ回路。
17. 請求項１３または請求項１４記載のシフトレジスタ回路であって、
    前記電圧発生回路において、
    前記第１および第２の整流素子は、前記各段のシフトレジスタ回路が形成された基板内に形成され、
    前記第４容量素子は、前記基板に外付けされている
    ことを特徴とするシフトレジスタ回路。
18. 請求項１３または請求項１４記載のシフトレジスタ回路であって、
    前記電圧発生回路において、
    前記第４容量素子は、前記各段のシフトレジスタ回路が形成された基板内に形成され、
    前記第１および第２の整流素子は、前記基板に外付けされている
    ことを特徴とするシフトレジスタ回路。
19. 請求項１２から請求項１８のいずれか記載のシフトレジスタ回路であって、
    前記電圧発生回路を複数個有し、
    当該電圧発生回路は、互いに並列に接続されている
    ことを特徴とするシフトレジスタ回路。
20. 第１および第２入力端子、出力端子並びにクロック端子と、
    前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、
    前記出力端子を放電する第２トランジスタと、
    前記第１入力端子に入力される信号に基づいて、前記第１トランジスタの制御電極が接続する第１ノードを充電する充電回路と、
    前記第２入力端子に入力される信号に基づいて、充電された前記第１ノードを昇圧する昇圧回路とを備える
    ことを特徴とするシフトレジスタ回路。
21. 請求項２０記載のシフトレジスタ回路であって、
    前記充電回路は、
    前記第１ノードと第１電源端子との間に接続し、前記第１入力端子に接続した制御電極を有する第３トランジスタであり、
    前記昇圧回路は、
    前記第１ノードと所定の第２ノードとの間に接続し当該第２ノードから前記第１ノードへの向きを導通方向とする一方向性のスイッチング素子と、
    前記第２ノードと前記第２入力端子との間に接続する第１容量素子と、
    前記第２ノードと前記第１電源端子との間に接続し、前記第１入力端子に接続した制御電極を有する第４トランジスタを含む
    ことを特徴とするシフトレジスタ回路。
22. 請求項２０記載のシフトレジスタ回路であって、
    前記充電回路は、
    前記第１ノードと第１電源端子との間に接続し、前記第１入力端子に接続した制御電極を有する第３トランジスタであり、
    前記昇圧回路は、
    前記第１ノードと所定の第２ノードとの間に接続し当該第２ノードから前記第１ノードへの向きを導通方向とする一方向性のスイッチング素子と、
    前記第２ノードと前記第２入力端子との間に接続する第１容量素子と、
    前記第２ノードと前記第１入力端子との間に接続し、当該第１入力端子に接続した制御電極を有する第４トランジスタを含む
    ことを特徴とするシフトレジスタ回路。
23. 請求項２１または請求項２２記載のシフトレジスタ回路であって、
    前記第１容量素子は、ＭＯＳ容量素子である
    ことを特徴とするシフトレジスタ回路。