JP2010135050A5

JP2010135050A5 -

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Publication number: JP2010135050A5
Application number: JP2009233035A
Authority: JP
Filing date: 2009-10-07
Publication date: 2012-10-25
Anticipated expiration: 2029-10-07

Description

上記のとおり、時刻ｔＤはノードＮ３のレベルが充分に高くなった後であることが好ましい。時刻ｔＤが早くなると、ノードＮ３はあまり高くないレベルを起点にして容量素子Ｃ２により昇圧されるため、昇圧後のノードＮ３のレベル（図４のＶＤＤ＋ΔＶ１）が低くなる。そうなるとトランジスタＱ３のオン抵抗が上がり、本発明の効果が低減する。ここでは、その対策のための変更例を提案する。

そして図２４では入力端子ＩＮに接続させていたトランジスタＱ１２のゲートとトランジスタＱ３０の電流電極をここでは切換回路２４の一方の出力端であるノードＮ８は接続させ、図２４ではリセット端子ＲＳＴに接続させていたトランジスタＱ１４のゲートをここでは切換回路２４のもう一方の出力端であるノードＮ９に接続させている。

Claims

入力端子、出力端子およびクロック端子と、
前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、
前記出力端子を放電する第２トランジスタと、
前記第１トランジスタの制御電極が接続する第１ノードの充放電を行うことで当該第１トランジスタを駆動するプルアップ駆動回路と、
前記第２トランジスタの制御電極が接続する第２ノードの充放電を行うことで当該第２トランジスタを駆動するプルダウン駆動回路と
を備えるシフトレジスタ回路であって、
前記プルアップ駆動回路が、
前記入力端子に入力される入力信号の活性化に応じて前記第１ノードを充電する第３トランジスタと、
前記入力信号の活性化に応じて、前記第３トランジスタの制御電極が接続する第３ノードの電圧が前記入力信号の振幅よりも大きくなるように、当該第３ノードを昇圧する昇圧手段とを備える
ことを特徴とするシフトレジスタ回路。
請求項１記載のシフトレジスタ回路であって、
前記第３トランジスタは、
前記入力端子と前記第１ノードとの間に接続しており、
前記昇圧手段は、
前記入力信号の活性化に先んじて前記第３ノードを充電し、前記入力信号の非活性化に先んじて前記第３ノードを放電する充放電回路を含み、
前記第３ノードの昇圧は、
前記第３トランジスタの寄生容量により行われる
ことを特徴とするシフトレジスタ回路。
請求項２記載のシフトレジスタ回路であって、
前記充放電回路は、
所定の電源端子に接続した制御電極を有し、
前記第３ノードと前記第２ノードとの間に接続する第４トランジスタである
ことを特徴とするシフトレジスタ回路。
請求項３記載のシフトレジスタ回路であって、
前記プルダウン駆動回路は、
前記入力信号が活性化してから一定時間だけ遅れて前記第２ノードを非活性レベルにする
ことを特徴とするシフトレジスタ回路。
請求項２から請求項４のいずれか記載のシフトレジスタ回路であって、
前記プルアップ駆動回路は、
所定のリセット端子に入力されるリセット信号に応じて、前記第１ノードを放電する第５トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。
請求項２から請求項５のいずれか記載のシフトレジスタ回路であって、
前記プルアップ駆動回路は、
前記第１ノードの信号を反転した信号で制御され、前記第１ノードを放電する第６トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。
請求項１記載のシフトレジスタ回路であって、
前記昇圧手段は、
前記入力信号の活性化に応じて前記第３ノードを充電する充電回路と、
前記充電回路が前記第３ノードの充電を開始してから一定時間だけ遅れて前記第３ノードを昇圧する昇圧回路とを含む
ことを特徴とするシフトレジスタ回路。
請求項７記載のシフトレジスタ回路であって、
前記充電回路は、
所定の電源端子に接続した制御電極を有し、前記第３ノードと前記入力端子との間に接続する第４トランジスタであり、
前記昇圧回路は、
前記第２ノードを入力端とするインバータと、
当該インバータの出力端である第４ノードと前記第３ノードとの間に接続する第１容量素子とを備える
ことを特徴とするシフトレジスタ回路。
請求項７記載のシフトレジスタ回路であって、
前記充電回路は、
前記第３ノードと前記入力端子との間に接続する第４トランジスタと、
所定の電源端子に接続した制御電極を有し、前記第４トランジスタの制御電極と前記第２ノードとの間に接続する第５トランジスタとを備え、
前記昇圧回路は、
前記第２ノードを入力端とするインバータと、
当該インバータの出力端である第４ノードと前記第３ノードとの間に接続する第１容量素子とを備える
ことを特徴とするシフトレジスタ回路。
請求項８記載のシフトレジスタ回路であって、
前記インバータは、
前記第３ノードに接続した制御電極を有し、前記第４ノードを充電する第６トランジスタと、
前記第２ノードに接続した制御電極を有し、前記第４ノードを放電する第７トランジスタとから成る
ことを特徴とするシフトレジスタ回路。
請求項８記載のシフトレジスタ回路であって、
前記インバータは、
前記第４ノードを充電する第６トランジスタと、
前記第２ノードに接続した制御電極を有し、前記第４ノードを放電する第７トランジスタとから成り、
前記プルアップ駆動回路は、
前記第６トランジスタの制御電極が接続する第５ノードと前記入力端子との間に接続し、前記電源端子に接続した制御電極を有する第８トランジスタと、
前記第４ノードと前記第５ノードとの間に接続する第２容量素子とをさらに備える
ことを特徴とするシフトレジスタ回路。
請求項９記載のシフトレジスタ回路であって、
前記インバータは、
前記第３ノードに接続した制御電極を有し、前記第４ノードを充電する第６トランジスタと、
前記第２ノードに接続した制御電極を有し、前記第４ノードを放電する第７トランジスタとから成る
ことを特徴とするシフトレジスタ回路。
請求項９記載のシフトレジスタ回路であって、
前記インバータは、
前記第４ノードを充電する第６トランジスタと、
前記第２ノードに接続した制御電極を有し、前記第４ノードを放電する第７トランジスタとから成り、
前記プルアップ駆動回路は、
前記第６トランジスタの制御電極が接続する第５ノードと前記入力端子との間に接続し、前記第４トランジスタの制御電極に接続した制御電極を有する第８トランジスタと、
前記第４ノードと前記第５ノードとの間に接続する第２容量素子とをさらに備える
ことを特徴とするシフトレジスタ回路。
請求項９または請求項１２記載のシフトレジスタ回路であって、
前記プルアップ駆動回路は、
制御電極が前記第１ノードに接続し、一方の電流電極が前記第３ノードに接続し、他方の電流電極に前記入力信号または前記入力信号と同相のクロック信号が供給される第９トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。
請求項１３記載のシフトレジスタ回路であって、
前記プルアップ駆動回路は、
制御電極が前記第１ノードに接続し、一方の電流電極が前記第３ノードに接続し、他方の電流電極に前記入力信号または前記入力信号と同相のクロック信号が供給される第９トランジスタと、
制御電極が前記第１ノードに接続し、一方の電流電極が前記第５ノードに接続し、他方の電流電極に前記入力信号または前記入力信号と同相のクロック信号が供給される第１０トランジスタとをさらに備える
ことを特徴とするシフトレジスタ回路。
請求項８、請求項１０および請求項１１のいずれか記載のシフトレジスタ回路であって、
前記第４トランジスタの制御電極が接続する前記電源端子には、前記クロック信号の振幅に等しい電圧が供給され、
第３トランジスタのドレインには、前記クロック信号の振幅よりも大きな電圧が供給されている
ことを特徴とするシフトレジスタ回路。
請求項９、請求項１２から請求項１５のいずれか記載のシフトレジスタ回路であって、
前記第５トランジスタの制御電極が接続する前記電源端子には、前記クロック信号の振幅に等しい電圧が供給され、
第３トランジスタのドレインには、前記クロック信号の振幅よりも大きな電圧が供給されている
ことを特徴とするシフトレジスタ回路。
請求項１６または請求項１７記載のシフトレジスタ回路であって、
前記インバータには、電源として前記クロック信号の振幅よりも大きな電圧が供給されている
ことを特徴とするシフトレジスタ回路。
請求項１６から請求項１８のいずれか記載のシフトレジスタ回路であって、
前記クロック信号の振幅よりも大きな電圧を生成する電圧発生回路をさらに備え、
前記電圧発生回路は、
生成した電圧を出力するための電圧出力端子と、
所定の電源端子と前記電圧出力端子との間に直列接続した第１および第２の整流素子と、
前記第１および第２の整流素子の間の接続ノードと所定のクロック信号が入力されるクロック入力端子との間に接続した容量素子とを含んでいる
ことを特徴とするシフトレジスタ回路。
請求項１および請求項７から請求項１９のいずれか記載のシフトレジスタ回路であって、
前記プルアップ駆動回路は、
前記第２ノードに接続した制御電極を有し、前記第１ノードを放電する第１１トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。
請求項１および請求項７から請求項２０のいずれか記載のシフトレジスタ回路であって、
前記プルアップ駆動回路は、
所定のリセット端子に入力されるリセット信号に応じて、前記第１ノードを放電する第１２トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。
請求項１および請求項７から請求項２１のいずれか記載のシフトレジスタ回路であって、
プルダウン駆動回路は、
前記第１ノードのレベルの活性化に応じて前記第２ノードを放電し、
前記第１ノードのレベルの非活性化に応じて前記第２ノードを充電する
ことを特徴とするシフトレジスタ回路。
請求項１から請求項２１のいずれか記載のシフトレジスタ回路であって、
前記プルダウン駆動回路は、
前記入力信号の活性化に応じて前記第２ノードを放電し、
所定のリセット端子に入力されるリセット信号に応じて前記第２ノードを充電する
ことを特徴とするシフトレジスタ回路。
請求項１から請求項２１のいずれか記載のシフトレジスタ回路であって、
前記プルダウン駆動回路は、
前記入力信号の活性化および前記出力端子から出力される出力信号の活性化に応じて前記第２ノードを放電し、
前記出力信号の非活性化に応じて前記第２ノードを充電する
ことを特徴とするシフトレジスタ回路。
複数のシフトレジスタ回路が縦続接続して成る多段のシフトレジスタ回路であって、
前記多段の各段は、
請求項１から請求項２４のいずれか記載のシフトレジスタ回路であって、
前段および後段の出力信号を受け、そのどちらを前記入力端子に供給するかを切り換え可能な切換回路をさらに備える
ことを特徴とするシフトレジスタ回路。
第１および第２入力端子、出力端子およびクロック端子と、
前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、
前記出力端子を放電する第２トランジスタと、
前記第１トランジスタの制御電極が接続する第１ノードの充放電を行うことで当該第１トランジスタを駆動するプルアップ駆動回路と、
前記第２トランジスタの制御電極が接続する第２ノードの充放電を行うことで当該第２トランジスタを駆動するプルダウン駆動回路と
を備え、信号のシフト方向を切り替え可能なシフトレジスタ回路であって、
前記プルアップ駆動回路が、
前記第１入力端子に入力される第１入力信号の活性化に応じて前記第１ノードを充電する第３トランジスタと、
前記第１入力信号の活性化に応じて、前記第３トランジスタの制御電極が接続する第３ノードの電圧が前記第１入力信号の振幅よりも大きくなるように、当該第３ノードを昇圧する第１昇圧手段と、
前記第２入力端子に入力される第２入力信号の活性化に応じて前記第１ノードを充電する第４トランジスタと、
前記第２入力信号の活性化に応じて、前記第４トランジスタの制御電極が接続する第４ノードの電圧が前記第２入力信号の振幅よりも大きくなるように、当該第４ノードを昇圧する第２昇圧手段とを備え、
シフト方向が第１方向のとき、第４トランジスタはオフに維持され、
シフト方向が第２方向のとき、第３トランジスタはオフに維持される
ことを特徴とするシフトレジスタ回路。
請求項２６記載のシフトレジスタ回路であって、
前記第３トランジスタは、前記第１入力端子と前記第１ノードとの間に接続しており、
前記第４トランジスタは、前記第２入力端子と前記第１ノードとの間に接続しており、
前記第１昇圧手段は、
シフト方向が前記第１方向のとき、前記第１入力信号の活性化に先んじて前記第３ノードを充電し、前記第１入力信号の非活性化に先んじて前記第３ノードを放電する第１充放電回路を含み、
前記第３ノードの昇圧は、
前記第１入力端子および前記第１ノードと前記第３ノードとの間の結合容量によって行われる
前記第２昇圧手段は、
シフト方向が前記第２方向のとき、前記第２入力信号の活性化に先んじて前記第４ノードを充電し、前記第２入力信号の非活性化に先んじて前記第４ノードを放電する第２充放電回路を含み、
前記第４ノードの昇圧は、
前記第２入力端子および前記第１ノードと前記第４ノードとの間の結合容量によって行われる
ことを特徴とするシフトレジスタ回路。
請求項２７記載のシフトレジスタ回路であって、
前記第１入力端子および前記第１ノードと前記第３ノードとの間の結合容量は、前記第３トランジスタの寄生容量であり、
前記第２入力端子および前記第１ノードと前記第４ノードとの間の結合容量は、前記第４トランジスタの寄生容量である
ことを特徴とするシフトレジスタ回路。