JP2010515423A - 複極性可逆型チャージポンプ回路および関連する方法 - Google Patents

Abstract

あるときには正電圧を生成し、またあるときには負電圧を生成するために反転されるように構成された複極式可逆型チャージポンプ回路が、特定の実施の形態において開示される。このようなチャージポンプ回路は、正および負の両方の電圧が同時には必要でない場合に有利である。他の特定の実施の形態においては、チャージポンプ回路は、ある動作モードにおいては正のブースト電圧のみに対して高出力電流を生成し、他の動作モードにおいては正および負のブースト電圧に対してより低い出力電流を生成する。特定の消去可能メモリアレイ技術を用いた使用が開示され、詳細には抵抗変更性受動素子のメモリセル、さらにより詳細には三次元メモリアレイが用いられる。

Description

技術分野
本発明は、半導体電圧発生回路に関し、特定的には容量性電圧乗算回路に関する。

背景技術
多くの集積回路、特に単独の電源電圧を用いるものは、電源電圧より大きい大きさを有する「ブースト」電圧を生成するためのオンチップ回路を含む。このブースト電圧は、しばしば、集積回路上に含まれる回路の一部のための真の（veritable）電源電圧として用いられる。たとえば、「フラッシュ」ＥＥＰＲＯＭメモリのような、特定のタイプの半導体メモリは、トンネル誘電体において電子を加速し、かつ電界効果トランジスタ上のフローティングゲートに電荷を蓄えることによってメモリセルに書き込む。現代の素子では、このトンネル誘電体での電荷の加速は、しばしば８Ｖのオーダの「書込電圧」を必要とするが、メモリセルの読み出しを含むメモリ回路の残りの動作は、典型的には、３Ｖのオーダの電圧しか必要としない。素子を動作させるために２つの異なった電源電圧（たとえば、＋５Ｖと＋１２Ｖ）を供給することが必要とされる多くのかつての素子とは違って、多くの現代の素子は、（「接地」またはＶＳＳに対して）２．５〜３．３Ｖに等しい、（通常は、ＶＤＤと呼ばれる）単独の電源電圧のみが必要とされる。このＶＤＤ電源電圧は、典型的には、普通の読出動作回路を含むほとんどの素子に電力を供給するために利用される。（しばしば、ただし常時ではないが、古くからの理由でＶＰＰと呼ばれる）書込電圧は、素子のユーザによって供給される個別の電源電圧を要求するというよりは、（再びＶＳＳに対して）＋８Ｖの典型的な値を有するオンチップ電圧発生器によって生成される。

多くの集積回路においては、このようなオンチップ電圧発生器は、容量性電圧乗算回路として実現され、これは、特に高品質のインダクタの実施と比較して、モノリシック集積回路上の適当に大きなキャパシタの実施が歴史的に容易であったことが大きな理由である。これらの容量性電圧乗算回路は、当業者により、通常は「チャージポンプ」と呼ばれる。容量性電圧乗算回路と混同されないように、しばしばチャージポンプと呼ばれる他の種類の回路がある。これらは、位相検出回路によって各サイクルで生成された小さな電流パルスを積算するためにしばしば用いられ、その結果として、キャパシタノードに、２つの位相検出器入力信号間の位相エラーを表わすアナログ電圧を生成する。各サイクル中に、典型的な位相検出器は、第１の電流パルスをキャパシタノードに「送り込み（pump）」、第２の電流パルスをキャパシタノードから「くみ出す（pump）」。もし位相エラーがゼロであれば、これらの２つの電流パルスは等しく、キャパシタノードの電圧は変化しない。しかし、１つの入力信号の位相が、他方に対して遅れた場合には、電流パルスの一方の大きさが大きくなったり、または持続時間が長くなったり、両方が起こったりして、そのためキャパシタノードへの正味の電荷がゼロではなく、結果として電圧が変化する。このような、「位相検出積算器」チャージポンプは、機能および構造が極めて異なっており、したがって、容量性電圧乗算回路と関連があるとはみなされない。したがって、本明細書では、文脈上他の意味に解する場合を除いて、「チャージポンプ」は、容量性電圧乗算回路を意味し、このような位相検出積算回路を意味するものではない。

上述の不揮発性メモリの例においては、チャージポンプによって生成される書込電圧は、典型的には、素子に与えられるＶＤＤ電源電圧より高い。他の集積回路においては、チャージポンプは、基準電圧ＶＳＳより低い（すなわち、「接地より低い」）電圧を生成するために用いられる場合がある。たとえば、ダイナミック・ランダム・アクセス・メモリ（Dynamic Random Access Memory：ＤＲＡＭ）やスタティック・ランダム・アクセス・メ
モリ（Static Random Access Memory：ＳＲＡＭ）およびその他の回路などの多くのメモリ素子では、基板および／または基板内のＣＭＯＳ井戸（well）にバイアスをかけるために、負のバイアス電圧が生成される。

ＶＤＤより大きなブースト電圧を生成するための伝統的な（そして良く知られた）チャージポンプ回路は、ジョン・Ｆ・ディクソン（John F.Dickson）による「改良された電圧乗算器技術を用いたＮＭＯＳ集積回路におけるオンチップ高電圧発生（On-Chip High-Voltage Generation in NMOS Integrated Circuits Using Improved Voltage Multiplier Technique）」，アイ・イー・イー・イー ジャーナル オブ ソリッド ステート サーキット（IEEE Journal of Solid State Circuits），Vol.SC-11,No.3,June 1976,pp374-378において教示される。このチャージポンプは、直列接続された複数のチャージポンプ段を含む。各チャージポンプ段は、ダイオードのような電荷転送素子およびポンプキャパシタを含み、入力ノードおよび出力ノードを有する。このような回路で用いるための相補的クロック信号は、通常フルＶＤＤレベル振幅（すなわち、低レベルのＶＳＳと高レベルのＶＤＤとの間の遷移）を用いて駆動される。

さらに、このような電圧発生回路は、残りの回路と比較して、かなり大きな量の電力を消費し、それにより、ユーザ（たとえば、ＶＤＤ電源装置）によって供給されなくてはならない電流が増加する。また、このような電圧発生回路は、特に高出力電圧または大電圧が必要とされる場合には、その実現のためにかなり大きな半導体の領域を必要とする。

発明の開示
正および負の両方のブースト電圧が必要とされる集積回路設計においては、２つの別個のチャージポンプ回路が通常備えられる。一方の回路が正電圧を生成し、他方が負電圧を生成する。このようなチャージポンプ回路は、これらのブースト電圧を生成するために、容量性スイッチングおよび電荷共有に依存しており、生成され得る出力電流量は、チャージポンプのキャパシタの物理的大きさに直接的に比例する。もし、各電圧の出力電流要求が、両方とも非常に大きいものであれば、これら２つのチャージポンプ回路の各々は、大きなポンプキャパシタを必要とし、したがって、かなりの量の貴重なシリコン領域を消費することになる。

ある特定の場合においては、正および負の両電圧は、同時には必要とされない。たとえば、高電流正電圧は、負電圧が必要とされないある動作モードにおいて必要とされ、高電流負電圧は、正電圧が必要とされない他の動作モードにおいて必要とされる。他の例では、高出力電流は、ある動作モードにおいては正のブースト電圧のみのために必要とされるが、他の動作モードにおいては低電流の正および負のブースト電圧出力が必要とされる。

本発明は、概して、特定の実施の形態において、あるときには正電圧を生成するように構成されるとともに、またあるときには負電圧を発生するように反転されるような、改良されたチャージポンプ回路、およびこのようなチャージポンプ回路を用いるための方法に関する。

ある局面においては、本発明は、集積回路製品の製造方法を提供する。特定の実施の形態においては、その方法は、第１および第２の電圧ノードを形成するステップと、第１および第２の出力ノードを形成するステップと、直列接続された複数の方向性ポンプ段を含む第１の多段チャージポンプ回路を形成するステップとを含み、各段は、それぞれの入力からそれぞれの出力へ電荷を転送させるように構成される。また、この方法は、第１の多
段チャージポンプ回路の一方の端部を、あるときには第１の電圧ノードに結合し、またあるときには第１の出力ノードに結合する第１のスイッチ回路を形成するステップと、前記第１の多段チャージポンプ回路の他方の端部を、あるときには第２の電圧ノードに結合し、またあるときには第２の出力ノードに結合する第２のスイッチ回路を形成するステップとを含む。

他の局面においては、本発明は、特定の実施の形態において、直列接続された複数の方向性ポンプ段を含む多段チャージポンプ回路を提供するステップを含む方法を提供し、各方向性ポンプ段は、それぞれの入力からそれぞれの出力へ電荷を転送させるように構成される。この方法は、第１の動作モードにおいてチャージポンプ回路のある出力ノード上に正電圧を生成するように多段チャージポンプ回路を選択するステップと、第２の動作モードにおいてチャージポンプ回路の他の出力ノード上に負電圧を生成するように多段チャージポンプ回路を選択するステップとを含む。

また他の局面おいては、本発明は、特定の実施の形態において、直列接続された複数の方向性ポンプ段を含む多段チャージポンプ回路を含む回路を提供し、各段は、それぞれの入力からそれぞれの出力へ電荷を転送させるように構成される。多段チャージポンプ回路は、第１の動作モードにおいてチャージポンプ回路の、ある出力ノード上に正電圧を生成するように選択可能であり、第２の動作モードにおいてチャージポンプ回路の他の出力ノード上に負電圧を生成するように選択可能である。

また他の局面おいては、本発明は、特定の実施の形態において、第１および第２の電圧ノードと、第１および第２の出力ノードと、直列接続された複数の方向性ポンプ段を含む第１の多段チャージポンプ回路とを含む回路を提供し、各段は、それぞれの入力からそれぞれの出力へ電荷を転送させるように構成される。また、この回路は、第１の多段チャージポンプ回路の一方の端部を、あるときには第１の電圧ノードに結合し、またあるときには第１の出力ノードに結合する第１のスイッチ回路と、前記第１の多段チャージポンプ回路の他方の端部を、あるときには第２の電圧ノードに結合し、またあるときには第２の出力ノードに結合する第２のスイッチ回路とを含む。

また他の局面おいては、本発明は、特定の実施の形態において、直列接続された複数の方向性ポンプ段を含む第１の多段チャージポンプ回路を含む回路を提供し、この第１の多段チャージポンプ回路は、第１の出力電圧を生成するために独立して動作可能である。また、この回路は、直列接続された複数の方向性ポンプ段を含む第２の多段チャージポンプ回路を含み、この第２の多段チャージポンプ回路は、第２の出力電圧を生成するために独立して動作可能である。さらに、この回路は、あるときには、第１の多段式チャージポンプ回路を第２の多段式チャージポンプ回路へ結合するための手段をさらに含み、各々が独立して動作することによって生成できる電圧または電流よりも大きな電圧または電流を有する単独の出力電圧を協働して生成する。

本発明は、多種多様な素子および構造のいずれかを含む非常に多くの回路において有効であるが、本発明は、特に、抵抗変化型受動素子メモリセルを含むような特定の消去可能なメモリアレイ技術において用いられるときに有利である。このようなセルは、プログラミングおよび消去のときに高い漏洩電流を有する傾向があり、したがって、メモリアレイ、特に三次元メモリアレイでは、必要とされるプログラミングおよび消去電圧において、大きな電流が必要となる。たとえば、プログラム動作においては、特に高い出力電流値を伝達するために正電圧チャージポンプが必要であり、一方、消去動作においては、（たとえば、正のブースト電圧において必要とされるどのような電流よりも大きい）特に高い出力電流値を伝達するために負電圧チャージポンプが必要である。

このような大きな出力電流は、大きなチャージポンプを必要とする。しかしながら、もし、そのうちの一方（たとえば、負電圧チャージポンプ）が、特定の動作モードでのみ利用される場合には、２つの非常に大きなチャージポンプを作ることは望ましくない。本明細書においては、複極性可逆型チャージポンプ回路によって、ずっと小さく、かつずっと低い電力のチャージポンプ回路で、要求される出力電流において要求される電圧を生成することが可能となる。

多くの局面における本発明は、本明細書に非常に詳細に記載され、および添付の特許請求の範囲に記載されるように、特に、メモリアレイを有するこれらの集積回路を含む集積回路における実現のために、このような回路の動作方法のために、このような回路を含むシステムのために、および、このような回路がコード化されたコンピュータで読み取り可能な媒体のために好適である。幅広い種類のこのような集積回路が特に意図され、これには基板上に形成される三次元メモリアレイを有する集積回路が含まれる。

上記の記述は要約であり、したがって、当然に単純化、一般化および詳細の省略がなされている。したがって、この技術に精通する当業者であれば、上述の要約がほんの一例であり、本発明の制限を意図するものではないことが理解できるであろう。他の態様、発明の特徴、および発明の利点は、特許請求の範囲によってのみ定義され、以下の詳細な説明から明らかとなるであろう。

図面の簡単な説明
添付の図面を参照することによって、本発明が容易に理解され、その多くの目的、特徴および利点が、この技術に精通する当業者に明らかにされる。

先行技術と付された、一対のクロスカップル型電荷転送スイッチ素子を利用する方向性チャージポンプ段を示す図である。 正のブースト電圧を生成するように構成されたチャージポンプ回路のブロック図である。 本発明に従った、正のブースト電圧または負のブースト電圧を生成するように構成されたチャージポンプ回路のブロック図である。 図３で示した回路の、典型的なトランジスタレベルの実施例を示す図である。 正の出力電圧を生成するように構成されたときの、図４に記載のチャージポンプの典型的な波形を示す図である。 負の出力電圧を生成するように構成されたときの、図４に記載のチャージポンプの典型的な波形を示す図である。 ２つの多段式チャージポンプ回路を含み、それぞれ高出力電圧または低出力電圧を生成するために、各々が他方に対して独立して動作できるが、各々が単独で生成するよりも大きさが大きい正または負の電圧を生成するために協働することもできる実施の形態を示す図である。 あるときには２つの多段式チャージポンプ回路間で協働し、またあるときには独立動作をする、他の実施の形態を示す図である。 本発明を製造するために有効な、三重井戸型（トリプルウェル型）Ｎチャンネル処理技術を示す図である。 選択されたおよび選択されていない、ワードラインおよびビットラインと、順方向バイアス動作モードにおける典型的なバイアス状態とを示す、典型的なメモリアレイ概略図である。 図１０に示した典型的なメモリアレイにおいて、逆方向バイアス動作モードにおける典型的なバイアス状態を示す、メモリアレイの概略図である。

異なる図面における同じ参照符号の使用は、類似のまたは同じ要素を示す。
詳細な説明
図１を参照して、典型的な方向性チャージポンプ段１５０が示される。このようなチャージポンプ段１５０は、しばしば、チャージポンプ回路に、直列接続された複数のチャージポンプ段の１つとして含まれる。

チャージポンプ段１５０は、２つの相補的なクロックＣＬＫ（また符合１５６が付される）およびＣＬＫＢ（また符合１５８が付される）によって駆動（clock）され、電荷は常に入力端子１５２から出力端子１５４へ（すなわち、ここでは左から右として示されるように）転送される。ＣＬＫ信号の立ち上がりエッジ、およびＣＬＫがｈｉｇｈのままである時間の間は、電荷は入力端子１５２（すなわち「入力ノード」）から、ＮＭＯＳトランジスタ１６６を通って、キャパシタ１６２へ転送する。ＣＬＫ信号の同じ立ち上がりエッジにおいて、電荷はまた、キャパシタ１６０からＰＭＯＳトランジスタ１６８を通って出力端子１５４へ転送する。

ＣＬＫＢ信号の立ち上がりエッジ、およびＣＬＫＢがｈｉｇｈのままである時間の間は、電荷は入力端子１５２からＮＭＯＳトランジスタ１６４を通って、キャパシタ１６０に転送する。ＣＬＫＢ信号の同じ立ち上がりエッジにおいて、電荷はまた、キャパシタ１６２からＰＭＯＳトランジスタ１７０を通って出力端子１５４へ転送する。

このような方向性チャージポンプ段の動作は良く知られており、多くの変形も知られている。典型的なチャージポンプ回路は、２００６年４月４日にソープ（Thorp）に付与された米国特許番号第７，０２３，２６０号に記載されており、その開示内容は全体として引用によりここに援用される。

図２を参照して、典型的なチャージポンプ回路２００が示されており、この回路は、直列接続された第１の一連の（string）チャージポンプ段２０４，２０６，２０８，２１０（各々は、チャージポンプ１５０のように実現されてもよいし、他の適当な方向性チャージポンプ段で実現してもよい）を含み、ノード２１２に正のブースト出力電圧ＶＰＯＳ＿ＨＩＧＨを生成するように構成される。このチャージポンプ回路内において、所与のチャージポンプ段の出力端子は、（もちろん、最後のチャージポンプ段以外は）、隣接するチャージポンプ段の入力端子に結合される。図の左側に示されるように、直列接続された複数のチャージポンプ段の一方の端部は、正電圧ＶＤＤを伝達する電圧ノード２０２へ結合される。言い換えると、チャージポンプ段２０４の入力端子２０３は、ＶＤＤ電源ノード２０２へ結合される。このような電圧ノード２０２は、電力ノード（たとえば、正の「電源」ノード）であってもよいが、それに代えて、内部生成された電圧（たとえば、以下で説明するような、他のチャージポンプ回路の出力）を伝達してもよい。図の右側に示されるように、直列接続された複数のチャージポンプ段の他方の端部は、正電圧ＶＰＯＳ＿ＨＩＧＨを伝達する出力ノード２１２へ結合される。言い換えれば、チャージポンプ段２１０の出力端子２１１は、チャージポンプ回路２００の出力端子２１２へ結合される。なお、本明細書においては、各々のチャージポンプ段の「入力」ノードおよび「出力」ノードの表示は、チャージポンプ段を通る電荷転送方向に関連し、必ずしも、特定の接続または電圧を意味するものではない。これらは、以下に示される実施の形態の説明によってより明らかにされるであろう。

動作中、各段は、よく知られているように、しばしば、隣接するチャージポンプ段に関連するクロックとは位相がずれた相補的なクロックによって駆動される。たとえば、チャージポンプ段２０４および２０８は、ＣＬＫおよびＣＬＫＢで駆動され、一方で、チャー
ジポンプ段２０６および２１０は、ＣＬＫＢおよびＣＬＫで駆動される。さらに、チャージポンプ段間の各中間ノードに生成される電圧は、各段で増加する。つまり、これもまたこの分野で良く知られているように、ノード２０５の電圧はＶＤＤよりも高く、ノード２０７の電圧はノード２０５の電圧よりも高くなどというようになり、出力ノード２１１の電圧は他の中間ノードの電圧よりも高くなる。

図３を参照して、典型的なチャージポンプ回路２５０が、本発明に従って示される。このチャージポンプ回路２５０は可逆型のチャージポンプ回路であり、電荷が（示されるように）左から右へ、または言い換えると、各チャージポンプ段の入力から出力へ常に移されるという事実を利用する。チャージポンプ回路２５０は、正のチャージポンプまたは負のチャージポンプとして構成するための、２つのスイッチ回路２５３，２５４を含む。一連のチャージポンプ段の左端において、第１のスイッチ回路２５３は、チャージポンプ段２０４の入力端子２０３を、（ここでは、ＶＤＤ電源ノードとして示される）電圧ノード２０２、もしくは、負のブースト電圧ＶＮＥＧ＿ＨＩＧＨを伝達するための第２の出力ノード２５２のどちらかへ結合する。一連のチャージポンプ段の右端において、第２のスイッチ回路２５４は、チャージポンプ段２１０の出力端子２１１を、（ここでは、ＧＲＯＵＮＤ電力ノードとして示される）第２の電圧ノード２５１、もしくは、前述同様に、正のブースト電圧ＶＰＯＳ＿ＨＩＧＨを伝達するための第１の出力ノード２１２のどちらかに結合する。

出力ノード２１２に、正の出力電圧ＶＰＯＳ＿ＨＩＧＨを生成するために、第１のスイッチ回路２５３は、チャージポンプ段２０４の入力端子２０３を電圧ノード２０２（すなわちＶＤＤ）へ結合するように構成され、第２のスイッチ回路２５４は、チャージポンプ段２１０の出力端子２１１を、第１の出力ノード２１２へに結合するように構成される。このような構成により、結果として図２に示されるものと等価な接続となる。電荷は、ＶＤＤからノードＡ（ノード２０５）へ、その後ノードＢ（ノード２０７）へ、その後ノードＣ（ノード２０９）へ、その後出力ノードＶＰＯＳ＿ＨＩＧＨへと転送される。

出力ノード２５２に、負の出力電圧ＶＮＥＧ＿ＨＩＧＨを生成するために、第１のスイッチ回路２５３は、チャージポンプ段２０４の入力端子２０３をチャージポンプ回路出力ノード２５２へ結合するように構成され、第２のスイッチ回路２５４は、チャージポンプ段２１０の出力端子２１１を、第２の電圧ノード２５１（すなわち、接地）へ結合するように構成される。電荷は、負の出力ノードＶＮＥＧ＿ＨＩＧＨからノードＡへ、その後ノードＢへ、その後ノードＣへ、その後（時には、ＧＮＤまたはＶＳＳと呼ばれる）接地へと移される。

図４を参照して、このようなチャージポンプ回路２５０の典型的な実施例が示されており、３つが直列接続されたチャージポンプ段が、４つのそのようなチャージポンプ段に代わって採用される。第１のスイッチ回路２５３は、ＮＭＯＳトランジスタ３０２およびＰＯＳトランジスタ３０４を用いて実現されており、その両方は（符号３０３が付された）制御信号ＥＮ＿ＮＥＧ＿ＨＶに応答する。同様に、第２のスイッチ回路２５４は、ＮＭＯＳトランジスタ３０６およびＰＯＳトランジスタ３０８を用いて実現されており、その両方は同じ制御信号ＥＮ＿ＮＥＧ＿ＨＶに応答する。

負電圧を生成するようにチャージポンプ回路を構成するために、制御信号ＥＮ＿ＮＥＧ＿ＨＶは、高電圧、好ましくはＶＤＤ電圧（たとえば、３．３Ｖ）に駆動される。したがって、トランジスタ３０２はチャージポンプ段２０４の入力端子２０３を負の出力ノード２５２へ結合するためにターンオンされ、トランジスタ３０４はターンオフされ、トランジスタ３０６はチャージポンプ段２１０の出力端子２１１を第２の電圧ノード２５１（すなわち、接地）へ結合するためにターンオンされ、そしてトランジスタ３０８はターンオ
フされる。

正電圧を生成するようにチャージポンプ回路を構成するために、制御信号ＥＮ＿ＮＥＧ＿ＨＶは、低電圧、好ましくはＧＮＤ電圧（または接地より低い電圧）に駆動される。したがって、トランジスタ３０４はチャージポンプ段２０４の入力端子２０３を電圧ノード２０２へ結合するためにターンオンされ、トランジスタ３０２はターンオフされ、トランジスタ３０８はチャージポンプ段２１０の出力端子２１１を出力ノード２１２へ結合するためにターンオンされ、そしてトランジスタ３０６はターンオフされる。

図５は、正の出力電圧ＶＰＯＳ＿ＨＩＧＨを生成するように構成されたときの、チャージポンプ回路３００の波形を示したものである。ＶＤＤ電圧はおよそ３．３Ｖであり、各々の連続するチャージポンプ段の出力は、より高い電圧が達成されている。出力ノード２１２は、およそ１１．５ＶのＶＰＯＳ＿ＨＩＧＨ電圧が達成されていることが示されている。

図６は、負の出力電圧ＶＮＥＧ＿ＨＩＧＨを生成するように構成されたときの、チャージポンプ回路３００の波形を示したものである。ＶＤＤ電圧はおよそ３．３Ｖであり、各々の連続するチャージポンプ段の出力は、より負方向の（すなわち、より低い）電圧が達成されている。出力ノード２５２は、およそ−９．０ＶのＶＮＥＧ＿ＨＩＧＨ電圧が達成されていることが示されている。

上記の実施の形態は、直列接続された複数のチャージポンプ段として考えられており、正電圧を生成するように構成されてもよいし、逆に負電圧を生成するように構成されてもよい。他のチャージポンプ回路構成は、追加の出力電圧／電流のオプションを与えることが意図される。たとえば、図７は、第１の多段式チャージポンプ回路４０２（すなわち、図示されるように、２つまたはより多い直列接続されたチャージポンプ段）と、第２の多段式チャージポンプ回路４０６（すなわち、これもまた、図示されるように、２つまたはより多い直列接続されたチャージポンプ段）とを含む回路４００を示している。各チャージポンプ回路４０２，４０６は、それぞれ高出力電圧または低出力電圧を生成するために、他方に対して独立して動作することができるが、両方のチャージポンプ４０２，４０６は、協働して、各々が単独で生成することができるよりも高い大きさの正電圧または負電圧を生成するように構成することもできる。

たとえば、ある構成においては、回路４００は、ＶＰＯＳ＿ＯＵＴ２出力ノード４２６に、単独の正の高電圧を生成するように構成される。これを実現するために、スイッチ回路４０８は、チャージポンプ回路４０２の入力ノード４０１を電圧ノード４１８（すなわち、ＶＤＤ）へ結合し、スイッチ回路４１０は、チャージポンプ回路４０２の出力ノード４０３をノード４２２へ結合し、スイッチ回路４１２は、チャージポンプ回路４０６の出力ノード４０５をノード４２２へ結合し、そして、スイッチ回路４１４は、チャージポンプ回路４０６の出力ノード４０７を出力ノード４２６へ結合する。これは、図２に示されたものと同様な等価な構成をもたらす。

他の構成においては、回路４００は、ＶＰＯＳ＿ＯＵＴ１出力ノード４２０に正の高電圧を生成するとともに、ＶＮＥＧ＿ＯＵＴ２出力ノード４２４に負の高電圧を生成するように構成される。これを実現するために、スイッチ回路４０８は、チャージポンプ回路４０２の出力ノード４０１をＶＤＤ電圧ノード４１８へ結合し、スイッチ回路４１０は、チャージポンプ回路４０２の出力ノード４０３をＶＰＯＳ＿ＯＵＴ１出力ノード４２０へ結合し、スイッチ回路４１２は、チャージポンプ回路４０６の出力ノード４０５をＶＮＥＧ＿ＯＵＴ２出力ノード４２４へ結合し、そしてスイッチ回路４１４は、チャージポンプ回路４０６の出力ノード４０７を電圧ノード４２８（すなわち、接地電位へ伝達）へ結合す
る。どちらのチャージポンプ回路もノード４２２には結合されず、両方が独立して動作し、各々は上記でそれぞれ説明した態様で動作する。

さらにもう１つの他の構成においては、回路４００は、ＶＮＥＧ＿ＯＵＴ１出力ノード４１６に、単独の負の高電圧を生成するように構成される。これを実現するために、スイッチ回路４０８は、チャージポンプ回路４０２の入力ノード４０１をＶＮＥＧ＿ＯＵＴ１出力ノード４１６へ結合し、スイッチ回路４１０は、チャージポンプ回路４０２の出力ノード４０３をノード４２２へ結合し、スイッチ回路４１２は、チャージポンプ回路４０６の出力ノード４０５をノード４２２へ結合し、そして、スイッチ回路４１４は、チャージポンプ回路４０６の出力ノード４０７を接地電圧ノード４２８へ結合する。

他の実施の形態においては、追加のスイッチ回路が、それぞれの端部を１つまたはより多い電圧ノードへ接続するために、各チャージポンプ回路の端部に含まれてもよい。これらの電圧ノードの各々は電力ノード（たとえば、「電源」電圧、接地電圧、真の電源電圧として機能する内部生成された電圧など）であってもよいし、他のチャージポンプ回路により生成されたノードであってもよい。たとえば、スイッチ回路４１２は、チャージポンプ回路４０６の入力ノードを、出力ノード４２４または電圧ノード４２２のいずれかと結合するように考えられてもよい。この場合、電圧ノード４２２は、（スイッチ回路４１０が適切に接続されていると仮定して）チャージポンプ回路４０２の出力ノードと結合され、このようなチャージポンプ回路によって生成された電圧を伝達する。チャージポンプ回路４０２，４０６の各々は、異なる数の個別のチャージポンプ段を含んでもよく、多くの場合は、各々は２つまたはより多くのこのようなチャージポンプ段を含む場合が多いが、単独の段を含む場合もあるということが理解されるべきである。

さらなる実施の形態においては、スイッチ回路４１０は、ノード４０３を接地と結合するためのスイッチ脚（switch leg）を含む（または、その代わりとして、同様のために他のスイッチ回路を含む）。その結果として、チャージポンプ４０２および４０６の両方は、互いに独立に、同時に負の出力電圧を生成することができ、また、よりずっと大きな大きさの正または負の電圧を協働して生成するために一緒に結合されてもよい。

さらにもう１つの実施の形態においては、スイッチ回路４１２は、ノード４０５をＶＤＤと結合するためのスイッチ脚を含む（または、その代わりとして、同様のために他のスイッチ回路を含む）。その結果として、チャージポンプ４０２および４０６の両方は、互いに独立に、同時に正の出力電圧を生成することができ、また、よりずっと大きな大きさの正または負の電圧を協働して生成するために一緒に結合されてもよい。

チャージポンプ回路間のこのような協働は、上述の実施の形態で示されるように、結果として、各々が単独で生成することができる電圧よりも、より高い電圧を有する出力を生成することができ、または、各々が単独で生成することができるよりも高い電流能力を有する出力を生成することができる。たとえば、図８は、各々が単独で生成することができるよりも高い電流能力を有する出力を生成するように協働する、一対のチャージポンプ回路を含む回路５００を示す。この実施の形態においては、第１のチャージポンプ回路５０２および第２のチャージポンプ回路５０６は、高電流において正の高出力電圧ＶＰＯＳ＿ＯＵＴ１を有する出力を生成するために並列に結合される。他のモードにおいては、第１のチャージポンプ回路５０２は、前述同様に、より低い電流において同じ正の高出力電圧ＶＰＯＳ＿ＯＵＴ１を生成するように動作し、第２のチャージポンプ回路５０６は、負の高出力電圧ＶＮＥＧ＿ＯＵＴ１を生成するように「反転」される。そのようにするために、スイッチ回路５１２は、チャージポンプ回路５０６の入力ノード５０５を、ＶＮＥＧ＿ＯＵＴ１ノード５１６へ結合するように構成されるとともに、スイッチ回路５１４は、チャージポンプ回路５０６の出力ノード５０７を、接地電圧ノード５２８へ結合するように
構成され、両方のチャージポンプ回路５０２，５０６は独立して動作する。他の実施の形態においては、上位の（upper）チャージポンプ回路５０２にさらなる構成の柔軟性を与えるために、上位のチャージポンプ回路５０２は、図７に記載されているような１つまたはより多くのスイッチ回路を含んでもよいことが理解されるべきである。

理解できるように、１つまたはより多くのチャージポンプ回路の非常に多くのバリエーションが、本発明の教示に基づいて構成できる。また、上述の実施の形態において、特定のＮＭＯＳトランジスタのソースおよびドレイン端子は、あるときには正の出力電圧を生成するように構成されたときにＶＤＤより高い電圧に駆動され、またあるときには負の出力電圧を生成するように構成されたときにＶＳＳより低い電圧に駆動される（すなわち、バルク基板電圧よりも低い電圧に駆動された、ＮＭＯＳソースおよびドレイン）。これは、三重井戸型（トリプルウェル型）Ｎチャンネル技術の利用によって与えられる。

典型的なトリプルウェル型半導体構造が図９に示される。ＰＭＯＳ素子（たとえば、図の右側に示される代表例）は、伝統的なＮウェル７５６に形成される。ＮＭＯＳ素子（たとえば、図の左側に示される代表例）は、中間深さのＰウェル７５４が、深いＮウェル７５２に囲まれたトリプルウェル構造に入れられる。ＰＭＯＳ素子のすべてのＮウェル７５６は、各動作モードにおいて、最も正の電圧（最正電圧）を共有し、ＮＭＯＳ素子のすべてのＰウェル７５４は、各動作モードにおいて最も負の電圧（最負電圧）を共有する。

本発明は、素子および構造の多くの種類のいずれかを含む、多くの回路において有用であることが期待される。しかしながら、本発明は、特定の抵抗変化型受動素子メモリセルを含むような、特定の消去可能なメモリアレイ技術で用いられるときに、特に有利である。このようなセルは、プログラミングおよび消去のときに高い漏洩電流を有する傾向があり、したがって、メモリアレイは要求されたプログラミングおよび消去電圧において、大きな電流が必要とされる。たとえば、プログラム動作においては、正電圧チャージポンプは、特に高い出力電流値を伝達する必要があり、一方消去動作においては、負電圧チャージポンプは、（たとえば、正のブースト電圧において必要とされるどのような電流よりも大きい）特に高い出力電流値を伝達する必要がある。これは、三次元メモリアレイにおいて、特に当てはまる。

このような大きな出力電流は、大きなチャージポンプを必要とする。しかしながら、もしそれらのうちの１つ（たとえば、負電圧チャージポンプ）が特定の動作モードにおいてのみ利用される場合には、２つの大きなチャージポンプを作ることは望ましくない。本明細書においては、複極性可逆型チャージポンプ回路は、ずっと小さく、かつずっと低い電力のチャージポンプ回路によって、要求された出力電流において要求された電圧を生成することを可能とする。この性能は、各動作モードにおける各チャージポンプ段の資質（すなわち、主にはポンプキャパシタであるが、各段の電荷転送スイッチも）を用いることによって生じる。言い換えれば、各動作モードにおいて、すべてのチャージポンプキャパシタが、十分にポンピングに関与する、ということである。

上述の様々なチャージポンプ回路の有用性をより十分に理解するために、典型的なメモリ技術および関連するアレイラインバイアス電圧が示される。図１０は、可変抵抗メモリセルを含む典型的な受動素子メモリアレイ１００の概略図である。２つのワードライン１０２，１０４が、２つのビットライン１０６，１０８と同様に示される。ワードライン１０２を、選択されたワードライン（ＳＷＬ）と仮定し、ワードライン１０４を選択されていないワードライン（ＵＷＬ）と仮定する。同様に、ビットライン１０６を、選択されたビットライン（ＳＢＬ）と仮定し、ビットライン１０８を選択されていないビットライン（ＵＢＬ）と仮定する。４つの受動素子メモリセル１０１，１０３，１０５，１０７が示され、各々は関連したワードラインと関連したビットラインとの間に結合される。

メモリセル１０１は、選択されたワードライン１０２および選択されたビットライン１０６に関連し、「Ｓ」セル（すなわち、「選択された（selected）」セル）とみなす。メモリセル１０３は、選択されていないワードライン１０４および選択されたビットライン１０６に関連し、「Ｆ」セル（すなわち、「オフ（off）」セル）とみなす。メモリセル１０５は、選択されたワードライン１０２および選択されていないビットライン１０８に関連し、「Ｈ」セル（すなわち、「半選択された（half-selected）」セル）とみなす。最後に、メモリセル１０７は、選択されていないワードライン１０４および選択されていないビットライン１０８に関連し、「Ｕ」セル（すなわち、「選択されていない（unselected）」セル）とみなす。

また、図１０に示した図は、順方向バイアス動作モードにおける、典型的なバイアス状態である。このような順方向バイアスモードは、プログラミングモード、ブロック消去モード、および（通常は、異なったモードにおける、異なった電圧レベルまたは状態であるが）読出モードにおいて用いられる。図示されているように、バイアス状態は、選択されたアレイブロックにおけるプログラミング動作モードにおいて適当と考えられ、そのようなものとして説明する。

選択されたワードライン１０２にはＶＳＸ電圧（たとえば、接地）のバイアス電圧がかけられ、選択されたビットライン１０６にはＶＳＢ電圧（たとえば、＋８Ｖ）のバイアス電圧がかけられ、選択されなていないワードライン１０４にはＶＵＸ電圧（たとえば、＋７．３Ｖ）のバイアス電圧がかけられ、選択されていないビットライン１０８にはＶＵＢ電圧（たとえば、＋０．７Ｖ）のバイアス電圧がかけられる。選択されたビットラインのバイアス電圧ＶＳＢは、プログラミング電圧ＶＰＰとみなされる。これは、（選択されたワードラインが接地されているので）実質的にこの全体の電圧が選択されたメモリセル１０１に印加されており、バスおよびアレイライン自身において特定の抵抗ドロップが小さいためである。選択されていないビットラインのバイアス電圧ＶＵＢもまた、好ましくは、各メモリセルの順バイアス方向における見かけの「しきい値電圧」に相当する値に設定され、したがって、選択されていないビットライン１０８に印加される電圧ＶＴとして示される。同様に、選択されていないワードラインのバイアス電圧ＶＵＸもまた、好ましくは、ＶＰＰ−ＶＴの値に設定される。

このようなバイアス状態においては、Ｓセル１０１はＶＰＰに等しい順方向バイアス電圧（たとえば、＋８Ｖ）を受け、Ｆセル１０３はＶＴに等しい順方向バイアス電圧（たとえば、＋０．７Ｖ）を受け、Ｈセル１０５はＶＴに等しい順方向バイアス電圧（たとえば、＋０．７Ｖ）を受け、そしてＵセル１０７はＶＰＰ−２ＶＴに等しい逆方向バイアス電圧（たとえば、−６．６Ｖ）を受ける。これらの状態にバイアス電圧がかけられたときに、Ｆ，Ｈ，およびＵセルは眼に見えて抵抗は変化しないが、選択されたセルはより低い抵抗値に変化されるような、いくつかの典型的なメモリセル技術がある。典型的なセルを以下に説明する。

図１１を参照して、逆方向バイアス動作モードにおける典型的なバイアス状態１２０が示される。このような、逆方向バイアスモードは、（通常は、異なったモードにおける、異なった状態であるが）プログラミングモードまたはブロック消去モードにおいて用いられる。図示されるように、バイアス状態は、選択されたアレイブロックにおけるプログラミング動作モードまたは消去動作モードにおいて適当と考えられ、そのようなものとして説明する。

バイアス状態ＶＳＸ、ＶＵＸ、ＶＳＢおよびＶＵＢの各々は、現在の動作モードにおいて適切な値に再定義される。選択されたワードライン１０２はＶＲＲ／２（たとえば、＋
６Ｖ）のＶＳＸ電圧にバイアスがかけられ、選択されたビットライン１０６は−ＶＲＲ／２（たとえば、−６Ｖ）のＶＳＢ電圧にバイアスがかけられる。選択されていないワードライン電圧ＶＵＸおよび選択されていないビットライン電圧ＶＵＢの両方は接地される。

このようなバイアス状態においては、Ｓセル１０１はＶＲＲの大きさに等しい逆方向バイアス電圧（たとえば、−１２Ｖ）を受け、Ｆセル１０３はＶＲＲ／２に等しい逆方向バイアス電圧（たとえば、−６Ｖ）を受け、Ｈセル１０５はＶＲＲ／２に等しい逆方向バイアス電圧（たとえば、−６Ｖ）を受ける。注目すべきは、Ｕセル１０７にはバイアス電圧がかからないことである。

これらの状態にバイアス電圧がかけられたときに、Ｆ，Ｈ，およびＵセルは眼に見えて抵抗は変化しないが、選択されたセルはより低い抵抗値からより高い抵抗値へ変化されるような、（以下に示される）いくつかの典型的なメモリセル技術がある。なお、選択されないＵメモリセルは、セルに数Ｖのバイアスがかけられたときには、多くの量の漏洩電流をサポートするが、バイアスがかけられないので、漏洩電流は流れない。さらに詳細を説明するように、多くの有用なメモリアレイの実施の形態は、ＦセルのＨセルよりも非常に多くのＵセルを含み、このようなアレイは、アレイの選択されていないメモリセルにおける漏洩電流が非常に少なくなり、したがって、他のバイアス案よりもずっと少ない電力消費となる。

この逆方向モードにおいて、ＶＲＲ電圧を「分割」し、ＳＢＬにプログラミング電圧の１／２に等しい負電圧のバイアスをかけ、ＳＷＬにプログラミング電圧の１／２に等しい正電圧のバイアスをかけることによって、ビットラインデコーダおよびワードラインデコーダの両方の電圧要求は、大幅に緩和される。したがって、アレイライン（たとえば、ワードラインおよびビットライン）の小ピッチと同じく、アレイライン駆動回路内の高電圧トランジスタは、それらが相対的により低い「分割」電圧で設計されるので、より小さな領域を占めることになる。

デコード回路およびアレイバイアス回路を含む、このようなメモリアレイのさらなる説明が、２００６年７月３１日に出願された、ロイ・Ｅ・ショアライン（Roy E. Scheuerlein）およびルカ・Ｇ・ファソリ（Luca G. Fasoli）による、「読込／書込回路をメモリアレイに結合するためのデュアルデータ依存型バス(Dual Data-Dependent Busses for Coupling Read/Write Circuits to a Memory Array)」と題された、米国特許出願番号第１１／４６１，３５２号により提供され、その開示内容は全体として引用によりここに援用される。

上記の説明によって解かるように、大きな漏洩電流がそのような電圧（特に、ＶＰＰ−ＶＴバイアス電圧）が、高い電流能力とともに生成されることを必要とするが、順方向動作モードにおいては正電圧のみが必要とされる。しかしながら、逆方向動作モードにおいては、正および負の両方の電圧が必要とされ、各々はＶＰＰ−ＶＴ電圧よりも大きさが低く、かつ各々はより小さい出力電流能力を必要とする。（上述の）トリプルウェル型半導体構造は、選択されたワードラインが正電圧にされている間、選択されたビットラインを負電圧とすることができる。

本明細書においては、チャージポンプ回路は、設定動作モードにおいて、（たとえば、２つの協働する多段式チャージポンプ回路によって生成され、）特定のワードラインおよびビットラインの両方へ結合された正電圧を供給するために有利に利用されるとともに、リセットモードにおいて、（たとえば、２つの多段式チャージポンプ回路が独立に動作することによって生成された）正電圧を特定のワードラインへ、そして負電圧を特定のビットラインへ供給するように利用される。

説明した実施の形態においては、多段式チャージポンプ回路が、最終出力電圧に達する前に、各中間段を充電するための期間を必要とするので、所与のチャージポンプ回路は、所与の動作モードにおいて単独の出力電圧を生成するように構成されるように意図される。しかし、ここで説明した単独の複極式チャージポンプ回路は、同じ時に回路によって使用するための２つの電圧を同時に生成するために、動作モード間を十分に速く切替えるように用いられてもよい。

上述の実施の形態は、相補的なチャージポンプ段を示すが、いずれの方向性チャージポンプ段も、本発明のいくつかの利点を達成するように利用されてもよい。本明細書では、「電圧ノード」は電力ノードを含むことができ、他の多段式チャージポンプ回路の出力を含むこともできる。「電力ノード」は、正電圧供給ノード、負電圧供給ノードまたは接地ノードを含むことができる。

本明細書では、並列に結合されているように記載された２つの回路は、他のノードを経由して結合されてもよい。たとえば、もし、各チャージポンプ回路のそれぞれの第１の端部が同じ電源ノード（たとえば、ＶＤＤ）に結合され、各チャージポンプ回路のそれぞれの第２の端部が同じ出力ノードに結合される場合には、２つのチャージポンプ回路は、並列に結合されるように記載されてもよい。

ここでチャージポンプ回路に適応した「可逆的」の語句は、電荷転送が反対方向に行なわれることを意味するものではなく、「逆方向」モードにおいては、チャージポンプ回路の反対の端部から出力がされることを意味する。本明細書において、第１，第２，第３などの、要素の指示記号は、必ずしも、特許請求の範囲が、要素の同一の関連する番号を用いて解釈されることを要求するものではない。このような関連する番号のどのような一致も、偶然として扱われるべきであり、調整されたものではない。

いくつかの集積回路装置においては、１つより多くのチャージポンプ回路を実施することが有効である。たとえば、１つより多くのメモリサブアレイを有するメモリ装置においては、異なるチャージポンプ回路が、いくつかのメモリサブアレイの各々と関連してもよいし、または、異なるチャージポンプ回路が、そのメモリサブアレイのすべてと関連してもよい。半導体基板の上層に作られるモノリシック三次元メモリアレイのように、アレイが基板上ではなく、層上に作られる特定のメモリ技術に関しては、このようなチャージポンプ回路は、メモリアレイの外側の領域を必要とするというよりは、メモリサブアレイの下層に実現されてもよい。半導体基板の上層に作られた典型的なモノリシック三次元メモリアレイは、ジョンソンら（Johnson et al.）の米国特許番号第６，０３４，８８２号や、Ｎ．ジョアン・ナールら（N. Johan Knall et al.）の米国特許番号第６，４２０，２１５号、ジョンソンら（Johnson et al.）の米国特許番号第６，５２５，９５３号、ヴィヴォーダら（Vyvoda et al.）の米国特許番号第６，９５２，０４３号、およびショアラインら（Scheuerlein et al.）の米国特許番号第６，５４５，８９８号に示されており、その開示内容は全体として引用によりここに援用される。

本明細書では、三次元メモリアレイを有する集積回路は、１つより多くのモノリシック集積回路の集合体というよりは、１つのモノリシック集積回路と想定される。本発明の方法および装置は、たとえば、（追記型（ライトワンス型）および／または書き換え可能型メモリアレイの両方の）三次元不揮発性フィールドプログラマブルメモリアレイのような、モノリシック三次元メモリにおいて役立つように用いられてもよい。さらに、本発明の方法および装置は、二次元アレイを含む集積回路、およびその他多くのメモリを含まない集積回路において役立つように用いられてもよい。

多くのタイプのメモリセルは、（たとえば、上述のリセットモードで）逆バイアスを用いてプログラムすることができる。このようなセルは、金属酸化物（たとえば、遷移金属酸化物）およびダイオードを有する受動素子セルを含む。他の適当なセルとしては、ダイオード選択素子を用いて低いＲ状態と高いＲ状態との間でプログラムされる抵抗変化型材料を有するものが含まれる。例としては、抵抗を変化するための可動電子を含む、プログラム可能なメタライゼーション配線、ＧＳＴ材料のような位相変化型抵抗、有機材料可変抵抗、複合金属酸化物、炭素ポリマフィルム、炭素ナノチューブ抵抗、ドープ・カルコゲナイド・ガラス、およびショットキー・バリア・ダイオードなどが含まれる。選ばれた抵抗変化型材料は、一回限りの記憶が可能な（one-time programmable：ＯＴＰ）メモリセル、または追記型（write-many）メモリセルを提供する。さらに、逆バイアスストレスによって修正された導通性を有するポリシリコン・ダイオードを使用することもできる。

有用な２端子型メモリセルについての説明が、以下の文献により提供され、引用によりここに援用される。（ｉ）ピロバーノら（Pirovano et al.）「位相変化型メモリにおける電子的スイッチング（Electronic Switching in Phase-Change Memories）」,アイ・イー・イー・イー トランザクションズ オン エレクトロニック デバイス（IEEE Transactions on Electronic Devices）,Vol.51, No.3, March 2003、（ｉｉ）ベイクら（Baek
et al.）「ポストＮＡＮＤ型記憶装置アプリケーションのための多層クロスポイント型二元酸化物抵抗変化型メモリ（ＯｘＲＲＡＭ）（Multi-layer Cross-point Binary Oxide
Resistive Memory (OxRRAM) for Post-NAND Storage Application）」,アイ・イー・イー・イー 国際電子デバイス会議（IEEE International Electron Devices Meeting）, 2005、（ｉｉｉ）ベイクら（Baek et al.）「非対称単極電圧パルスにより駆動される単独の二元酸化物を用いた高度にスケーラブルな不揮発性メモリ（Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses）」アイ・イー・イー・イー 国際電子デバイス会議（IEEE International
Electron Devices Meeting）, 2004、（ｉｖ）フワンら（Hwang et al.）「高密度位相変化型ＲＡＭのための書込電流低減（Writing Current Reduction for High-Density Phase-Change RAM）」アイ・イー・イー・イー 国際電子デバイス会議（IEEE International Electron Devices Meeting）, 2003。さらなる詳細は、また、米国特許番号第６，８９１，７４８号に示されており、引用によりここに援用される。

逆方向リセット動作についての有用なメモリセルが、ブラッド・ハーナーら（Brad Herner et al.）の、「高密度三次元メモリセル（High-Density Tree-Dimensional Memory Cell）」と題された米国特許番号第６，９５２，０３０号、および、タンメイ・クマーら（Tanmay Kumar et al.）により２００５年９月２８日に出願され、（米国特許出願公開番号第２００７／００９０４２５号として発行された）、「トリマブル抵抗を有する切替可能な半導体メモリ素子を備えたメモリセルを用いるための方法（Method for Using a Memory Cell Comprising Switchable Semiconductor Memory Element with Trimmable Resistance）」と題された米国特許出願番号第１１／２３７，１６７号に示されている。適当な金属酸化物メモリセルが、Ｓ・ブラッド・ハーナー（S. Brad Herner）により２００６年３月３１日に出願された、「抵抗変化型スイッチング酸化物または窒化物とアンチヒューズとを備えたマルチレベル不揮発性メモリセル（Multilevel Nonvoltile Memory Cell Comprising a Resistive-Switching Oxide or Nitride and an Antifuse）」と題された米国特許出願番号第１１／３９４，９０３号に示されている。複数の抵抗状態を与える位相変化型材料を用いた適当なメモリセルが、ロイ・Ｅ・シュアラインら（Roy E. Scheuerlein et al.）による、「直列接続された誘電体層と位相変化型材料とを備えた不揮発性メモリセル（Non-Volatile Memory Cell Comprising a Dielectric Layer and a Phase
Change Material in Series）」と題された米国特許出願公開番号第２００５−０１５８９５０号に示されている。これら上記の開示の各々は、全体として引用によりここに援用される。（たとえば、コバルトを含む）遷移金属酸化物を有する他の典型的なメモリセル
、およびステアリング素子（steering element）のポリシリコン材料それ自体が切替可能な抵抗材料を備える典型的なセルが、タンメイ・クマー（Tanmay Kumar）、Ｓ・ブラッド・ハーナー（S. Brad Herner）、ロイ・Ｅ・シュアラインら（Roy E. Scheuerlein）およびクリストファ・Ｊ・ペティ（Christopher J. Petty）により２００６年７月３１日に出願され、（米国特許出願公開番号第２００７／００７２３６０号として発行された）、「トリマブル抵抗を有する切替可能な半導体メモリ素子を備えたメモリセルを用いるための方法（Method for Using a Memory Cell Comprising Switchable Semiconductor Memory Element with Trimmable Resistance）」と題された米国特許出願番号第１１／４９６，９８６号（「ＭＡ１６３−１」出願）に示されており、全体として引用によりここに援用される。

さらに、Ｓ・ブラッド・ハーナーら（S. Brad Herner et al.）により２００５年５月９日に出願された、「ダイオードと抵抗切替材料とを備えた書換え可能なメモリセル（Rewritable Memory Cell Comprising a Diode and a Resistance Switching Material）」と題された米国特許出願番号第１１／１２５，９３９号は、ニッケル酸化物のような酸化物を直列接続したダイオードを含む有用な書換え可能なメモリセルを開示し、メモリセルの抵抗は、低から高および高から低への抵抗状態に反復的に切替えられる。Ｓ・ブラッド・ハーナーら（S. Brad Herner et al.）により２００６年３月３１日に出願された、「ダイオードと抵抗切替材料とを備えた不揮発性メモリセル（Nonvoltile Memory Cell Comprising a Diode and a Resistance Switching Material）」と題された米国特許出願番号第１１／３９５，９９５号は、順方向バイアスを用いて設定され、逆方向バイアスを用いてリセットされる、ＯＴＰマルチレベルメモリセルを開示する。これら上記の開示の各々は、全体として引用によりここに援用される。

本明細書では、そして文脈上他の意味に解する場合を除き、「相補的な一対（complementary pair）」のクロック信号またはパルス信号は、いつも正確に相補的である必要はなく、おおまかに相補的である一対の信号を含むことを意味する。たとえば、相補的クロック信号は、各々の信号のｈｉｇｈからｌｏｗおよびｌｏｗからｈｉｇｈへの遷移期間に重なり合ってもよい。いくつかの実施の形態においては、クロックは、重複のない正パルスを有するように調整されてもよい。

本明細書では、信号（たとえば、クロック信号）の大きさは、信号のハイレベルとローレベルとの間の電圧差に関連する。もし、このような信号が、ローレベルとしてＶＳＳまたは接地基準を、そしてハイレベルとしてＶＤＤを有する場合には、その信号は、ＶＤＤレベル信号または完全（full）ＶＤＤレベル信号と呼ばれる。

ここで使用された一般的な用語について、当業者であれば、回路内に様々な信号やノードが含まれる回路の動作を説明するときに、多くの表現が等しく用いられることが理解できるであろう。どのような種類の信号、論理信号であってもまたは一般的なアナログ信号であっても、回路内のノードの電圧レベル（またはいくつかの回路技術においては、電流レベル）の物理的形式をなす。信号が配線（wires）またはバス上で伝達されると考えることは正しい。たとえば、ある人が「回路１０の出力がノード１１の電圧をＶＤＤに駆動し、これによって信号ＯＵＴがノード１１に運ばれる」というような、特定の回路動作を表現したとする。どこか煩わしい表現ではあるが、これは正確である。したがって、「回路１０がノード１１をｈｉｇｈに駆動する」の表現と同様に、「ノード１１が回路１０によってｈｉｇｈの状態にされる」や、「回路１０がＯＵＴ信号をｈｉｇｈに引き上げる」や、「回路１０がＯＵＴをｈｉｇｈに駆動する」のように、そのような回路動作を等価に表現することが、本分野においてよく知られている。回路動作を表わすためのこのような簡略化した表現は、回路動作の詳細を伝達するためにより効果的である。というのも、特に、図中の概略図が、回路ブロックやノード名に相当するさまざまな信号名をはっきりと
想起させるからである。便宜上、ＣＬＫ信号を伝達する他の名前のないノードは、ＣＬＫノードと呼んでもよい。同様に、「ｈｉｇｈに引き上げる」、「ｈｉｇｈに駆動する」および「充電する」のような語句は、もし区別が不可能でなければ一般的に同意語であり、「ｌｏｗに引き下げる」、「ｌｏｗに駆動する」および「放電する」の語句も同様である。これらのより簡潔な記述表現を用いることは、本開示の明瞭さおよび教示を高めることになると考えられる。本分野の当業者であれば、これらのまたは他の類似の語句の各々は、共通の回路動作を表現するために同じ意味で用いられてもよく、わずかな推測も、この表現のさまざまな使用に読み込まれるべきではない。

電源について、回路の電力を供給するために用いられる単独の正電源電圧（たとえば、３．３Ｖ電源）は、しばしば、「ＶＤＤ」電源と名付けられる。集積回路においては、トランジスタおよびその他の回路要素は、ＶＤＤ端子またはＶＤＤノードに実際に接続され、ＶＤＤ電源に動作可能に接続される。「ＶＤＤに結ばれた」または「ＶＤＤに接続された」というような語句の口語的な使い方は、「ＶＤＤノードに接続された」という意味に理解され、検査中や集積回路の使用中に、ＶＤＤ電源電圧を実際に受けるために、一般的にそして動作可能に接続される。

このような単独の電源回路のための基準電圧は、しばしば「ＶＳＳ」と呼ばれる。集積回路においては、トランジスタおよびその他の回路要素は、ＶＳＳ端子またはＶＳＳノードに実際に接続され、集積回路の使用中にＶＳＳ電源に動作可能に接続される。しばしば、ＶＳＳ端子は、接地基準電位に接続、または単に「接地」される。特定のトランジスタまたは回路によって「接地された」ノードの記載は、（もし他に定義がなければ、）そのトランジスタまたは回路によって「ｌｏｗに引き下げられる」または「接地に引き下げられる」と同じことを意味する。

やや一般化して、第１の電源端子がしばしば「ＶＤＤ」と名付けられ、第２の電源端子がしばしば「ＶＳＳ」と名付けられる。両語句とも、下付き文字（たとえば、Ｖ_ＤＤ）を用いて表示しても、下付き文字を用いずに表示してもよい。歴史的には、「Ｖ_ＤＤ」の用語は、ＭＯＳトランジスタのドレイン端子に接続された直流電圧を意味し、Ｖ_ＳＳはＭＯＳトランジスタのソース端子に接続された直流電圧を意味する。たとえば、古いＰＭＯＳ回路では負のＶＤＤ電源が使用され、一方古いＮＭＯＳ回路では正のＶＤＤ電源が使用されていた。しかしながら、一般の慣習では、しばしばこの古来のものは無視され、もちろん他の定義がなければであるが、ＶＤＤはより正の供給電圧として使用され、ＶＳＳはより負（または接地）の供給電圧として使用される。回路を「ＶＤＤ供給」および「接地」用いる機能とする記載は、必ずしも、その回路が他の電源電位を用いて機能することができないということを意味するものではない。他の共通電源端子名は、「ＶＣＣ」（バイポーラ回路からの歴史的な語句であり、しばしば＋５Ｖの電源電圧と同意語とされ、コレクタ端子が欠落したＭＯＳトランジスタを用いるときにも使用される）、および「ＧＮＤ」または単に「接地」である。

本明細書のブロック図は、ブロックを接続する単独ノードの用語を用いて記載されてもよい。しかし、当然のことながら、文脈上必要とされるときには、この「ノード」は、差分信号を伝達するための一対のノードを実際に表わしてもよく、あるいは、複数の関連した信号を伝達するため、またはデジタルワードを形成する複数の信号を伝達するための多数の別個の配線（たとえば、バス）を表わしてもよい。本明細書では、結合は、直接結合および非直接（すなわち、間に入る構造またはノードを経由した）結合の両方を含む。

本明細書に記載された回路構造は、個別の回路要素を用いて実現されてもよいが、ここで記載された技術および他のよく知られた半導体処理技術を用いた集積回路において構築されることが適当である。

回路および物理的構造は一般的に推測されるが、現代の半導体設計および製造においては、物理的構造および回路は、その後の設計、検査または製造活動と同様に、結果として製造された半導体集積回路における使用に適した、コンピュータで読むことができる記述形式で具現化されてもよいことがよく理解される。したがって、従来の回路または構造に向けられた特許請求の範囲は、特定の言語に一致した、コンピュータで読取り可能なコード化およびその表現と読んでもよく、製造、検査、または回路および／あるいは構造に対応する設計改良を可能とするために、媒体内に具現化され、または適当な読取装置と組み合わされる。本発明は、本明細書の記載および添付の特許請求の範囲で定義されるように、回路、関連する方法または動作、その回路を製造する方法、および、その回路ならびに方法をコード化したコンピュータで読取可能な媒体を含むことが意図される。本明細書では、コンピュータで読取可能な媒体は、少なくともディスク、テープ、あるいは他の磁気媒体、光学媒体、半導体媒体（たとえばフラッシュメモリカード、ＲＯＭ）、または電気媒体、およびネットワーク、有線、無線、または他の通信媒体を含む。回路のコード化は、回路図情報、物理配置情報、挙動のシミュレーション情報を含んでもよく、および／または回路が表わされ、あるいは明らかにされる他のどのようなコード化を含んでもよい。

上述の詳細な説明は、本発明の多くの可能性のある実施例のほんの一部を説明したものにすぎない。この理由のため、詳細な説明は例示を目的としており、制限を目的としているものではない。本明細書で開示された実施の形態の変形および修正は、本発明の範囲と精神から逸脱することなく、本明細書に記載された説明を基に行なうことができる。さらに、上述の実施の形態は、単独で使用されて、または様々な組み合わせで使用されて具体的に実現される。以下の特許請求の範囲のみが、その均等物をすべて含んで、本発明の範囲を定義する。したがって、本明細書に記載されていないその他の実施の形態、変形および改良は、必ずしも本発明の範囲から排除されるものではない。

Claims (46)

1. 回路であって、
   前記回路は、
   多段式チャージポンプ回路を備え、
   前記多段式チャージポンプ回路は、
   直列接続された複数の方向性ポンプ段を含み、
   各前記段は、それぞれの入力からそれぞれの出力へ電荷を移動するように構成され、
   前記多段式チャージポンプ回路は、第１の動作モードにおいて、前記チャージポンプ回路の出力ノードに正電圧を生成することが選択可能であり、第２の動作モードにおいて、前記チャージポンプ回路の他の出力ノードに負電圧を生成することが選択可能である、回路。
2. 各前記方向性ポンプ段は、
   １つまたはより多くのポンプキャパシタを含み、
   各前記方向性ポンプ段は、正電圧出力を生成するために利用されるとともに、負電圧出力を生成するために利用される、請求項１に記載の回路。
3. 前記回路は、バルク基板電位に対して、あるときには正電圧を、そしてまたあるときには負電圧を、前記複数のポンプ段内の回路のノードに生成させるための三重井戸型半導体技術を用いて製造される、請求項１に記載の回路。
4. 各前記ポンプ段は、
   一対の電荷移動スイッチ回路を含み、
   各前記電荷移動スイッチ回路は、他方に対して実質的に位相をずらして動作する、請求項１に記載の回路。
5. 前記第１の動作モードにおいては、前記直列接続された複数のポンプ段の第１の端部は、第１の電圧ノードに結合され、前記直列接続された複数のポンプ段の第２の端部は、前記チャージポンプ回路の第２の出力ノードに結合され、
   前記第２の動作モードにおいては、前記直列接続された複数のポンプ段の第２の端部は、第２の電圧ノードに結合され、前記直列接続された複数のポンプ段の第１の端部は、前記チャージポンプ回路の第１の出力ノードに結合される、請求項１に記載の回路。
6. 前記第１の電圧ノードは、前記第２の電圧ノードに伝達された第２の電圧よりも大きい第１の電圧を伝達し、
   前記第２の出力ノードは、前記第１の動作モードにおいて、前記第１の電圧ノードに伝達された前記第１の電圧よりも大きい電圧を伝達し、
   前記第１の出力ノードは、前記第２の動作モードにおいて、前記第２の電圧ノードに伝達された前記第２の電圧よりも小さい電圧を伝達する、請求項５に記載の回路。
7. 前記直列接続された複数のポンプ段の第１の端部を、あるときには前記第１の電圧ノードへ結合し、またあるときには前記第１の出力ノードへ結合するための第１のスイッチ回路と、
   前記直列接続された複数のポンプ段の第２の端部を、あるときには前記第２の電圧ノードへ結合し、またあるときには前記第２の出力ノードへ結合するための第２のスイッチ回路とをさらに備える、請求項５に記載の回路。
8. 第２の多段式チャージポンプ回路をさらに備え
   前記第２の多段式ポンプ回路は、あるときは単独の出力電圧を生成するために前記第１
   に述べた多段式チャージポンプ回路と協働するように結合され、またあるときには前記第１および第２のチャージポンプ回路が個別の出力電圧を生成するように独立して動作するために切離される、請求項１に記載の回路。
9. 前記協働は、このような協働がない場合よりも、単独の出力電圧に対してより大きい出力電流をもたらす、請求項８に記載の回路。
10. 前記第１および第２の動作モードのいずれか一方において、前記第１および第２の多段式チャージポンプ回路は、それぞれの端部が並列に結合される、請求項９に記載の回路。
11. 前記第１および第２の動作モードの他方において、前記第１および第２の多段式チャージポンプ回路は独立して動作し、一方は正電圧を生成するとともに他方は負電圧を生成する、請求項１０に記載の回路。
12. 前記協働は、このような協働がない場合よりも、単独の出力電圧に対してより大きい出力電圧をもたらす、請求項８に記載の回路。
13. 前記第１および第２の動作モードのいずれか一方において、前記第１および第２の多段式チャージポンプ回路は、その端部が直列に結合される、請求項１２に記載の回路。
14. 前記第１および第２の動作モードの他方において、前記第１および第２の多段式チャージポンプ回路は独立して動作し、一方は正電圧を生成するとともに他方は負電圧を生成する、請求項１３に記載の回路。
15. 前記第１および第２の動作モードの他方において、前記第１および第２の多段式チャージポンプ回路は独立して動作し、両方が、異なる大きさの正電圧または異なる大きさの負電圧を生成する、請求項１３に記載の回路。
16. 前記チャージポンプ回路出力電圧に応答するサポート回路を有するメモリアレイをさらに備え、
    前記第１の動作モードは、
    前記第１のメモリアレイ動作モードを含み、
    前記第２の動作モードは、
    前記第２のメモリアレイ動作モードを含む、請求項１に記載の回路。
17. 前記第１の動作モードにおいて、前記第１および第２の多段式チャージポンプ回路は、単独の出力電圧を生成するために協働し、
    前記第２の動作モードにおいて、前記第１および第２の多段式チャージポンプ回路は、独立して動作し、一方は正の出力電圧を生成するとともに他方は負の出力電圧を生成する、請求項８に記載の回路。
18. ワードラインおよびビットラインと、前記ワードラインおよびビットラインに対して、前記チャージポンプ回路に応答するサポート回路とを有するメモリアレイをさらに備え、
    前記第１の動作モードにおいて、前記単独の出力電圧が前記ワードラインおよびビットラインにの両方に結合され、
    前記第２の動作モードにおいて、前記正の出力電圧および負の出力電圧の一方が、前記ワードラインのうちの特定のものと結合され、前記正の出力電圧および負の出力電圧の他方が、前記ビットラインのうちの特定のものと結合される、請求項１７に記載の回路。
19. 前記メモリアレイは、
    受動素子メモリセルを含む、請求項１８に記載の回路。
20. 回路であって、
    第１および第２の電圧ノードと、
    第１および第２の出力ノードと、
    直列接続された複数の方向性ポンプ段を含み、各前記段がそれぞれの入力からそれぞれの出力へ電荷を移動するように構成された、第１の多段式チャージポンプ回路と、
    前記第１の多段式チャージポンプ回路の一方の端部を、あるときには前記第１の電圧ノードへ結合し、またあるときには前記第１の出力ノードへ結合する第１のスイッチ回路と、
    前記第１の多段式チャージポンプ回路の他方の端部を、あるときには前記第２の電圧ノードへ結合し、またあるときには前記第２の出力ノードへ結合する第２のスイッチ回路とを備える、回路。
21. 直列接続された複数の方向性ポンプ段を含み、各前記段がそれぞれの入力からそれぞれの出力へ電荷を移動するように構成された、第２の多段式チャージポンプ回路と、
    前記第２の多段式チャージポンプ回路の一方の端部を、あるときには前記第１の多段式チャージポンプ回路の一方の端部と結合するスイッチ回路とをさらに備える、請求項２０に記載の回路。
22. 第３の電圧ノードと、
    第３の出力ノードと、
    前記第２の多段式チャージポンプ回路の一方の端部を、あるときには前記第３の電圧ノードへ結合し、またあるときには前記第３の出力ノードへ結合する第３のスイッチ回路と、
    前記第２の多段式チャージポンプ回路の他方の端部を、あるときは前記第１および第２の電圧ノードの一方に結合し、またあるときには前記第１および第２の出力ノードの他方に結合する第４のスイッチ回路とをさらに備える、請求項２１に記載の回路。
23. 前記チャージポンプ回路出力電圧に応答するサポート回路を有するメモリアレイをさらに備え、
    前記第１のモードは、
    第１のメモリアレイ動作モードを含み、
    前記第２のモードは、
    第２のメモリアレイ動作モードを含む、請求項２１に記載の回路。
24. 回路であって、
    直列接続された複数の方向性ポンプ段を含む第１の多段式チャージポンプ回路を備え、
    前記第１の多段式チャージポンプ回路は、第１の出力電圧を生成するために独立して動作可能であり、
    直列接続された複数の方向性ポンプ段を含む第２の多段式チャージポンプ回路をさらに備え、
    前記第２の多段式チャージポンプ回路は、第２の出力電圧を生成するために独立して動作可能であり、
    あるときには、各々が独立して動作することによって生成できる電圧または電流よりも大きな電圧または電流を有する単独の出力電圧を協働して生成するために、前記第１の多段式チャージポンプ回路を前記第２の多段式チャージポンプ回路へ結合するための手段をさらに備える、回路。
25. 第１の動作モードにおいては、前記第１および第２の多段式チャージポンプ回路は、単
    独の出力電圧を生成するために協働し、
    第２の動作モードにおいては、前記第１および第２の多段式チャージポンプ回路は、独立して動作し、一方は正の出力電圧を生成するとともに他方は負の出力電圧を生成する、請求項２４に記載の回路。
26. ワードラインおよびビットラインと、前記ワードラインおよびビットラインに対して、前記チャージポンプ回路に応答するサポート回路とを有するメモリアレイをさらに備え、
    前記第１の動作モードにおいては、前記単独の出力電圧が前記ワードラインおよびビットラインのうちの特定のものと結合され、
    前記第２の動作モードにおいては、前記正の出力電圧および負の出力電圧の一方が、前記ワードラインのうちの特定のものと接続され、前記正の出力電圧および負の出力電圧の他方が、前記ビットラインのうちの特定のものと接続される、請求項２５に記載の回路。
27. 方法であって、
    直列接続された複数の方向性ポンプ段を含む多段式チャージポンプ回路を提供するステップを備え、
    各前記段は、それぞれの入力からそれぞれの出力へ電荷を移動するように構成され、
    第１の動作モードにおいて、前記チャージポンプ回路の出力ノードに正電圧を生成するように前記多段式チャージポンプ回路を選択するステップと、
    第２の動作モードにおいて、前記チャージポンプ回路の他の出力ノードに負電圧を生成するように前記多段式チャージポンプ回路を選択するステップとをさらに備える、方法。
28. 各前記方向性ポンプ段は、
    １つまたはより多くのポンプキャパシタを含み、
    前記方法は、
    前記第１の動作モードにおいて、正電圧出力を生成するために各前記方向性ポンプ段を利用するステップと、
    前記第２の動作モードにおいて、負電圧出力を生成するために各前記方向性ポンプ段を利用するステップとを備える、請求項２７に記載の方法。
29. 前記多段式チャージポンプ回路を提供するステップは、
    バルク基板電位に対して、あるときには正電圧を、そしてまたあるときには負電圧を、前記複数のポンプ段内の回路のノードに生成させるための三重井戸型半導体技術を用いて、前記多段式チャージポンプ回路を製造するステップを含む、請求項２７に記載の方法。
30. 前記第１の動作モードにおいて、前記直列接続された複数のポンプ段の第１の端部を、第１の電圧ノードに結合し、前記直列接続された複数のポンプ段の第２の端部を、前記チャージポンプ回路の第２の出力ノードに結合するステップと、
    前記第２の動作モードにおいて、前記直列接続された複数のポンプ段の第２の端部を、第２の電圧ノードに結合し、前記直列接続された複数のポンプ段の第１の端部を、前記チャージポンプ回路の第１の出力ノードに結合するステップとをさらに備える、請求項２７に記載の方法。
31. 第１の電圧を前記第１の電圧ノードに伝達し、第２の電圧を前記第２の電圧ノードに伝達するステップをさらに備え、
    前記第１の電圧は前記第２の電圧より大きく、
    前記第１の動作モードにおいて、前記第２の出力ノードに、前記第１の電圧ノードに伝達された前記第１の電圧よりも大きい電圧を生成するステップと、
    前記第２の動作モードにおいて、前記第１の出力ノードに、前記第２の電圧ノードに伝達された前記第２の電圧よりも小さい電圧を生成するステップとをさらに備える、請求項
    ３０に記載の方法。
32. 前記直列接続された複数のポンプ段の第１の端部を、あるときには前記第１の電圧ノードへ結合し、またあるときには前記第１の出力ノードへ結合するステップと、
    前記直列接続された複数のポンプ段の第２の端部を、あるときには前記第２の電圧ノードへ結合し、またあるときには前記第２の出力ノードへ結合するステップとをさらに備える、請求項３０に記載の方法。
33. あるときには、第２の多段式ポンプ回路を、単独の出力電圧を生成するために前記第１に述べた多段式チャージポンプ回路と協働するように結合するステップと、
    またあるときには、前記第１および第２のチャージポンプ回路が各々個別の出力電圧を生成するように、前記第１および第２のチャージポンプ回路を独立して動作するステップとをさらに備える、請求項２７に記載の方法。
34. 前記協働は、このような協働がない場合よりも、単独の出力電圧に対してより大きい出力電流をもたらす、請求項３３に記載の方法。
35. 前記第１および第２の動作モードのいずれか一方において、前記第１および第２の多段式チャージポンプ回路は、それぞれの端部が並列に結合される、請求項３４に記載の方法。
36. 前記第１および第２の動作モードの他方において、前記第１および第２の多段式チャージポンプ回路は独立して動作し、一方は正電圧を生成するとともに他方は負電圧を生成する、請求項３５に記載の方法。
37. 前記協働は、このような協働がない場合よりも、単独の出力電圧に対してより大きい出力電圧をもたらす、請求項３３に記載の方法。
38. 前記第１および第２の動作モードのいずれか一方において、前記第１および第２の多段式チャージポンプ回路は、その端部が直列に結合される、請求項３７に記載の方法。
39. 前記第１および第２の動作モードの他方において、前記第１および第２の多段式チャージポンプ回路は独立して動作し、一方は正電圧を生成するとともに他方は負電圧を生成する、請求項３８に記載の方法。
40. 前記第１および第２の動作モードの他方において、前記第１および第２の多段式チャージポンプ回路は独立して動作し、両方が、異なる大きさの正電圧または異なる大きさの負電圧を生成する、請求項３８に記載の方法。
41. １つまたはそれ以上のチャージポンプ回路出力電圧を、メモリアレイのためのサポート回路に結合するステップをさらに備え、
    前記第１の動作モードは、
    前記第１のメモリアレイ動作モードを含み、
    前記第２の動作モードは、
    前記第２のメモリアレイ動作モードを含む、請求２７に記載の方法。
42. 前記第１の動作モードにおいて、前記第１および第２の多段式チャージポンプ回路は、単独の出力電圧を生成するために協働し、
    前記第２の動作モードにおいて、前記第１および第２の多段式チャージポンプ回路は、独立して動作し、一方は正の出力電圧を生成するとともに他方は負の出力電圧を生成する
    、請求項３３に記載の方法。
43. 前記第１の動作モードにおいて、前記単独の出力電圧を、メモリアレイのワードラインおよびビットラインにの両方に結合するステップと、
    前記第２の動作モードにおいて、前記正の出力電圧および負の出力電圧の一方を、前記ワードラインのうちの特定のものと結合し、前記正の出力電圧および負の出力電圧の他方を、前記ビットラインのうちの特定のものと結合するステップとをさらに備える、請求項４２に記載の方法。
44. 集積回路製品を製造するための方法であって、
    前記方法は、
    第１および第２の電圧ノードを形成するステップと、
    第１および第２の出力ノードを形成するステップと、
    直列接続された複数の方向性ポンプ段を含み、各前記段がそれぞれの入力からそれぞれの出力へ電荷を移動するように構成された、第１の多段式チャージポンプ回路を形成するステップと、
    前記第１の多段式チャージポンプ回路の一方の端部を、あるときには前記第１の電圧ノードへ結合し、またあるときには前記第１の出力ノードへ結合する第１のスイッチ回路を形成するステップと、
    前記第１の多段式チャージポンプ回路の他方の端部を、あるときには前記第２の電圧ノードへ結合し、またあるときには前記第２の出力ノードへ結合する第２のスイッチ回路を形成するステップとを備える、方法。
45. 直列接続された複数の方向性ポンプ段を含み、各前記段がそれぞれの入力からそれぞれの出力へ電荷を移動するように構成された、第２の多段式チャージポンプ回路を形成するステップと、
    前記第２の多段式チャージポンプ回路の一方の端部を、あるときには前記第１の多段式チャージポンプ回路の一方の端部と結合するスイッチ回路を形成するステップとをさらに備える、請求項４４に記載の方法。
46. 第３の電圧ノードを形成するステップと、
    第３の出力ノードを形成するステップと、
    前記第２の多段式チャージポンプ回路の一方の端部を、あるときには前記第３の電圧ノードへ結合し、またあるときには前記第３の出力ノードへ結合する第３のスイッチ回路を形成するステップと、
    前記第２の多段式チャージポンプ回路の他方の端部を、あるときは前記第１および第２の電圧ノードの一方に結合し、またあるときには前記第１および第２の出力ノードの一方に結合する第４のスイッチ回路を形成するステップとをさらに備える、請求項４５に記載の方法。

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