JPH09223392A - 内部電源電圧発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 半導体記憶装置において、電源電圧の２倍以
上の昇圧電圧、または、絶対値が電源電圧以上の降圧電
圧を効率的に発生させることのできる内部電源電圧発生
回路を提供することである。 【解決手段】 ノードＮ２ａとノードＮ２ｂの間に接続
されるＮチャネルＭＯＳトランジスタＭ２のゲートには
活性化された信号φ２ｃが入力され、両ノードの電位が
等電位化される。その後、容量Ｃ１ａまたは容量Ｃ１ｂ
へ電源電位Ｖｃｃレベルの信号を入力してノードＮ２ａ
またはノードＮ２ｂの電位を２Ｖｃｃ以上とし、昇圧ノ
ードＮ７ａまたは昇圧ノードＮ７ｂから昇圧電圧を出力
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、さらに詳しくは、半導体記憶装置に内蔵され、
内部電源電圧を発生する内部電源電圧発生回路に関する
ものである。

【０００２】

【従来の技術】一般に、ＤＲＡＭ（Dynamic Random Acc
ess Memory）を有する半導体記憶装置においては、通
常、メモリアレイに供給される電源電圧より高い昇圧電
圧、あるいは接地電位Ｇｎｄより低い電位を有する降圧
電圧を半導体記憶装置の内部で発生して使用する。

【０００３】図２４は、従来からあるＤＲＡＭの一部を
示す回路図である。図２４において、ワード線ＷＬおよ
びビット線ＢＬ１，ＢＬ２は、その電位を昇降させるこ
とにより、メモリセル１にデータを書込み、またはメモ
リセル１からデータを読出すものであり、ビット線／Ｂ
Ｌ１およびビット線／ＢＬ２は、それぞれビット線ＢＬ
１、ビット線ＢＬ２と相補なビット線をなすものであ
る。また、ビット線アイソレーション信号線ＢＬＩ１
は、ローレベルの電位を有することによってＮチャネル
ＭＯＳトランジスタ２をオフし、センスアンプ３とビッ
ト線ＢＬ１，／ＢＬ１を切り離すものである。ここで、
ワード線ＷＬあるいはビット線アイソレーション信号線
ＢＬＩ１，ＢＬＩ２の昇圧電位Ｖｐｐは、ビット線ＢＬ
１，／ＢＬ１，ＢＬ２，／ＢＬ２がなす電位の上限値よ
りＮチャネルＭＯＳトランジスタ２，４のしきい値電圧
Ｖｔｈ以上高い必要がある。したがって、ビット線ＢＬ
１，／ＢＬ１，ＢＬ２，／ＢＬ２がなす電位の上限値は
通常、電源電位Ｖｃｃに等しいので、昇圧電位Ｖｐｐ
は、Ｖｐｐ≧Ｖｃｃ＋Ｖｔｈである必要がある。

【０００４】図２５は、従来において、一般にＤＲＡＭ
を有する半導体記憶装置で使用されている昇圧電圧発生
回路の原理を示す図である。初期状態においてノードＮ
１〜Ｎ４の各電位はローレベルであるとして、ノードＮ
１の電位がハイレベルになるとトランジスタＴ１がオン
し、ノードＮ２の電位がＶｃｃ−Ｖｔｈ（ただし、電源
電位をＶｃｃ、トランジスタのしきい値電圧をＶｔｈと
する。）レベルにプリチャージされる。その後、ノード
Ｎ４の電位がハイレベルに上がると、容量Ｃｂの容量結
合によりノードＮ２の電位は２Ｖｃｃ−Ｖｔｈレベルま
で上昇する。したがって、トランジスタＴ２がオンし、
ノードＮ３の電位は最高で２Ｖｃｃ−２Ｖｔｈレベルま
で上昇する。これにより、従来のＤＲＡＭを有する半導
体記憶装置における昇圧電位Ｖｐｐは、Ｖｐｐ＜２Ｖｃ
ｃとされる。なおここで、トランジスタのしきい値電圧
Ｖｔｈは当然Ｖｃｃ＞Ｖｔｈという条件を満たしてい
た。

【０００５】

【発明が解決しようとする課題】近年においては、ＤＲ
ＡＭの大容量化に伴い、トランジスタのゲート酸化膜は
薄膜化する傾向がある。この傾向に対して、酸化膜の信
頼性を向上させるためには、酸化膜にかかる電界を緩和
する必要が生じる。したがって電源電位Ｖｃｃを低下さ
せることが重要となる。また、ＤＲＡＭを大容量化する
にあたっては、低消費電力化も重要となる。これらよ
り、今後においては、電源電位Ｖｃｃを低減していく必
要がある。一方、トランジスタのしきい値電圧Ｖｔｈは
その製造プロセス上の制約から決定され、その値を小さ
くすることは不可能である。その結果、いずれＶｃｃ≦
Ｖｔｈとなる電源電位Ｖｃｃが半導体記憶装置に供給さ
れることとなり、Ｖｐｐ≧２Ｖｃｃという関係を有する
昇圧電位Ｖｐｐが必要となる可能性を生じる。

【０００６】また、従来の降圧電圧発生回路において
は、｜Ｖｂｂ｜＜Ｖｃｃとなる降圧電位を発生すること
としているが、電源電位Ｖｃｃが今後低下する傾向にあ
るのに対し、降圧電位Ｖｂｂはデバイス動作の安定化の
ためにむやみに絶対値を小さくすることは困難であるた
め、今後｜Ｖｂｂ｜≧Ｖｃｃという関係を有する降圧電
位Ｖｂｂが必要となる可能性を生じる。

【０００７】そこで、本発明は、上記要求を満足すべ
く、Ｖｐｐ≧２Ｖｃｃの範囲の昇圧電位、または、｜Ｖ
ｂｂ｜≧Ｖｃｃの範囲の降圧電位を有する内部電源電圧
を発生し得る内部電源電圧発生回路を提供することを目
的とする。また、本発明は、さらに、効率的に昇圧電圧
または降圧電圧を発生し得る内部電源電圧発生回路を提
供することをも目的とする。

【０００８】

【課題を解決するための手段】請求項１に係る内部電源
電圧発生回路は、半導体記憶装置に内蔵された内部電源
電圧発生回路であって、第１のノードと、第１のノード
に接続された第１の容量と、第２のノードと、第２のノ
ードに接続された第２の容量と、等化手段と、第１の充
電手段と、第１の出力手段と、第２の充電手段と、第２
の出力手段とを備える。ここで、等化手段は、第１のノ
ードと第２のノードの間に接続され、入力される信号に
基づいて第１のノードと第２のノードの電位差を小さく
する。また、第１の充電手段は、第１のノードの電位を
電源電位または接地電位とするものである。また、第１
の出力手段は、第１のノードより内部電源電圧を出力す
る。また、第２の充電手段は、第２のノードの電位を電
源電位または接地電位とするものである。そして、第２
の出力手段は、第２のノードより内部電源電圧を出力す
る。

【０００９】請求項２に係る内部電源電圧発生回路は、
請求項１に記載の内部電源電圧発生回路であって、その
等化手段は、第１のＮチャネルＭＯＳトランジスタから
なる。そして、第１の充電手段は、第１の電源ノード
と、第１のノードと第１の電源ノードとの間に接続され
た第１のダイオードを含む。また、第１の出力手段は、
第１の昇圧ノードと、第１のノードと第１の昇圧ノード
の間に接続された第２のダイオードを含む。また、第２
の充電手段は、第２の電源ノードと、第２のノードと第
２の電源ノードとの間に接続された第３のダイオードを
含む。また、第２の出力手段は、第２の昇圧ノードと、
第２のノードと第２の昇圧ノードの間に接続された第４
のダイオードを含むものである。

【００１０】請求項３に係る内部電源電圧発生回路は、
請求項２に記載の内部電源電圧発生回路であって、第１
の外部電源ノードと、第１の外部電源ノードと第１の容
量との間に接続された第１のＰチャネルＭＯＳトランジ
スタと、第１の容量と第１の接地ノードとの間に接続さ
れた第２のＮチャネルＭＯＳトランジスタと、第２の外
部電源ノードと、第２の外部電源ノードと第２の容量と
の間に接続された第２のＰチャネルＭＯＳトランジスタ
と、第２の容量と第２の接地ノードとの間に接続された
第３のＮチャネルＭＯＳトランジスタとをさらに備える
ものである。そして、第１の電源ノードおよび第２の電
源ノードには外部電源電圧が供給される。

【００１１】請求項４に係る内部電源電圧発生回路は、
請求項１に記載の内部電源電圧発生回路であって、第１
の充電手段は、第１の電源ノードと、第１のノードと第
１の電源ノードの間に接続されたＮチャネルＭＯＳトラ
ンジスタを含む。そして第１の出力手段は、第１の昇圧
ノードと、第１のノードと第１の昇圧ノードの間に接続
されたＮチャネルＭＯＳトランジスタを含む。また、第
２の充電手段は、第２の電源ノードと、第２のノードと
第２の電源ノードの間に接続されたＮチャネルＭＯＳト
ランジスタを含む。そして、第２の出力手段は、第２の
昇圧ノードと、第２のノードと第２の昇圧ノードの間に
接続されたＮチャネルＭＯＳトランジスタを含む。

【００１２】請求項５に係る内部電源電圧発生回路は、
半導体記憶装置に内蔵された内部電源電圧発生回路であ
って、第１のノードと、第１のノードに接続された第１
の容量と、第２のノードと、第２のノードに接続された
第２の容量と、第１のノードの電位を電源電位に引き上
げる第１の充電手段と、第２のノードの電位を電源電位
に引き上げる第２の充電手段と、第１の昇圧ノードと、
第１のノードと第１の昇圧ノードとの間に接続された第
１のＮチャネルＭＯＳトランジスタと、第２の昇圧ノー
ドと、第２のノードと第２の昇圧ノードとの間に接続さ
れた第２のＮチャネルＭＯＳトランジスタと、入力され
る信号に基づいて第１のＮチャネルＭＯＳトランジスタ
のゲートと第２のＮチャネルＭＯＳトランジスタのゲー
トの電位差を小さくする等化手段とを備えるものであ
る。

【００１３】請求項６に係る内部電源電圧発生回路は、
半導体記憶装置に内蔵された内部電源電圧発生回路であ
って、第１のノードと、第１のノードに接続された第１
の容量と、第２のノードと、第２のノードに接続された
第２の容量と、第１のノードと第２のノードの間に接続
され、入力される信号に基づいて第１のノードと第２の
ノードの電位差を小さくする第１の等化手段と、第１の
ノードの電位を電源電位に引き上げる第１の充電手段
と、第２のノードの電位を電源電位に引き上げる第２の
充電手段と、昇圧ノードと、第１のノードと昇圧ノード
との間に接続された第１のＮチャネルＭＯＳトランジス
タと、第２のノードと昇圧ノードとの間に接続された第
２のＮチャネルＭＯＳトランジスタと、入力される信号
に基づいて、第１のＮチャネルＭＯＳトランジスタのゲ
ートと第２のＮチャネルＭＯＳトランジスタのゲートの
電位差を小さくする第２の等化手段とを備えるものであ
る。

【００１４】請求項７に係る内部電源電圧発生回路は、
請求項６に記載の内部電源電圧発生回路であって、第１
のノードと第１のＮチャネルＭＯＳトランジスタのゲー
トとの間に接続された第３のＮチャネルＭＯＳトランジ
スタと、第２のノードと第２のＮチャネルＭＯＳトラン
ジスタのゲートとの間に接続された第４のＮチャネルＭ
ＯＳトランジスタとをさらに備えるものである。

【００１５】請求項８に係る内部電源電圧発生回路は、
複数の直列接続された昇圧手段を備え、上記昇圧手段
は、請求項２から４のいずれかに記載の内部電源電圧発
生回路よりなるものである。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳しく説明する。なお、図中同一符号は同一
または相当部分を示す。

【００１７】［実施の形態１］図１は、本発明の実施の
形態１に係る内部電源電圧発生回路を内蔵する半導体記
憶装置の全体構成を示すブロック図である。図１に示さ
れるように、本発明は、チップ内部で使用される電源電
圧あるいは外部電源電圧より高い昇圧電圧を発生するた
めに、Ｖｐｐ発生回路７という形態で実施され、一方、
接地電位Ｇｎｄより低い降圧電圧を発生するために、Ｖ
ｂｂ発生回路１１という形態で実施されるものである。
ここで、昇圧電圧は、ロウデコーダ８もしくはＢＬＩド
ライバ９を介して、ワード線ＷＬおよびビット線アイソ
レーション信号線ＢＬＩに供給され、降圧電圧はＰ型半
導体基板５に供給される。なお、降圧電圧を発生させる
場合の実施の形態については、実施の形態８の所で説明
し、以下においては、昇圧電圧を発生させる場合の実施
の形態について説明する。

【００１８】図２は、図１におけるＶｐｐ発生回路の構
成を示した回路図である。図２に示されるように、本実
施の形態に係るＶｐｐ発生回路は、ノードＮ２ａと、ノ
ードＮ２ａに接続された容量Ｃ１ａと、ノードＮ２ｂ
と、ノードＮ２ｂに接続された容量Ｃ１ｂと、ノードＮ
２ａとノードＮ２ｂの間に接続されたＮチャネルＭＯＳ
トランジスタＭ２と、ノードＮ２ａの電位を電源電位Ｖ
ｃｃに引き上げるための電源ノード１２と、アノードが
電源ノード１２にカソードがノードＮ２ａに接続された
ダイオードＤ２ａと、昇圧ノードＮ７ａと、アノードが
ノードＮ２ａに接続されカソードが昇圧ノードＮ７ａに
接続されたダイオードＤ３ａと、ノードＮ２ｂの電位を
電源電位Ｖｃｃに引き上げるための電源ノード１４と、
アノードが電源ノード１４に、カソードがノードＮ２ｂ
に接続されたダイオードＤ２ｂと、昇圧ノードＮ７ｂ
と、アノードがノードＮ２ｂに、カソードが昇圧ノード
Ｎ７ｂに接続されたダイオードＤ３ｂとを備える。

【００１９】ここで、図３は、上記Ｖｐｐ発生回路にお
いて使用される容量Ｃ１ａ，Ｃ１ｂの構造の例を示す断
面図である。図３（ａ）に示される容量Ｃ１ａ，Ｃ１ｂ
の構造の一例は、Ｐ型半導体基板上にＰウェル１６と、
そのＰウェル１６の中に２つのｎ⁺ 層１５が形成される
とともに、ゲート１７にノードＮ２ａが接続され、２つ
のｎ⁺ 層１５にクロック信号φ１ａが入力されるもので
ある。そして、このような構造を有する容量は、通常の
ＭＯＳキャパシタとして機能する。また、図３（ｂ）に
示されるもう１つの例は、Ｐ型半導体基板上にＮウェル
１８と、そのＮウェル１８の中に２つのｎ⁺ 層１５が形
成されるとともに、ゲート１７にクロック信号φ１ａが
入力され、２つのｎ⁺ 層１５にノードＮ２ａが接続され
るものである。その他、本実施の形態に係るＶｐｐ発生
回路においては、容量Ｃ１ａ，Ｃ１ｂとして、Ｐｏｌｙ
−Ｐｏｌｙキャパシタなども使用できる。

【００２０】次に、上記Ｖｐｐ発生回路の動作を図４の
タイミング図を参照して詳しく説明する。なお、以下に
おいて、昇圧電位Ｖｐｐと電源電位Ｖｃｃとの差をＶｄ
ｉｆと記す。容量Ｃ１ａにはクロック信号φ１ａが、容
量Ｃ１ｂにはクロック信号φ１ｂが入力されるが、両信
号は、図４（ｂ），（ｃ）に示されるように、常に位相
が逆の相補クロックで、その振幅はＶｃｃとされる。ま
た、ＮチャネルＭＯＳトランジスタＭ２のゲートに入力
されるクロック信号φ２ｃは、図４（ａ）に示されるよ
うに、クロック信号φ１ａおよびクロック信号φ１ｂの
２倍の周波数をもち、その振幅はＶｃｃ＋αとされる。
ここで、ＮチャネルＭＯＳトランジスタＭ２のしきい値
電圧をＶｔｈとすると、αは｛（１／２）・Ｖｄｉｆ＋
Ｖｔｈ｝より大きい任意の電圧とする。

【００２１】ここで、初期状態においてノードＮ２ａの
電位が昇圧電位Ｖｐｐ、ノードＮ２ｂの電位が電源電位
Ｖｃｃである場合を説明する。時刻ｔａでクロック信号
φ２ｃが接地電位ＧｎｄからＶｃｃ＋αまで上昇すると
ＮチャネルＭＯＳトランジスタＭ２がオンする。その結
果、ノードＮ２ａの電位とノードＮ２ｂの電位が等電位
化され、両ノードの電位は、Ｖｃｃ＋（１／２）・Ｖｄ
ｉｆとなる。以下において、容量Ｃ１ａおよび容量Ｃ１
ｂの大きさを共にＣと記すと、このとき、（１／２）Ｖ
ｄｉｆ・Ｃの電荷が容量Ｃ１ａからノードＮ２ａおよび
ノードＮ２ｂを介して容量Ｃ１ｂへ移動したことにな
る。そして、このことは、（１／２）Ｖｄｉｆ・Ｃの電
荷がクロック信号φ１ａの有する電源電位Ｖｃｃからク
ロック信号φ１ｂの有する接地電位Ｇｎｄへ消費された
ものと言える。

【００２２】ＮチャネルＭＯＳトランジスタＭ２がオフ
した後、時刻ｔｂで、図４（ｂ），（ｃ）に示されるよ
うに、クロック信号φ１ａが接地電位Ｇｎｄまで下降
し、クロック信号φ１ｂが電源電位Ｖｃｃまで上昇する
と、容量Ｃ１ａおよび容量Ｃ１ｂによって、ノードＮ２
ａおよびノードＮ２ｂの電位が容量カップリングを受け
て、図４（ｄ），（ｅ）に示されるように、それぞれ、
（１／２）Ｖｄｉｆ、２Ｖｃｃ＋（１／２）Ｖｄｉｆと
なる。ただし、ここでは容量の効率を１００％と仮定し
ている。そしてその直後から、ノードＮ２ａは、ダイオ
ードＤ２ａを介して電源電位Ｖｃｃとなるまで充電さ
れ、ノードＮ２ｂからはダイオードＤ３ｂを介して昇圧
ノードＮ７ｂより、その電位が昇圧電位Ｖｐｐとなるま
で昇圧電圧が出力される。ただし、ここでは、ダイオー
ドＤ２ａ，Ｄ２ｂ，Ｄ３ａ，Ｄ３ｂは理想的である（す
なわち、その両端の電位差が０Ｖになるまで導通状態を
保つ）と仮定している。このとき、ダイオードＤ３ｂを
介して昇圧ノードＮ７ｂには、｛Ｖｃｃ−（１／２）・
Ｖｄｉｆ｝・Ｃの電荷が供給される。したがって、昇圧
ノードＮ７ｂの対向電極（図示していない。）が、仮に
接地電位Ｇｎｄである場合は、クロック信号φ１ｂの有
する電源電位ＶｃｃからノードＮ２ｂおよびダイオード
Ｄ３ｂを介してノードＮ７ｂの対向電極へ｛Ｖｃｃ−
（１／２）・Ｖｄｉｆ｝・Ｃの電荷が移動する。このと
きまた、電源ノード１２からダイオードＤ２ａおよびノ
ードＮ２ａを介してクロック信号φ１ａの有する接地電
位Ｇｎｄへ、｛Ｖｃｃ−（１／２）・Ｖｄｉｆ｝・Ｃの
電荷が移動する。よって、この場合は、合計（２Ｖｃｃ
−Ｖｄｉｆ）・Ｃの電荷が消費されることとなる。

【００２３】なお、昇圧ノードＮ７ｂの対向電極が電源
電位Ｖｃｃである場合は、クロック信号φ１ｂの有する
電源電位Ｖｃｃからトータルの電荷移動はなく、電源ノ
ード１２からダイオードＤ２ａおよびノードＮ２ａを介
してクロック信号φ１ａの有する接地電位Ｇｎｄへの
｛Ｖｃｃ−（１／２）Ｖｄｉｆ｝・Ｃの電荷移動のみ起
こる。

【００２４】時刻ｔｃでは、クロック信号φ２ｃが接地
電位Ｇｎｄから（Ｖｃｃ＋α）レベルまで上昇するた
め、ＮチャネルＭＯＳトランジスタＭ２がオンし、再び
ノードＮ２ａとノードＮ２ｂの電位が等電位化される。
そして、時刻ｔｄにおいて、図４（ｂ），（ｃ）に示さ
れるようにクロック信号φ１ａの電位がＶｃｃ上昇し、
クロック信号φ１ｂの電位がＶｃｃ下がるため、容量カ
ップリングにより、図４（ｄ），（ｅ）に示されるよう
にノードＮ２ａの電位はＶｃｃ上昇し、ノードＮ２ｂの
電位はＶｃｃ下降する。

【００２５】この結果、時刻ｔｃから時刻ｔｄにかけて
は、図４（ｄ），（ｅ）に示されるように、ノードＮ２
ａでは、ノードＮ２ｂの時刻ｔａから時刻ｔｂにかけて
の電位変化と同様な電位変化を生じ、ノードＮ２ｂで
は、ノードＮ２ａの時刻ｔａから時刻ｔｂにかけての電
位変化と同様な電位変化を生じる。

【００２６】このようにして、時刻ｔａから時刻ｔｄの
動作により初期状態へ戻り、このＶｐｐ発生回路の１サ
イクルの動作が終了する。そして、この１サイクルの間
に電源電位Ｖｃｃから接地電位Ｇｎｄへ消費された消費
電荷の合計は（４Ｖｃｃ−Ｖｄｉｆ）・Ｃとなる。一
方、昇圧ノードＮ７ａ，Ｎ７ｂに供給される電荷は｛２
Ｖｃｃ−Ｖｄｉｆ｝・Ｃである。したがって、Ｖｐｐ≧
２Ｖｃｃのとき、すなわちＶｄｉｆ≧Ｖｃｃのときでも
昇圧ノードＮ７ａ，Ｎ７ｂに電荷が供給される。たとえ
ばＶｄｉｆ＝Ｖｃｃのとき、消費電荷は３Ｖｃｃ・Ｃ、
昇圧ノードＮ７ａ，Ｎ７ｂへの供給電荷はＶｃｃ・Ｃと
なり、電荷効率は１／３となる。

【００２７】なお、昇圧ノードＮ７ａ，Ｎ７ｂの対向電
極の電位が電源電位Ｖｃｃである場合、１サイクルの動
作の間に電源電位Ｖｃｃから接地電位Ｇｎｄへ消費され
る消費電荷の合計は２Ｖｃｃ・Ｃとなる。一方、昇圧ノ
ードＮ７ａ，Ｎ７ｂに供給される電荷は｛２Ｖｃｃ−Ｖ
ｄｉｆ｝・Ｃである。たとえばＶｄｉｆ＝Ｖｃｃのと
き、消費電荷は２Ｖｃｃ・Ｃ、昇圧ノードＮ７ａ，Ｎ７
ｂへの供給電荷はＶｃｃ・Ｃであり電荷効率は１／２と
なる。

【００２８】図５は、上記Ｖｐｐ発生回路に入力される
クロック信号φ１ａ，φ１ｂ，φ２ｃを発生させるクロ
ック発生回路の構成を示した回路図である。図５に示さ
れるように、このクロック発生回路は、リングオシレー
タ１９と、遅延回路２０と、クロック制御回路２１とを
備え、クロック制御回路２１は、排他的ＮＯＲ回路２２
と、遅延回路２３と、インバータ２４とを含む。

【００２９】次に、このクロック発生回路の動作を図６
のタイミング図を参照して説明する。リングオシレータ
１９によって図６（ａ）に示されるクロック信号φＡが
作成され、その信号が遅延回路２０で遅延時間ＤＴ１だ
け遅延されて、図６（ｂ）に示されるクロック信号φＢ
が作成される。ここでまた、クロック信号φＡは、遅延
回路２３で遅延時間ＤＴ２だけ遅延されて、図６（ｄ）
に示されるクロック信号φ１ａを発生させる。さらに、
クロック信号φ１ａは、インバータ２４でその位相が反
転され、図６（ｅ）に示されるクロック信号φ１ｂが発
生される。一方、クロック信号φＡとクロック信号φＢ
は排他的ＮＯＲ回路２２に入力されるが、排他的ＮＯＲ
回路２２は、両クロック信号φＡ，φＢの位相が揃った
ときのみハイレベルの信号を出力するため、図６（ｃ）
に示されるクロック信号φ２ｃが発生される。

【００３０】以上より、本実施の形態に係る内部電源電
圧発生回路によれば、電源電位の２倍以上の高い電位を
有する昇圧電圧を発生させることができる。

【００３１】ここで、上記の内部電源電圧発生回路に入
力するクロック信号φ１ａ，φ１ｂの振幅をＶｃｃ＋α
とする一方、クロック信号φ２ｃの周波数をクロック信
号φ１ａ，φ１ｂと同一とするとともに、その振幅をＶ
ｃｃ＋βとした場合について、図７のタイミング図を参
照して以下に説明する。

【００３２】初期状態において、ノードＮ２ａの電位が
昇圧電位Ｖｐｐであり、ノードＮ２ｂの電位が電源電位
Ｖｃｃであるとする。時刻ｔａでクロック信号φ２ｃが
Ｖｃｃ＋βまで上昇し、ＮチャネルＭＯＳトランジスタ
Ｍ２がオンする。その結果、ノードＮ２ａとノードＮ２
ｂが等電位化され、その電位はともにＶｃｃ＋（１／
２）・Ｖｄｉｆとなる。このとき、クロック信号φ１ａ
の有するＶｃｃ＋α電位からクロック信号φ１ｂの有す
る接地電位Ｇｎｄへ（１／２）・Ｖｄｉｆ・Ｃの電荷が
移動し、消費される。

【００３３】ＮチャネルＭＯＳトランジスタＭ２がオフ
した後、時刻ｔｂでクロック信号φ１ａの電位が接地電
位Ｇｎｄまで下降し、クロック信号φ１ｂの電位がＶｃ
ｃ＋αまで上昇することで、ノードＮ２ａおよびノード
Ｎｂがそれぞれ容量カップリングを受け、その電位がそ
れぞれ（１／２）・Ｖｄｉｆ−αおよび２Ｖｃｃ＋（１
／２）・Ｖｄｉｆ＋αとなる。ただしここでは容量の効
率を１００％と仮定している。そして、その直後におい
てノードＮ２ａはダイオードＤ２ａによって電源電位Ｖ
ｃｃまで充電され、ノードＮ２ｂからはダイオードＤ３
ｂを介して昇圧ノードＮ７ｂよりその電位が昇圧電位Ｖ
ｐｐとなるまで昇圧電圧が出力される。このとき、ダイ
オードＤ３ｂを介して昇圧ノードＮ７ｂに電荷｛Ｖｃｃ
＋α−（１／２）・Ｖｄｉｆ｝・Ｃが供給されるため、
昇圧ノードＮ７ｂの対向電極が接地電位Ｇｎｄである場
合は、クロック信号φ１ｂのＶｃｃ＋α電位からノード
Ｎ２ｂとダイオードＤ３ｂを介して昇圧ノードＮ７ｂの
対向電極が有する接地電位Ｇｎｄへ、｛Ｖｃｃ＋α−
（１／２）・Ｖｄｉｆ｝・Ｃの電荷が移動する。そし
て、同時に電源ノード１２からダイオードＤ２ａとノー
ドＮ２ａを介してクロック信号φ１ａの有する接地電位
Ｇｎｄへ｛Ｖｃｃ＋α−（１／２）・Ｖｄｉｆ｝・Ｃの
電荷が移動する。したがって、このとき合計（２Ｖｃｃ
＋２α−Ｖｄｉｆ）・Ｃの電荷が消費される。

【００３４】次に、時刻ｔｄにおいては、図７（ｂ），
（ｃ）に示されるように、クロック信号φ１ａがＶｃｃ
＋αまで上昇し、クロック信号φ１ｂの電位が接地電位
Ｇｎｄまで下降する。そして、ノードＮ２ａおよびノー
ドＮ２ｂが各々容量カップリングを受け、図７（ｄ），
（ｅ）に示されるように、その電位がそれぞれ２Ｖｃｃ
＋αおよびＶｄｉｆ−αとなる。そして、その直後にお
いて、ノードＮ２ａからはダイオードＤ３ａを介して昇
圧ノードＮ７ａよりその電位が昇圧電位Ｖｐｐになるま
で昇圧電圧が出力され、ノードＮ２ｂはダイオードＤ２
ｂを介して電源ノード１４から電源電位Ｖｃｃとなるま
で充電される。このとき、ダイオードＤ３ｂを介して昇
圧ノードＮ７ｂに電荷｛Ｖｃｃ＋α−Ｖｄｉｆ｝・Ｃが
供給される。ここで、昇圧ノードＮ７ｂの対向電極が接
地電位Ｇｎｄである場合、クロック信号φ１ａの有する
電源電位ＶｃｃからノードＮ２ａとダイオードＤ３ａを
介して対向電極へ｛Ｖｃｃ＋α−Ｖｄｉｆ｝・Ｃの電荷
が移動する。そしてこのとき、同時にダイオードＤ２ｂ
とノードＮ２ｂを介して電源ノード１４よりクロック信
号φ１ｂの有する接地電位Ｇｎｄへ｛Ｖｃｃ＋α−Ｖｄ
ｉｆ｝・Ｃの電荷が移動する。したがって、このとき合
計（２Ｖｃｃ＋２α−２Ｖｄｉｆ）・Ｃの電荷が消費さ
れる。

【００３５】このような時刻ｔａ〜ｔｄの動作で、１サ
イクルの動作が終了する。そして、この間に電源電位Ｖ
ｃｃから接地電位Ｇｎｄへ消費された消費電荷の合計は
｛４Ｖｃｃ＋４α−（５／２）Ｖｄｉｆ｝・Ｃとなる。
一方、昇圧ノードＮ７ａ，Ｎ７ｂに供給される電荷は
｛２Ｖｃｃ＋２α−（３／２）Ｖｄｉｆ｝・Ｃである。
したがって、Ｖｐｐ≧２Ｖｃｃのとき、すなわちＶｄｉ
ｆ≧Ｖｃｃのときでも電荷は供給される。たとえば、Ｖ
ｄｉｆ＝Ｖｃｃであって、α＝０のとき、消費電荷は
（３／２）Ｖｃｃ・Ｃ、昇圧ノードＮ７ａ，Ｎ７ｂへの
供給電荷は（１／２）Ｖｃｃ・Ｃとなり、電荷効率は１
／３になる。

【００３６】すなわち、入力するクロック信号φ１ａお
よびクロック信号φ１ｂの振幅をαだけ増加すれば、昇
圧ノードＮ７ａ，Ｎ７ｂへの供給電荷を増大することが
できる。さらに、入力するクロック信号φ２ｃの周波数
を半減すれば、回路動作の簡略化と、消費電力の低減を
図ることができる。

【００３７】なお、上記実施の形態に係るＶｐｐ発生回
路においては、ＮチャネルＭＯＳトランジスタＭ２へ入
力されるクロック信号φ２ｃを不活性とすることで、従
来からある昇圧電圧発生回路と同様な動作をさせること
もできる。

【００３８】また、本実施の形態に係る内部電源発生回
路においては、外部からの信号に基づいてクロック信号
を発生させるクロック発生回路からの信号を入力するも
のも、以下のように同様に考えられる。

【００３９】図８は、外部信号を入力することによって
クロック信号を発生させるクロック発生回路に接続され
た内部電源電圧発生回路を示すブロック図である。図８
に示されるように、この回路は、入力端子２５から外部
信号／ＲＡＳをＲＡＳバッファ２６へ入力し、ＲＡＳバ
ッファ２６からの出力信号と、遅延回路２７からのその
遅延信号とを受けてクロック制御回路２８，３０が動作
する。ここで、このクロック制御回路２８，３０は、図
５に示されるクロック発生回路におけるクロック制御回
路２１と同一のものなどが考えられる。そして、これら
のクロック制御回路２８，３０が発生するクロック信号
（この信号は、上記クロック信号φ１ａ，φ１ｂ，φ２
ｃに相当する）を受けて、それぞれＢＬＩポンプ２９お
よびＴＧポンプ３１が動作する。このＢＬＩポンプ２９
はメモリアレイ内のビット線アイソレーション信号線Ｂ
ＬＩを昇圧するためのＶｐｐ発生回路であり、ＴＧポン
プ３１はメモリアレイ内のワード線ＷＬを昇圧するため
のＶｐｐ発生回路とされる。

【００４０】このようにして、内部で発生されたクロッ
ク信号または外部から入力される信号に基づいて発生さ
れた昇圧電圧は、具体的には、図１に示されるように、
図９に示される構成を有するロウデコーダ８またはＢＬ
Ｉドライバ９に供給される。そして、図９に示されるよ
うに、昇圧電圧は、抵抗、スイッチまたは配線などから
なる負荷３２およびＰチャネルＭＯＳトランジスタ３３
を介してワード線ＷＬまたはビット線アイソレーション
信号線ＢＬＩに供給される。

【００４１】なお、以上の説明においては、ノードＮ２
ａとノードＮ２ｂの間に接続されたＮチャネルＭＯＳト
ランジスタＭ２は、その両ノードの電位を等しくするも
のとして記したが、上記実施の形態は厳密にその両ノー
ドを等電位化するものに限るものではなく、たとえば、
ノードＮ２ａとノードＮ２ｂの双方の電位が等電位化す
る以前にＮチャネルＭＯＳトランジスタＭ２のオン・オ
フを切換えることによっても同様な効果を奏することが
できることは言うまでもない。またこのことは、以下の
実施の形態のいずれの説明においても当てはまることで
ある。

【００４２】［実施の形態２］図１０は、本発明の実施
の形態２に係るＶｐｐ発生回路の構成を示す回路図であ
る。図１０に示されるように、このＶｐｐ発生回路は、
上記実施の形態１に係るＶｐｐ発生回路と同様な構成を
有するが、さらに、外部電源ノード３５と、容量Ｃ１ａ
に接続されたノードＮ１ａと、外部電源ノード３５とノ
ードＮ１ａとの間に接続されたＰチャネルＭＯＳトラン
ジスタ３６と、ノードＮ１ａと接地ノードとの間に接続
されたＮチャネルＭＯＳトランジスタ３７と、外部電源
ノード３８と、容量Ｃ１ｂに接続されたノードＮ１ｂ
と、外部電源ノード３８とノードＮ１ｂとの間に接続さ
れたＰチャネルＭＯＳトランジスタ３９と、ノードＮ１
ｂと接地ノードとの間に接続されたＮチャネルＭＯＳト
ランジスタ４０とをさらに備えるものであり、Ｐチャネ
ルＭＯＳトランジスタ３６のゲートには、クロック信号
φ１ａｐが、ＮチャネルＭＯＳトランジスタ３７のゲー
トにはクロック信号φ１ａｎが、ＰチャネルＭＯＳトラ
ンジスタ３９のゲートにはクロック信号φ１ｂｐが、Ｎ
チャネルＭＯＳトランジスタ４０のゲートには、クロッ
ク信号φ１ｂｎがそれぞれ入力される。なお、電源ノー
ド１２，１４は外部電源電位Ｅｘｔ．Ｖｃｃを有するも
のとされる。

【００４３】次に、本実施の形態２に係るＶｐｐ発生回
路の動作を、図１１のタイミング図を参照して説明す
る。なお、以下においてＶｄｉｆは、昇圧電位Ｖｐｐと
外部電源電位Ｅｘｔ．Ｖｃｃの差を表すものとする。時
刻ｔｂｆにおいて、ＰチャネルＭＯＳトランジスタ３６
のゲートに外部電源電位Ｅｘｔ．Ｖｃｃレベルの活性化
されたクロック信号φ１ａｐが入力され、ＰチャネルＭ
ＯＳトランジスタ３６がオフされる。そして、その後時
刻ｔｂに図１１（ｂ）に示される外部電源電位Ｅｘｔ．
Ｖｃｃレベルの活性化されたクロック信号φ１ａｎがＮ
チャネルＭＯＳトランジスタ３７のゲートに入力され
る。これにより、ＰチャネルＭＯＳトランジスタ３６が
オフされた後に、ＮチャネルＭＯＳトランジスタ３７が
オンされてノードＮ１ａと接地ノードが接続されるた
め、外部電源ノード３５から接地ノードへの貫通電流を
なくすことができる。以上の動作は、ＰチャネルＭＯＳ
トランジスタ３９のゲートに入力される図１１（ｃ）に
示されるクロック信号φ１ｂｐと、ＮチャネルＭＯＳト
ランジスタ４０のゲートに入力され、図１１（ｄ）に示
されるクロック信号φ１ｂｎとの関係において同様なも
のとされる。

【００４４】なお、クロック信号φ１ａｐおよびクロッ
ク信号φ１ａｎの動作タイミングにより、ノードＮ１ａ
には、外部電源ノード３５または接地ノードから、活性
または不活性の電位が供給され、また、ノードＮ１ｂに
ついても同様であるため、本実施の形態に係るＶｐｐ発
生回路の他の動作においては、上記実施の形態１に係る
Ｖｐｐ発生回路の動作と同様なものとなる。

【００４５】以上の実施の形態２に係るＶｐｐ発生回路
によれば、動作時における貫通電流をなくすことができ
るとともに、外部電源電位Ｅｘｔ．Ｖｃｃは電源電位Ｖ
ｃｃより高いため、（２Ｖｃｃ−Ｖｄｉｆ）／（４Ｖｃ
ｃ−Ｖｄｉｆ）で表わされるＶｐｐ発生回路の効率が、
上記実施の形態１に係るＶｐｐ発生回路の場合に比して
より良いものとなる。

【００４６】［実施の形態３］図１２は、本発明の実施
の形態３に係るＶｐｐ発生回路の構成を示す回路図であ
る。図１２に示されるように、このＶｐｐ発生回路は、
上記実施の形態１および実施の形態２に係るＶｐｐ発生
回路のダイオードＤ２ａ，Ｄ２ｂ，Ｄ３ａ，Ｄ３ｂの代
わりにＭＯＳトランジスタを使用するものである。すな
わち、電源ノード４３と、電源ノード４３とノードＮ２
ａとの間に接続されたＮチャネルＭＯＳトランジスタＭ
２ａと、昇圧ノード５０と、ノードＮ２ａと昇圧ノード
５０との間に接続されたＮチャネルＭＯＳトランジスタ
Ｍ３ａと、電源ノード４６と、電源ノード４６とノード
Ｎ２ｂとの間に接続されたＮチャネルＭＯＳトランジス
タＭ２ｂと、昇圧ノード５１と、ノードＮ２ｂと昇圧ノ
ード５１との間に接続されたＮチャネルＭＯＳトランジ
スタＭ３ｂとを備える。また、ＮチャネルＭＯＳトラン
ジスタＭ２ａのゲート電位を変化させるため、Ｎチャネ
ルＭＯＳトランジスタＭ２ａのゲートに接続されたノー
ドＮ４ａにはダイオードＤ４ａを介して電源ノード４４
が接続され、また容量Ｃ２ａが接続される。同様に、Ｎ
チャネルＭＯＳトランジスタＭ３ａのゲートに接続され
るノードＮ５ａには、ダイオードＤ５ａを介して電源ノ
ード４５が接続され、また容量Ｃ３ａが接続される。ま
た、ＮチャネルＭＯＳトランジスタＭ２ｂのゲートに接
続されたノードＮ４ｂには、ダイオードＤ４ｂを介して
電源ノード４７が接続され、また容量Ｃ２ｂが接続され
る。そして、ＮチャネルＭＯＳトランジスタＭ３ｂのゲ
ートに接続されるノードＮ５ｂには、ダイオードＤ５ｂ
を介して電源ノード４８が接続され、また容量Ｃ３ｂが
接続される。さらには、ノードＮ２ａとノードＮ２ｂと
の間にＮチャネルＭＯＳトランジスタＭ２ｃが接続さ
れ、そのゲートに接続されるノードＮ１ｃには、ダイオ
ードＤ１ｃを介して電源ノード４９が接続される。そし
て、ノードＮ２ａ、ノードＮ１ｃ、ノードＮ２ｂにはそ
れぞれ容量Ｃ１ａ、容量Ｃ１ｃ、容量Ｃ１ｂが接続され
る。次に、上記実施の形態３に係るＶｐｐ発生回路の動
作を、図１３のタイミング図を参照して説明する。な
お、以下においてＶｄｉｆは、昇圧電位Ｖｐｐと電源電
位Ｖｃｃの差を表わすものとする。図１３に示されるよ
うに、基本的な動作は実施の形態１に係るＶｐｐ発生回
路の動作と同様なものである。時刻ｔｂにおいて図１３
（ｉ），（ｊ）に示されるように、ノードＮ２ａの電位
は１／２Ｖｄｉｆであり、ノードＮ２ｂの電位はＶｃｃ
＋１／２Ｖｄｉｆである。そして時刻ｔｂｄにおいて、
容量Ｃ２ａには図１３（ｅ）に示されるクロック信号φ
２ａの活性化された電源電位Ｖｃｃレベルの信号が入力
されるため、ノードＮ４ａの電位がダイオードのしきい
値電圧をＶｔｈとしたとき２Ｖｃｃ−Ｖｔｈとなり、Ｎ
チャネルＭＯＳトランジスタＮ２ａがオンし、ノードＮ
２ａは電源ノード４３により電源電位Ｖｃｃに充電され
る。一方、このとき容量Ｃ３ｂには図１３（ｈ）に示さ
れる活性化されたＶｃｃ＋βレベルのクロック信号φ３
ｂが入力されるため、同様にＮチャネルＭＯＳトランジ
スタＭ３ｂがオンとなり、昇圧ノード５１を介してノー
ドＮ２ｂから昇圧電圧が出力される。そしてまた、時刻
ｔｄｄにおいては、図１３（ｆ）に示される活性化され
たＶｃｃレベルのクロック信号φ２ｂが容量Ｃ２ｂに入
力され、図１３（ｇ）に示される活性化されたＶｃｃ＋
βレベルのクロック信号φ３ａが容量Ｃ３ａに入力され
るため、ＮチャネルＭＯＳトランジスタＭ２ｂがオンと
なることによりノードＮ２ｂは電源ノード４６から電源
電位Ｖｃｃまで充電され、また、ＮチャネルＭＯＳトラ
ンジスタＭ３ａがオンとなることによりノードＮ２ａか
ら昇圧ノード５０を介して昇圧電圧が出力される。

【００４７】以上の実施の形態３に係るＶｐｐ発生回路
によれば、所定のノードと電源ノードおよび昇圧ノード
との間にダイオードではなくＭＯＳトランジスタを使用
することとしたため、効率的に昇圧電圧を出力させるこ
とができる。すなわち、一般的に集積回路で使用される
ダイオードは接合ダイオードもしくはＭＯＳダイオード
であるが、カソードとアノードの電位差がある値Ｖｔｈ
以下になると導通しなくなるという性質を有する。した
がって、本実施の形態におけるＮチャネルＭＯＳトラン
ジスタＭ２ａ，Ｍ２ｂ，Ｍ３ａ，Ｍ３ｂの代わりにたと
えばＭＯＳダイオードを使用すれば、ノードＮ２ａには
電源ノード４３からＶｃｃ−Ｖｔｈまでしか充電され
ず、また、昇圧ノード５０からは、ノードＮ２ａからＶ
ｐｐ＋Ｖｔｈレベルまでの昇圧電圧しか出力されない。
その結果、使用するダイオードが理想的（Ｖｔｈ＝０）
である場合には、（２Ｖｃｃ−Ｖｄｉｆ）・Ｃの電荷を
出力することができることになるのに対し、たとえばＭ
ＯＳダイオードを使用すれば、（２Ｖｃｃ−２Ｖｔｈ−
Ｖｄｉｆ）・Ｃの電荷しか出力できないといった非効率
が生じることになるわけである。

【００４８】なお、上記実施の形態３に係るＶｐｐ発生
回路は、概念的には、図１４のような簡略化した図で表
わすことができ、ノードＮ２ａと昇圧ノード５０との間
にはＮチャネルＭＯＳトランジスタ以外のスイッチ回路
Ｓ３ａを設けることも可能であると考えられる。同様
に、ノードＮ２ａと電源ノード４３の間、ノードＮ２ｂ
と昇圧ノード５１との間、ノードＮ２ｂと電源ノード４
６との間には、それぞれ、ＮチャネルＭＯＳトランジス
タ以外のスイッチ回路Ｓ２ａ、スイッチ回路Ｓ３ｂ、ス
イッチ回路Ｓ２ｂを接続することが考えられる。

【００４９】［実施の形態４］図１５は、本発明の実施
の形態４に係るＶｐｐ発生回路の構成を示す回路図であ
る。図１５に示されるように、このＶｐｐ発生回路は、
ノードＮ２ａと昇圧ノード５６との間に接続されたＮチ
ャネルＭＯＳトランジスタＭ３ａと、ノードＮ２ｂと昇
圧ノード５７との間に接続されたＮチャネルＭＯＳトラ
ンジスタＭ３ｂと、ＮチャネルＭＯＳトランジスタＭ３
ａのゲートとＮチャネルＭＯＳトランジスタＭ３ｂのゲ
ートとの間に接続されたＮチャネルＭＯＳトランジスタ
Ｍ５ｃとを備える。また、ノードＮ２ａ、ノードＮ５
ａ、ノードＮ５ｂ、ノードＮ２ｂにはそれぞれ容量Ｃ１
ａ、容量Ｃ３ａ、容量Ｃ３ｂ、容量Ｃ１ｂが接続され
る。また、ノードＮ２ａにはダイオードＤ２ａを介して
電源ノード５８が接続され、同様に、ノードＮ５ａには
ダイオードＤ５ａを介して電源ノード６０が、ノードＮ
５ｂにはダイオードＤ５ｂを介して電源ノード６１が、
ノードＮ２ｂにはダイオードＤ２ｂを介して電源ノード
５９がそれぞれ接続される。

【００５０】次に、上記実施の形態４に係るＶｐｐ発生
回路の動作を図１６のタイミング図を参照して説明す
る。なお、ダイオードＤ２ａ，Ｄ５ａ，Ｄ５ｂ，Ｄ２ｂ
のしきい値電圧をγとし、容量Ｃ１ａに入力されるクロ
ック信号φ１ａ、容量Ｃ１ｂに入力されるクロック信号
φ１ｂはともに、Ｖｃｃ＋βと接地電位Ｇｎｄとの間を
振幅するものとする。図１６（ｇ）に示されるように、
時刻ｔｉにおいては、ノードＮ２ａの電位はＶｃｃ−γ
である。このとき、容量Ｃ１ａへ図１６（ａ）に示され
るクロック信号φ１ａの活性化された信号が入力される
と、容量Ｃ１ａによる容量カップリングによりノードＮ
２ａの電位は２Ｖｃｃ＋β−γとなる。また、このとき
容量Ｃ３ａには図１６（ｃ）に示されるクロック信号φ
３ａの活性化されたＶｃｃレベルの信号が入力されるた
め、ノードＮ５ａの電位は時刻ｔｉにおける２Ｖｃｃ−
γから３Ｖｃｃ−γへ上昇する。これによりＮチャネル
ＭＯＳトランジスタＭ３ａがオンとなり、昇圧ノード５
６を介してノードＮ２ａから昇圧電圧が出力される。一
方、時刻ｔｉにおいては、容量Ｃ１ｂに図１６（ｂ）に
示される接地電位Ｇｎｄレベルのクロック信号φ１ｂが
入力されるため、容量Ｃ１ｂの容量カップリングにより
ノードＮ２ｂの電位は、図１６（ｈ）に示されるよう
に、ＶｐｐからＶｐｐ−Ｖｃｃ−βへ下がることとな
る。よってこのとき、ノードＮ２ｂは、電源ノード５９
からダイオードＤ２ｂを介して電源電位Ｖｃｃまで充電
されＶｃｃ−γとなる。なお、このとき容量Ｃ３ｂへ
は、図１６（ｄ）に示される接地電位Ｇｎｄレベルのク
ロック信号φ３ｂが入力されるため、ノードＮ５ｂの電
位は容量Ｃ３ｂの容量カップリングにより２Ｖｃｃ−γ
からＶｃｃ−γへ下がる。そして、時刻ｔａにおいてＮ
チャネルＭＯＳトランジスタＭ５ｃのゲートへは図１６
（ｅ）に示される活性化されたクロック信号φ５ｃが入
力されるため、ＮチャネルＭＯＳトランジスタＭ５ｃは
オンし、ノードＮ５ａとノードＮ５ｂの電位が２ｖｃｃ
−γに等電位化される。その後、ＮチャネルＭＯＳトラ
ンジスタＭ５ｃがオフされた後の時刻ｔｂにおいては、
容量Ｃ３ｂに図１６（ｄ）に示される電源電位Ｖｃｃレ
ベルのクロック信号φ３ｂが入力されるため、ノードＮ
５ｂの電位は容量Ｃ３ｂの容量カップリングにより３Ｖ
ｃｃ−γまで上昇し、ＮチャネルＭＯＳトランジスタＭ
３ｂがオンされる。以下、時刻ｔｂから時刻ｔｄにおい
ては、ノードＮ２ｂは、時刻ｔｉから時刻ｔｂにおける
ノードＮ２ａと同様な電位変化をし、ノードＮ２ａは、
時刻ｔｉから時刻ｔｂにおけるノードＮ２ｂと同様な電
位変化をするよう動作する。

【００５１】以上の実施の形態４に係るＶｐｐ発生回路
によれば、ＮチャネルＭＯＳトランジスタのＭ３ａ，Ｍ
３ｂのしきい値電圧をＶｔｈとしたとき、ＮチャネルＭ
ＯＳトランジスタＭ３ａ，Ｍ３ｂのゲート電位をＶｐｐ
＋Ｖｔｈ以上の高電位とすることができ、昇圧ノード５
６，５７を介して昇圧電位Ｖｐｐレベルまでの高い電位
を有する昇圧電圧を出力することが可能となる。

【００５２】［実施の形態５］図１７は、本発明の実施
の形態５に係るＶｐｐ発生回路の構成を示す回路図であ
る。図１７に示されるように、このＶｐｐ発生回路は、
ノードＮ２ａと昇圧ノード６８との間に接続されたＮチ
ャネルＭＯＳトランジスタＭ３ａと、ノードＮ２ｂと昇
圧ノード６８との間に接続されたＮチャネルＭＯＳトラ
ンジスタＭ３ｂと、ＮチャネルＭＯＳトランジスタＭ３
ａのゲートとＮチャネルＭＯＳトランジスタＭ３ｂのゲ
ートの間に接続されたＮチャネルＭＯＳトランジスタＭ
５ｃと、ノードＮ２ａとノードＮ２ｂとの間に接続され
たＮチャネルＭＯＳトランジスタＭ２ｃと、ノードＮ２
ａ、ノードＮ５ａ、ノードＮ５ｂ、ノードＮ２ｂにそれ
ぞれ接続される容量Ｃ１ａ、容量Ｃ３ａ、容量Ｃ３ｂ、
容量Ｃ１ｂとを備える。またさらに、ノードＮ２ａに
は、電源電位Ｖｃｃに充電するための電源ノード６２が
ＮチャネルＭＯＳトランジスタＭ２ａを介して接続さ
れ、ＮチャネルＭＯＳトランジスタＭ２ａのゲートに接
続されるノードＮ４ａには、ＮチャネルＭＯＳトランジ
スタＭ４ａを介して電源ノード６３が接続され、また容
量Ｃ２ａが接続される。同様に、ノードＮ２ｂには、電
源電位Ｖｃｃに充電するための電源ノード６５がＮチャ
ネルＭＯＳトランジスタＭ２ｂを介して接続され、Ｎチ
ャネルＭＯＳトランジスタＭ２ｂのゲートに接続される
ノードＮ４ｂには、ＮチャネルＭＯＳトランジスタＭ４
ｂを介して電源ノード６６が接続されるとともに、容量
Ｃ２ｂが接続される。また、ノードＮ５ａにはＮチャネ
ルＭＯＳトランジスタＭ５ａを介して電源ノード６４が
接続され、ノードＮ５ｂにはＮチャネルＭＯＳトランジ
スタＭ５ｂを介して電源ノード６７が接続される。

【００５３】次に、上記実施の形態５に係るＶｐｐ発生
回路の動作を図１８のタイミング図を参照して説明す
る。なお、以下においてＶｄｉｆは、昇圧電位Ｖｐｐと
電源電位Ｖｃｃの差を表すものとする。時刻ｔｅにおい
ては容量Ｃ１ａに図１８（ａ）に示される活性化された
電源電位Ｖｃｃレベルのクロック信号φ１ａが入力され
るため、容量Ｃ１ａの容量カップリングによりノードＮ
２ａの電位は、図１８（ｊ）に示されるようにＶｃｃ＋
１／２・Ｖｄｉｆから２Ｖｃｃ＋１／２・Ｖｄｉｆに上
昇する。このとき、クロック信号φ１ａは容量Ｃ３ａに
も入力されるため、図１８（ｈ）に示されるように、ノ
ードＮ５ａの電位は２Ｖｃｃ−Ｖｔｈから３Ｖｃｃ−Ｖ
ｔｈへ上昇し、ＮチャネルＭＯＳトランジスタＭ３ａが
オンすることによりノードＮ２ａより昇圧ノード６８を
介して昇圧電圧が出力される。一方、容量Ｃ１ｂには図
１８（ｂ）に示される接地電位Ｇｎｄレベルのクロック
信号φ１ｂが入力されるため、ノードＮ２ｂの電位は、
容量Ｃ１ｂの容量カップリングにより図１８（ｋ）に示
されるように、Ｖｃｃ＋１／２・Ｖｄｉｆから１／２・
Ｖｄｉｆへ下がることとなる。そしてこのとき、図１８
（ａ）に示される活性化された電源電位Ｖｃｃレベルの
クロック信号φ２ｂが容量Ｃ２ｂに入力されるためＮチ
ャネルＭＯＳトランジスタＭ２ｂがオンとなり、ノード
Ｎ２ｂは電源ノード６５によって電源電位Ｖｃｃに充電
される。

【００５４】時刻ｔａにおいては、図１８（ｅ）に示さ
れる活性化された昇圧電位Ｖｐｐレベルのクロック信号
φ２ｃがＮチャネルＭＯＳトランジスタＭ２ｃのゲート
に入力されるため、図１８（ｊ），（ｋ）に示されるよ
うにノードＮ２ａとノードＮ２ｂの電位は等電位化さ
れ、ともに、Ｖｃｃ＋１／２・Ｖｄｉｆとなる。また同
時に、この図１８（ｅ）に示されるクロック信号φ２ｃ
は、ＮチャネルＭＯＳトランジスタＭ５ｃのゲートにも
入力されるため、図１８（ｈ），（ｉ）に示されるよう
に、ノードＮ５ａとノードＮ５ｂの電位はＮチャネルＭ
ＯＳトランジスタＭ５ｃがオンすることにより等電位化
され、ともに２Ｖｃｃ−Ｖｔｈとなる。

【００５５】そして、時刻ｔｂにおいては、図１８
（ｂ）に示される活性化されたＶｃｃレベルのクロック
信号φ１ｂが容量Ｃ１ｂに入力されるため、図１８
（ｋ）に示されるようにノードＮ２ｂの電位は２Ｖｃｃ
＋１／２・Ｖｄｉｆに上昇する。そしてこのとき、同時
に図１８（ｂ）に示される活性化されたＶｃｃレベルの
クロック信号φ１ｂが容量Ｃ３ｂに入力されるため、ノ
ードＮ５ｂの電位は図１８（ｉ）に示されるように３Ｖ
ｃｃ−Ｖｔｈに上昇し、ＮチャネルＭＯＳトランジスタ
Ｍ３ｂがオンされる。よってこのとき、ノードＮ２ｂよ
り昇圧ノード６８を介して昇圧電圧が出力される。一方
このとき、容量Ｃ２ａには図１８（ｃ）に示される活性
化されたＶｃｃレベルのクロック信号φ２ａが入力する
ため、図１８（ｆ）に示されるように、ノードＮ４ａの
電位が２Ｖｃｃ−Ｖｔｈまで上昇してＮチャネルＭＯＳ
トランジスタＭ２ａがオンし、ノードＮ２ａは電源ノー
ド６２より電源電位Ｖｃｃまで充電される。そして、以
下同様に、時刻ｔｃにおいては、ノードＮ５ａとノード
Ｎ５ｂの電位、およびノードＮ２ａとノードＮ２ｂの電
位が共に等電位化される。

【００５６】以上の実施の形態５に係るＶｐｐ発生回路
によれば、昇圧ノードより電源電位Ｖｃｃの２倍以上の
高電位を有する昇圧電圧を出力することができる。

【００５７】［実施の形態６］図１９は、本発明の実施
の形態６に係るＶｐｐ発生回路の構成を示す回路図であ
る。図１９に示されるように、このＶｐｐ発生回路は、
上記実施の形態５に係るＶｐｐ発生回路と同様な構成を
有するが、ノードＮ４ａはＮチャネルＭＯＳトランジス
タＭ５ａのゲートにも接続され、ノードＮ４ｂはＮチャ
ネルＭＯＳトランジスタＭ５ｂのゲートにも接続され
る。また、ノードＮ５ａとノードＮ２ａの間にはＮチャ
ネルＭＯＳトランジスタＭ６ａが接続され、そのゲート
は、ノードＮ４ａに接続される。同様に、ノードＮ５ｂ
とノードＮ２ｂの間にはＮチャネルＭＯＳトランジスタ
Ｍ６ｂが接続され、そのゲートは、ノードＮ４ｂに接続
される。

【００５８】次に、本実施の形態６に係るＶｐｐ発生回
路の動作を図２０のタイミング図を参照して説明する。
なお、図中Ｖｄｉｆは昇圧電位Ｖｐｐと電源電位Ｖｃｃ
の差を表わすものとする。時刻ｔｅｆにおいて、図２０
（ｄ）に示される活性化された電源電位Ｖｃｃレベルの
クロック信号φ２ｂが容量Ｃ２ｂおよびＮチャネルＭＯ
ＳトランジスタＭ２ｂのゲートに入力されるため、Ｎチ
ャネルＭＯＳトランジスタＭ５ｂおよびＮチャネルＭＯ
ＳトランジスタＭ２ｂがオンとなり、図２０（ｉ），
（ｋ）に示されるように、ノードＮ５ｂとノードＮ２ｂ
の電位は共に電源電位Ｖｃｃとなる。ここで、時刻ｔｅ
において、図２０（ｂ）に示される接地電位レベルＧｎ
ｄのクロック信号φ１ｂが容量Ｃ１ｂに入力されるた
め、容量カップリングによりノードＮ２ｂの電位は接地
電位Ｇｎｄになることになるが、このときＮチャネルＭ
ＯＳトランジスタＭ６ｂがオンしており、ノードＮ５ｂ
の電位は図２０（ｉ）に示されるように電源電位Ｖｃｃ
となっているため、図２０（ｋ）に示されるように、ノ
ードＮ２ｂの電位は電源電位Ｖｃｃとなる。また、時刻
ｔｂにおいては、ＮチャネルＭＯＳトランジスタＭ６ａ
が同様な動作を行ない、図２０（ｊ）に示されるように
ノードＮ２ａの電位は電源電位Ｖｃｃに維持される。

【００５９】以上の実施の形態６に係るＶｐｐ発生回路
によれば、ノードＮ２ａおよびノードＮ２ｂの電位の低
下を防ぎ、昇圧ノード７３からノードＮ２ａまたはノー
ドＮ２ｂへの電荷の逆流を防ぐことができる。

【００６０】［実施の形態７］図２１は、本発明の実施
の形態７に係るＶｐｐ発生回路の構成を示す回路図であ
る。図２１に示すように、このＶｐｐ発生回路は、上記
実施の形態１から３のいずれかのＶｐｐ発生回路からな
るポンプユニット７４を複数個直列接続させたものであ
って、図２１にはポンプユニット７４が実施の形態１に
係るＶｐｐ発生回路である場合が図示される。そして、
具体的には、実施の形態１から３に係るＶｐｐ発生回路
における昇圧ノードが次段のノードＮ２ａ，Ｎ２ｂへ順
次接続されるものである。

【００６１】以上の実施の形態７に係るＶｐｐ発生回路
によれば、上記実施の形態１から３におけるＶｐｐ発生
回路で発生させることができる昇圧電位Ｖｐｐ（Ｖｃｃ
≦Ｖｐｐ≦３Ｖｃｃ）よりさらに高い電位を有する昇圧
電圧を発生させることができる。

【００６２】［実施の形態８］図２２は、本発明の実施
の形態８に係るＶｂｂ発生回路の構成を示す図である。
図２２に示すように、このＶｂｂ発生回路は、上記実施
の形態１に係るＶｐｐ発生回路と同様な構成を有する
が、ノードＮ２ａとノードＮ２ｂの間にはＰチャネルＭ
ＯＳトランジスタ７６が接続され、また、ノードＮ２ａ
にはスイッチ回路Ｓ３ａを介して接地ノード７７が接続
されるとともに、降圧ノード７８がスイッチ回路Ｓ２ａ
を介して接続される。また、ノードＮ２ｂには接地ノー
ド７９がスイッチ回路Ｓ３ｂを介して接続されるととも
に、降圧ノード８０がスイッチ回路Ｓ２ｂを介して接続
される。

【００６３】次に、このＶｂｂ発生回路の動作を、図２
３のタイミング図を参照して説明する。なお、図２３に
おいてＶｄｉｆは、接地電位Ｇｎｄと降圧電位Ｖｂｂの
差を表わすものとする。初期状態においては図２３
（ｄ），（ｅ）に示されるように、ノードＮ２ａの電位
は降圧電位Ｖｂｂであり、ノードＮ２ｂの電位は接地電
位Ｇｎｄであるとする。時刻ｔａにおいてはＰチャネル
ＭＯＳトランジスタ７６のゲートに図２３（ａ）に示さ
れる（−α）レベルのクロック信号φ２ｃが入力される
ため、ＰチャネルＭＯＳトランジスタ７６はオンとな
り、ノードＮ２ａとノードＮ２ｂの電位は等電位化され
る。その結果、ノードＮ２ａとノードＮ２ｂの電位はと
もに１／２・Ｖｂｂとなる。そして、時刻ｔｂにおいて
は容量Ｃ１ａに図２３（ｂ）に示される活性化された電
源電位Ｖｃｃレベルのクロック信号φ１ａが入力される
ため、容量Ｃ１ａの容量カップリングによりノードＮ２
ａの電位はＶｃｃ＋１／２・Ｖｂｂとなる。このときス
イッチ回路Ｓ３ａがオンとなり、ノードＮ２ａの電位が
接地電位Ｇｎｄに引き下げられる。一方時刻ｔｂにおい
て、容量Ｃ１ｂには図２３（ｃ）に示される接地電位Ｇ
ｎｄレベルのクロック信号φ１ｂが入力されるため、容
量Ｃ１ｂによる容量カップリングによりノードＮ２ｂの
電位は、図２３（ｅ）に示されるように、１／２・Ｖｂ
ｂ−Ｖｃｃに下降する。このとき、スイッチ回路Ｓ２ｂ
がオンとなり、ノードＮ２ｂより降圧ノード８０を介し
て降圧電圧が出力される。そして、時刻ｔｃにおいて、
図２３（ａ）に示される（−α）レベルのクロック信号
φ２ｃがＰチャネルＭＯＳトランジスタ７６のゲートに
入力されるため、ＰチャネルＭＯＳトランジスタ７６が
オンとなり、再びノードＮ２ａとノードＮ２ｂの電位が
１／２・Ｖｂｂに等電位化される。そして、時刻ｔｄに
おいて、図２３（ｂ）に示されるように接地電位Ｇｎｄ
レベルのクロック信号φ１ａが容量Ｃ１ａに入力される
ため、容量カップリングによりノードＮ２ａの電位が１
／２・Ｖｂｂ−Ｖｃｃに下降する。このとき、スイッチ
回路Ｓ２ａがオンとなり、ノードＮ２ａから降圧ノード
７８を介して降圧電圧が出力される。一方、時刻ｔｄに
おいては、図２３（ｃ）に示されるように、活性化され
たＶｃｃレベルのクロック信号φ１ｂが容量Ｃ１ｂに入
力されるため、容量カップリングによりノードＮ２ｂの
電位は１／２・Ｖｂｂ＋Ｖｃｃとなる。そしてこのと
き、スイッチ回路Ｓ３ｂがオンとなって、ノードＮ２ｂ
の電位が接地電位Ｇｎｄに引下げられる。

【００６４】以上の実施の形態８に係るＶｂｂ発生回路
によれば、従来のＶｂｂ発生回路で発生させることがで
きた（−Ｖｃｃ）よりも低い（−２Ｖｃｃ）レベルの電
位を有する降圧電圧を発生させることができる。

【００６５】なお、上記と同様に、実施の形態２から７
に係るＶｐｐ発生回路に対応したＶｂｂ発生回路をそれ
ぞれ考えることができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１に係る内部電源電圧発
生回路を内蔵する半導体記憶装置の全体構成を示すブロ
ック図である。

【図２】 図１におけるＶｐｐ発生回路の構成を示した
回路図である。

【図３】 （ａ）は図２におけるＶｐｐ発生回路で使用
される容量の構造の一例を示す断面図であり、（ｂ）は
その他の例を示す断面図である。

【図４】 図２に示されたＶｐｐ発生回路の動作を示す
タイミング図である。

【図５】 図１に示されたクロック発生回路の構成を示
す回路図である。

【図６】 図５に示されたクロック発生回路の動作を示
すタイミング図である。

【図７】 図２に示されたＶｐｐ発生回路において、入
力するクロック信号の振幅および周波数を変化させた場
合の動作を示すタイミング図である。

【図８】 外部信号を入力することによってクロック信
号を発生させるクロック発生回路に接続された内部電源
電圧発生回路を示すブロック図である。

【図９】 図１に示されるロウデコーダまたはＢＬＩド
ライバの構成を示す図である。

【図１０】 本発明の実施の形態２に係るＶｐｐ発生回
路の構成を示した回路図である。

【図１１】 図１０に示された回路の動作を示したタイ
ミング図である。

【図１２】 本発明の実施の形態３に係るＶｐｐ発生回
路の構成を示した回路図である。

【図１３】 図１２に示された回路の動作を示したタイ
ミング図である。

【図１４】 図１２に示されたＶｐｐ発生回路を簡略化
して図示した概念図である。

【図１５】 本発明の実施の形態４に係るＶｐｐ発生回
路の構成を示した回路図である。

【図１６】 図１５に示された回路の動作を示したタイ
ミング図である。

【図１７】 本発明の実施の形態５に係るＶｐｐ発生回
路の構成を示した回路図である。

【図１８】 図１７に示された回路の動作を示したタイ
ミング図である。

【図１９】 本発明の実施の形態６に係るＶｐｐ発生回
路の構成を示した回路図である。

【図２０】 図１９に示された回路の動作を示したタイ
ミング図である。

【図２１】 本発明の実施の形態７に係るＶｐｐ発生回
路の構成を示した図である。

【図２２】 本発明の実施の形態８に係るＶｂｂ発生回
路の構成を示した図である。

【図２３】 図２２に示された回路の動作を示したタイ
ミング図である。

【図２４】 従来からあるＤＲＡＭの一部を示す回路図
である。

【図２５】 ＤＲＡＭを有する半導体記憶装置において
従来から使用されている昇圧電圧発生回路の原理を説明
するための図である。

【符号の説明】

７ Ｖｐｐ発生回路、１１ Ｖｂｂ発生回路、Ｍ２，Ｍ
２ａ，Ｍ２ｂ，Ｍ２ｃ，Ｍ３ａ，Ｍ３ｂ，Ｍ５ｃ，Ｍ６
ａ，Ｍ６ｂ，３７，４０ ＮチャネルＭＯＳトランジス
タ、３６，３９，７６ ＰチャネルＭＯＳトランジス
タ、Ｃ１ａ，Ｃ１ｂ 容量、Ｄ２ａ，Ｄ２ｂ，Ｄ３ａ，
Ｄ３ｂ ダイオード、７４ ポンプユニット、Ｎ２ａ，
Ｎ２ｂ ノード、１２，１４，４３，４６，５８，５
９，６２，６５ 電源ノード、３５，３８ 外部電源ノ
ード、Ｎ７ａ，Ｎ７ｂ，５０，５１，５６，５７，６
８，７３，７５ 昇圧ノード、７７，７９ 接地ノー
ド、７８，８０ 降圧ノード。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体記憶装置に内蔵された内部電源電
   圧発生回路であって、 第１のノードと、 前記第１のノードに接続された第１の容量と、 第２のノードと、 前記第２のノードに接続された第２の容量と、 前記第１のノードと前記第２のノードの間に接続され、
   入力される信号に基づいて前記第１のノードと前記第２
   のノードの電位差を小さくする等化手段と、 前記第１のノードの電位を電源電位または接地電位とす
   る第１の充電手段と、 前記第１のノードより内部電源電圧を出力する第１の出
   力手段と、 前記第２のノードの電位を電源電位または接地電位とす
   る第２の充電手段と、 前記第２のノードより内部電源電圧を出力する第２の出
   力手段とを備える、内部電源電圧発生回路。
2. 【請求項２】 前記等化手段は、第１のＮチャネルＭＯ
   Ｓトランジスタからなり、 前記第１の充電手段は、 第１の電源ノードと、 前記第１のノードと前記第１の電源ノードとの間に接続
   された第１のダイオードを含み、 前記第１の出力手段は、 第１の昇圧ノードと、 前記第１のノードと前記第１の昇圧ノードの間に接続さ
   れた第２のダイオードを含み、 前記第２の充電手段は、 第２の電源ノードと、 前記第２のノードと前記第２の電源ノードとの間に接続
   された第３のダイオードを含み、 前記第２の出力手段は、 第２の昇圧ノードと、 前記第２のノードと前記第２の昇圧ノードの間に接続さ
   れた第４のダイオードを含む、請求項１に記載の内部電
   源電圧発生回路。
3. 【請求項３】 第１の外部電源ノードと、 前記第１の外部電源ノードと前記第１の容量との間に接
   続された第１のＰチャネルＭＯＳトランジスタと、 前記第１の容量と第１の接地ノードとの間に接続された
   第２のＮチャネルＭＯＳトランジスタと、 第２の外部電源ノードと、 前記第２の外部電源ノードと前記第２の容量との間に接
   続された第２のＰチャネルＭＯＳトランジスタと、 前記第２の容量と第２の接地ノードとの間に接続された
   第３のＮチャネルＭＯＳトランジスタとをさらに備え、 前記第１の電源ノードおよび前記第２の電源ノードには
   外部電源電圧が供給される、請求項２に記載の内部電源
   電圧発生回路。
4. 【請求項４】 前記第１の充電手段は、 第１の電源ノードと、 前記第１のノードと前記第１の電源ノードの間に接続さ
   れたＮチャネルＭＯＳトランジスタを含み、 前記第１の出力手段は、 第１の昇圧ノードと、 前記第１のノードと前記第１の昇圧ノードの間に接続さ
   れたＮチャネルＭＯＳトランジスタを含み、 前記第２の充電手段は、 第２の電源ノードと、 前記第２のノードと前記第２の電源ノードの間に接続さ
   れたＮチャネルＭＯＳトランジスタを含み、 前記第２の出力手段は、 第２の昇圧ノードと、 前記第２のノードと前記第２の昇圧ノードの間に接続さ
   れたＮチャネルＭＯＳトランジスタを含む、請求項１に
   記載の内部電源電圧発生回路。
5. 【請求項５】 半導体記憶装置に内蔵された内部電源電
   圧発生回路であって、 第１のノードと、 前記第１のノードに接続された第１の容量と、 第２のノードと、 前記第２のノードに接続された第２の容量と、 前記第１のノードの電位を電源電位に引き上げる第１の
   充電手段と、 前記第２のノードの電位を電源電位に引き上げる第２の
   充電手段と、 第１の昇圧ノードと、 前記第１のノードと前記第１の昇圧ノードとの間に接続
   された第１のＮチャネルＭＯＳトランジスタと、 第２の昇圧ノードと、 前記第２のノードと前記第２の昇圧ノードとの間に接続
   された第２のＮチャネルＭＯＳトランジスタと、 入力される信号に基づいて、前記第１のＮチャネルＭＯ
   Ｓトランジスタのゲートと前記第２のＮチャネルＭＯＳ
   トランジスタのゲートの電位差を小さくする等化手段と
   を備える、内部電源電圧発生回路。
6. 【請求項６】 半導体記憶装置に内蔵された内部電源電
   圧発生回路であって、 第１のノードと、 前記第１のノードに接続された第１の容量と、 第２のノードと、 前記第２のノードに接続された第２の容量と、 前記第１のノードと前記第２のノードの間に接続され、
   入力される信号に基づいて前記第１のノードと前記第２
   のノードの電位差を小さくする第１の等化手段と、 前記第１のノードの電位を電源電位に引き上げる第１の
   充電手段と、 前記第２のノードの電位を電源電位に引き上げる第２の
   充電手段と、 昇圧ノードと、 前記第１のノードと前記昇圧ノードとの間に接続された
   第１のＮチャネルＭＯＳトランジスタと、 前記第２のノードと前記昇圧ノードとの間に接続された
   第２のＮチャネルＭＯＳトランジスタと、 入力される信号に基づいて、前記第１のＮチャネルＭＯ
   Ｓトランジスタのゲートと前記第２のＮチャネルＭＯＳ
   トランジスタのゲートの電位差を小さくする第２の等化
   手段とを備える、内部電源電圧発生回路。
7. 【請求項７】 前記第１のノードと前記第１のＮチャネ
   ルＭＯＳトランジスタのゲートとの間に接続された第３
   のＮチャネルＭＯＳトランジスタと、 前記第２のノードと前記第２のＮチャネルＭＯＳトラン
   ジスタのゲートとの間に接続された第４のＮチャネルＭ
   ＯＳトランジスタとをさらに備える、請求項６に記載の
   内部電源電圧発生回路。
8. 【請求項８】 複数の直列接続された昇圧手段を備え、
   前記昇圧手段は、請求項２から４のいずれかに記載の内
   部電源電圧発生回路よりなる、内部電源電圧発生回路。