JPS6331092A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電気的に消去・書込み可能な不揮発性半導
体記憶装置（ＥＥＰＲＯＭ）に関し、特にそのプログラ
ム手段の改良に関するものである。

〔従来の技術〕

ＥＥＰＲＯＭのメモリセルに書込みを行うには、チップ
内部で１５〜２０Ｖの高圧パルス（ＶＰ？パルス）を発
生し、このＶＰＰパルスをメモリトランジスタのコント
ロールゲートもしくはドレインに印加することにより、
フローティングゲートに電子を注入したり、フローティ
ングゲートから電子を除去したりして行う、コントロー
ルゲートにＶＰＰパルスを印加し、フローティングゲー
トに電子を注入するとメモリトランジスタのしきい値は
高い方にシフトする。

この動作を消去と呼び、情報“１”が記憶される。ドレ
インにＶＰ？パルスを印加し、フローティングゲートか
ら電子を除去するとメモリトランジスタのしきい値は低
い方にシフトする。この動作をプログラムと呼び、情報
“０”が記憶される。

１バイトのメモリセルのメモリトランジスタのコントロ
ールゲートは共通接続されているので、まず消去が行わ
れ、全てのビットに情報′１゛が書込まれた後、情報“
Ｏ゛を書込むべきビットにプログラム動作を行うｅＶＰ
Ｐパルスの幅は通常１ミリ秒ないし数ミリ秒であるので
、１バイトにデータを書込むためにはｌＯミリ秒程度を
要し、このため、チップ全体にデータを書込むためには
非常に長い時間を必要とする。そのため、６４にビット
以上の高集積ＥＥＦＲＯＭでは同一ワード線上の複数バ
イトについて一括書込みを行うページモードという機能
が備えられている。

第２図にこのページ七」ド書込みの簡単なサイクルを示
す。

ページモード書込みでは、書込みサイクルは外部書込み
サイクルＣＹＩと内部書込みサイクルＣＹ２とに分けら
れる。

外部書込みサイクルＣＹ１は、外部からデバイスにデー
タを書込むサイクルであり、スタティックＲＡＭに書込
むのと同様な方法でアドレス指定を行い、データを入力
する。しかし、このサイクルでは、入力されたデータは
メモリセルに書込まれるのではなく、各ビット線、コン
トロールゲート線毎に設けられたラッチ（コラムラッチ
）にとり込まれるだけであり、このサイクルの継続する
期間はタイマにより制御されている。

外部書込みサイクルが終了すると自動的に内部書込みサ
イクルに移る。このサイクル噂ＣＹ２では、メモリチッ
プ内部でチャージポンプ回路等を用いて高圧パルスが発
生され、コラムラッチにラッチされているデータをもと
に、ビット線、コントロールゲート線が高圧に昇圧され
、メモリセルの消去、プログラムが行われる。まず消去
が、１真のうち書換えたいバイトについて行われ、次に
“Ｏ”を書込むべきビットにプログラムが行われる。

コラムラッチの従来例を第３図に、そのタイミングチャ
ートを第４図に示す。

ビット線のコラムラッチ（ビット線を昇圧する高圧スイ
ッチに組込まれている）２０は、第１〜第４のＭＯＳト
ランジスタ１〜４、第１．第２の容量Ｃ１，Ｃ２から構
成されている。コントロールゲート線（以下ｃａ’ｔａ
と称す）のコラムラッチ３０は、第１〜第４のＭＯＳ）
ランジスタ５〜８、第１．第２の容５１ｃ３．Ｃ４から
構成されている。

コラムラッチとビット線１６．コントロールゲート線１
７の間にはトランスファーゲート９，１０が設けられて
おり、そのゲートにはクロックφが接続されている。

なお、４０はＸデコーダ、５０はＹデコーダ、７０はメ
モリセルトランジスタ７１及びトランスファーゲート７
２からなるメモリセル、６１はトランスファーゲート、
１１はコントロールゲート（ＣＧ）＊、１２はＩ１０線
、１３はＹゲート線である。

次に、第３図ないし第４図を参照して、従来のコラムラ
ッチの具体的な動作について説明する。

電源投入時および書込みサイクル終了時において、第１
のリセット信号ａがトランジスタ４のゲートに与えられ
るとともに、第２のリセット信号すがトランジスタ８の
ゲートに与えられる。このリセット信号ａおよびｂに応
じてトランジスタ４および８がそれぞれ導通し、容量Ｃ
２およびＣ４にそれぞれ蓄積されていた電荷が放置され
、コラムラッチがリセットされる。

外部書込みサイクルが始まると、ＣＧ線１１は第４図Ｃ
に示すように“Ｈ”レベルに保たれ、Ｉ１０線１２の電
位は入力データの“１”、“Ｏ゛に応じて“Ｌ′、“Ｈ
”と変化する。第４図においては、入力データとして“
０”が入力され、ｄに示すようにＩ１０線１２が“Ｈ”
になった状態を示している。あるＹアドレスの組合わせ
に対して、１本のＹゲートｖＡ１３が第４図ｅに示すよ
うにＨ”となり、Ｙゲート１４．１５がそれぞれ導通す
る。これによって、Ｉ／Ｃ１１２と選択されたバイトの
ビット線１６とが接続されるとともに、Ｃ（Ｊ’Ａｌｌ
とコントロールゲート線１７とが接続される。

コントロールゲート！１７が第４図ｒに示すように、“
Ｈ”となり、ビット線１６が第４図ｇに示すように、入
力データが“０”のとき、“Ｈ”レベルになる。外部書
込みサイクルの間、クロック信号線は第４図りに示すよ
うに“Ｈ”レベルに保たれ、その結果、トランジスタ９
．１０が導通する。これによって、ビット線１６および
コントロールゲート線１７のそれぞれの電位は容量Ｃ２
゜Ｃ４に蓄積される。

外部書込みサイクルが終了すると、消去サイクルに入る
。消去サイクルでは、高電圧ＶＦＦが第４図ｉに示すよ
うに、２０Ｖまで立上がり、第４図ｊに示すように、ク
ロック信号φ、の発振が始まる。また、クロック信号も
第４図ｋに示すように、２０Ｖまで立上がる。

選択されたバイトのコントロールゲート線１７はトラン
ジスタ７のゲート電位が“Ｈ″であるため導通し、クロ
ック信号φ２が容量Ｃ３を介してトランジスタ５のソー
スに与えられる。それによって、トランジスタ５，６が
導通し、コントロールゲー）！１７は第４図ｍに示すよ
うに高電圧Ｖ　ＰＰに立上がる。

消去サイクルが終了すると、第２のリセット信号が第４
図ｍに示すように、“Ｈ”レベルとなり、それによって
トランジスタ８が導通ずる。すると、容量Ｃ４に蓄積さ
れていた電荀が放電され、コントロールゲート線１７の
ラッチがリセットされ、次のプログラムサイクルの間、
コントロールゲート線１７は第４図０に示すように“Ｌ
”レベルに保たれる。

プログラムサイクルでは、第４図ｐに示すように、クロ
ック信号φ、の発振が始まり、容量Ｃ１を介してトラン
ジスタ２もオンする。その結果、第４図ｑに示すように
、高電圧７吋が立上がり、クロック信号も第４図ｒに示
すように高電圧に立上がる。その結果、第４図３に示す
ように、“Ｏ”を書込みたいビットのビット線１６が高
電圧に立上がる。プログラムが終了すると、第４図ｔに
示すように、第１のりセント信号が“Ｈ”になり、トラ
ンジスタ４が導通して、容ｔＣ２に蓄積されていた電荷
が放電され、コラムラッチがリセ・７トされる。

〔発明が解決しようとする問題点〕

従来の不揮発性半導体記憶装置は以上のように構成され
ているので、ラッチに蓄積されている電荷量、即ち（ノ
ードＡ　（Ｂ）の電位）ｘ（Ｃ２（Ｃ４）の容量）は通
常ノードＡ　（Ｂ）の電位が（電源電圧）　　Ｖｔｈ　
（Ｖｖｈ　：　ＭＯＳ　）ランジスタのしきい値）程度
であるため小さく、ＰＮ接合の接合リーク等が多い時は
、ラッチされていたデータが消失してしまうという問題
点があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、ラッチの蓄積電荷量を増大しマージンの大
きなコラムラッチを有する不揮発性半導体記憶装置を得
ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る不揮発性半導体記憶装置は、外部書込み
サイクル時にもコラムラッチに電源と同電圧またはこれ
に低い電圧または電源電圧より高い電圧のいずれかの電
圧である書込み電圧ならびにクロックを印加するように
したものである。

〔作用〕

この発明においては、コラムラッチの蓄積ノードは、上
述の書込み電圧ならびにクロックにより昇圧されるから
、蓄積ノードの電荷量が増大する。

〔実施例〕

以下、この発明の一実施例を図について説明する。本発
明の一実施例による不揮発性半導体記憶装置の回路構成
は従来回路と同様であるので第１図に本実施例による不
揮発性半導体記憶装置の動作波形のみを示している。図
において、点線で囲われた部分が本発明に係るところで
あり、タイマ出力が“Ｈｏの期間、即ち外部書込みサイ
クル期間中に、クロックφ１．φ２ならびに本不揮発性
半導体記憶装置の電源電圧以上の高電圧ＶＰＰ（２０Ｖ
）を印加する。

これにより、選択されたコラムのコントロールゲート線
のラッチのノードＢ１ならびに＠０”を書込むべきビッ
ト線のラッチのノードＡが昇圧される。

即ち、ノードＡの電位が初期状態において、５Ｖであっ
たとすると、容ｆｆ１Ｃ１の電極Ｃ１ａには４Ｖ　（−
５Ｖ−）ランジスタ１のｖ　ｔｈ）の電圧が印加される
。この状態でクロックφ１が′″Ｌ゛（ＯＶ）から＠Ｈ
”　　＜５Ｖ）に変化すると、容量結合により電極Ｃ１
ａの電位が９Ｖ（実際には浮遊容量等の存在により約８
Ｖ）に上昇し、これがトランジスタ２を介してノードＡ
に伝達されノードＡ電位が７Ｖ　（＝８Ｖ−）ランジス
タ２のＶｔｈ）に上昇する。以後クロックφ１が一回入
力される毎にノードＡ１電位が２ｖずつ上昇し、最終的
にはほぼＶ□と同電圧まで上昇する。なお以上の動作の
説明はラッチ３０にもそのままあてはまるものであり、
またこれらのラッチ２０．３０のクロックφ１．φ２と
しては、１００ＫＨｚ〜２０ＭＨｚ程度の発振器出力を
印加すればよい。

第５図に本発明の他の実施例を示す０本実施例は外部書
込みサイクル期間中に印加するＶＰＰ電圧を本不揮発性
半導体記憶装置の電源電圧と同電圧としたもので、この
ようにしても、ノードＡ、　　Ｂは電源電圧以上に昇圧
されるので、蓄積電荷量を増加させることができる。

なお、■□電圧は必ずしも電源電圧と同電圧である必要
はなく、これに近い電圧であればよく、上記実施例と同
様の効果を奏する。

〔発明の効果〕

以上のように、この発明によれば、コラムラッチの蓄積
ノードの電位を外部書込みサイクル期間中に昇圧するよ
うに構成したので、動作マージンの大きなコラムラッチ
を有する不揮発性半導体記憶装置が得られるという効果
がある。

【図面の簡単な説明】

第１図は本発明の一実施例による不運発性半導体記憶装
置のタイミング図、第２図はＥＥＦＲＯＭの書込みサイ
クルを示すフローチャート図、第３図はコラムラッチの
回路図、第４図は従来例の動作タイミング図、第５図は
本発明の他の実施例の動作を示すタイミング図である。 図において、１〜４．５〜８は第１〜第４のＭＯＳ）ラ
ンジスタ、Ｃ１，Ｃ３は第１の容量、Ｃ２、Ｃ４は第２
の容量、２０．３０はコラムラッチである。

Claims (2)

【特許請求の範囲】
1. （１）書込みサイクルが外部書込みサイクル及び内部書
   込みサイクルからなる、ページモード書込み方式の不揮
   発性半導体記憶装置であって、第１ないし第４のＭＯＳ
   トランジスタ及び第１、第２の容量を有し、 第１のＭＯＳトランジスタのドレインが書込み電圧端子
   に接続され、ゲートが第２のトランジスタのソースなら
   びに第３のトランジスタのゲート第４のトランジスタの
   ドレイン及び第２の容量の一方の端子にそれぞれ接続さ
   れ、ソースが第２のトランジスタのドレインならびにゲ
   ート、及び第１の容量の一方の端子に接続され、 第１の容量の他方の端子は第３のトランジスタのドレイ
   ンに接続され、 第３のトランジスタのソースにはクロック信号線が接続
   され、 第４のトランジスタのゲートにはリセット信号が入力さ
   れ、ソースは接地され、 第２の容量の他方の端子は接地されてなるラッチを備え
   、 上記ラッチは外部書込みサイクル期間には上記書込み電
   圧端子に電源電圧と同電圧またはこれに近い値の電圧ま
   たは電源電圧以上の高電圧のいずれかの電圧が印加され
   るとともに、該外部書込みサイクル期間には上記クロッ
   ク信号線にクロック信号が印加されることを特徴とする
   不揮発性半導体記憶装置。
2. （２）上記クロック信号は、１００ｋＨｚ〜２０ＭＨｚ
   の発振器出力であることを特徴とする特許請求の範囲第
   １項記載の不揮発性半導体記憶装置。