KR101088961B1

KR101088961B1 - 복수의 반도체 기억 장치를 포함하는 반도체 기억 시스템

Info

Publication number: KR101088961B1
Application number: KR1020080011890A
Authority: KR
Inventors: 노보루 시바따; 히로시 스께가와
Original assignee: 가부시끼가이샤 도시바
Priority date: 2007-02-09
Filing date: 2008-02-05
Publication date: 2011-12-01
Also published as: US20200066349A1; US20180151229A1; KR20080074790A; KR101089034B1; US20230018514A1; US10964394B2; US20100097864A1; US11501834B2; US10482970B2; US9601206B2; US7656711B2; US9928913B2; TWI421687B; US8593880B2; US20170154679A1; US20080192548A1; US8284607B2; JP2008197807A; JP4996277B2; US20140063973A1

Abstract

통신선은, 제1 칩과 제2 칩에 접속되고, 제1 신호 레벨로 유지되어 있다. 모니터 회로는, 제1, 제2 칩의 한쪽이 기준 전류보다 큰 전류를 사용하고 있는 동안, 통신선 ML의 신호 레벨을 제1 신호 레벨로부터 제2 신호 레벨로 변경하고, 통신선의 신호 레벨이 제2 레벨인 경우, 제1, 제2 칩의 다른 쪽을, 기준 전류보다 큰 전류를 사용하는 동작 상태로 천이하지 않는 대기 상태로 제어한다.

칩, 신호 레벨, 통신선, 메모리 셀 어레이, 비트선 제어 회로, 데이터 기억 회로

Description

복수의 반도체 기억 장치를 포함하는 반도체 기억 시스템{SEMICONDUCTOR MEMORY SYSTEM HAVING PLURALITY OF SEMICONDUCTOR MEMORY DEVICES}

<관련 출원>

본 출원은 일본 특허 출원 제2007-030789호(2006년 2월 9일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.

본 발명은, 예를 들면 불휘발성 반도체 기억 장치, 예를 들면 NAND형 플래시 메모리에 관한 것으로, 특히, 복수의 플래시 메모리를 실장한 반도체 기억 시스템에 관한 것이다.

NAND형 플래시 메모리는, 예를 들면 -2V∼5V의 한정된 임계치 전압의 범위 내에, 4치의 경우에는 4개의 임계치 분포를 설정하고, 8치의 경우에는 8개의 임계치 분포를 설정하고, 16치의 경우에는 16개의 임계치 분포를 설정해야만 한다. 기입 시퀀스는, 프로그램 동작과, 베리파이 동작이 행해져서, 프로그램 전압을 조금씩 올리고, 프로그램 동작과, 베리파이 동작이 반복된다. 이와 같이, 프로그램 전압을 조금씩 올리고, 프로그램 동작과, 베리파이 동작을 반복하기 때문에, 기입 시간이 증대한다. 이 때문에, 기입 퍼포먼스를 올리기 위해서, 동시에 기입하는 셀 의 수가 증가되고 있다.

또한, 프로그램 동작의 개시 시, 전체 비트선을 충전할 필요가 있고, 베리파이 리드 동작의 개시 시에도, 전체 비트선을 충전하여, 전체 비트선에 흐르는 전류를 판정한다. 이 때문에, 매우 큰 전류가 필요해져서, 일시적으로 큰 피크 전류가 발생한다.

또한, NAND형 플래시 메모리는, 기억 용량을 증가하기 위해서, 복수개, 예를 들면 2∼4개의 칩을 동시에 실장하는 멀티칩 패키지(MCP)나, 복수의 칩을 실장한 메모리 카드로서 사용되는 것이 많다. 이와 같이, 복수의 칩을 실장한 경우, 각칩의 피크 전류가 겹치면, 더 큰 피크 전류가 발생하여, 전원 차단 등의 신뢰성을 저하하는 문제가 발생할 가능성이 있다.

따라서, 복수개의 칩에 대하여 병렬적인 기입을 행한 경우에 발생하는 전류의 피크값을 저감하는 기술이 개발되어 있다(예를 들면 일본 특개평 11-242632호 공보 참조). 그러나, 회로 구성의 증대를 억제하여 확실하고 충분하게 피크 전류를 억제하는 것이 요망되고 있다.

본 발명의 제1 양태에 따르면, 반도체 기억 시스템은, 제1 반도체 기억 장치와, 제2 반도체 기억 장치와, 상기 제1 반도체 기억 장치와 제2 반도체 기억 장치에 접속되고, 제1 레벨로 유지된 공통의 통신선과, 상기 통신선에 접속된 제어 회 로를 포함하고, 상기 제어 회로는 상기 제1, 제2 반도체 기억 장치의 한쪽이 기준 전류보다 큰 전류를 사용하고 있는 동안, 상기 통신선의 레벨을 상기 제1 레벨로부터 제2 레벨로 변경하고, 상기 통신선의 레벨이 상기 제2 레벨인 경우, 상기 제1, 제2 반도체 기억 장치의 다른 쪽을, 상기 기준 전류보다 큰 전류를 사용하는 동작 상태로 천이하지 않는 대기 상태로 제어한다.

본 발명의 제2 양태에 따르면, 반도체 기억 시스템은, 제1 반도체 기억 장치와, 제2 반도체 기억 장치와, 상기 제l, 제2 반도체 기억 장치에 접속된 제어 회로와, 상기 제어 회로에 설치되고, 전압을 발생하는 전압 발생 회로를 포함하고, 상기 제어 회로는, 상기 제1, 제2 반도체 기억 장치의 한쪽에 상기 전압 발생 회로에 의해 발생된 전압을 공급한다.

본 발명의 제3 양태에 따르면, 반도체 기억 시스템은, 제1 반도체 기억 장치와, 제2 반도체 기억 장치와, 상기 제1, 제2 반도체 기억 장치에 접속된 제어 회로를 포함하고, 상기 제어 회로는, 상기 제1, 제2 반도체 기억 장치의 프로그램 동작, 및 베리파이 동작을 제어한다.

이하, 본 발명의 실시 형태에 대해서, 도면을 참조하여 설명한다.

우선, 도 2 내지 도 13을 이용하여, 1개의 NAND형 플래시 메모리의 구성 및 동작에 대하여 설명한다.

도 2는, 예를 들면 2비트, 4치의 데이터를 기억하는 NAND형 플래시 메모리의 개략 구성을 도시하고 있다.

메모리 셀 어레이(1)는, 복수의 비트선과 복수의 워드선과 공통 소스선을 포함하고, 예를 들면 EEPROM셀로 이루어지는 전기적으로 데이터를 재기입 가능한 메모리 셀이 매트릭스 형상으로 배치되어 있다. 이 메모리 셀 어레이(1)에는, 비트선을 제어하기 위한 비트선 제어 회로(2)와 워드선 제어 회로(6)가 접속되어 있다.

비트선 제어 회로(2)는, 비트선을 통하여 메모리 셀 어레이(1) 내의 메모리 셀의 데이터를 읽어내거나, 비트선을 통하여 메모리 셀 어레이(1) 내의 메모리 셀의 상태를 검출하거나, 비트선을 통하여 메모리 셀 어레이(1) 내의 메모리 셀에 기입 제어 전압을 인가하여 메모리 셀에 기입을 행한다. 비트선 제어 회로(2)에는, 컬럼 디코더(3), 데이터 입출력 버퍼(4)가 접속되어 있다. 비트선 제어 회로(2) 내의 데이터 기억 회로는 컬럼 디코더(3)에 의해 선택된다. 데이터 기억 회로에 읽어내어진 메모리 셀의 데이터는, 상기 데이터 입출력 버퍼(4)를 통하여 데이터 입출력 단자(5)로부터 외부에 출력된다. 외부로부터 공급된 NAND형 플래시 메모리의 동작을 제어하는 각종 커맨드 CMD, 어드레스 ADD, 및 데이터 DT는, 데이터 입출력 단자(5)에 입력된다. 데이터 입출력 단자(5)에 입력된 기입 데이터는, 데이터 입출력 버퍼(4)를 통하여, 컬럼 디코더(3)에 의해 선택된 데이터 기억 회로에 공급되고, 커맨드 및 어드레스는 제어 신호 및 제어 전압 발생 회로(7)에 공급된다.

워드선 제어 회로(6)는, 메모리 셀 어레이(1)에 접속되어 있다. 이 워드선 제어 회로(6)는, 메모리 셀 어레이(1) 내의 워드선을 선택하고, 선택된 워드선에 읽어내기, 기입 혹은 소거에 필요한 전압을 인가한다.

메모리 셀 어레이(1), 비트선 제어 회로(2), 컬럼 디코더(3), 데이터 입출력 버퍼(4), 및 워드선 제어 회로(6)는, 제어 신호 및 제어 전압 발생 회로(7)에 접속되고, 이 제어 신호 및 제어 전압 발생 회로(7)에 의해 제어된다. 제어 신호 및 제어 전압 발생 회로(7)는, 제어 신호 입력 단자(8)에 접속되고, 외부로부터 제어 신호 입력 단자(8)를 통하여 입력되는 제어 신호 ALE(어드레스 래치 인에이블), CLE(커맨드 래치 인에이블), WE(라이트 인에이블), RW(리드 인에이블)에 의해 제어된다.

상기 비트선 제어 회로(2), 컬럼 디코더(3), 워드선 제어 회로(6), 제어 신호 및 제어 전압 발생 회로(7)는 기입 회로, 및 읽어내기 회로를 구성하고 있다.

도 3은 도 2에 도시하는 메모리 셀 어레이(1) 및 비트선 제어 회로(2)의 구성의 일례를 도시하고 있다. 메모리 셀 어레이(1)에는 복수의 NAND셀이 배치되어 있다. 1개의 NAND셀은, 직렬 접속된 예를 들면 32개의 EEPROM으로 이루어지는 메모리 셀 MC와, 선택 게이트 S1, S2에 의해 구성되어 있다. 선택 게이트 S2는 비트선 BL0e에 접속되고, 선택 게이트 S1은 소스선 SRC에 접속되어 있다. 각 로우에 배치된 메모리 셀 MC의 제어 게이트는 워드선 WL0∼WL29, WL30, WL31에 공통 접속되어 있다. 또한, 선택 게이트 S2는 셀렉트선 SGD에 공통 접속되고, 선택 게이트 S1은 셀렉트선 SGS에 공통 접속되어 있다.

비트선 제어 회로(2)는 복수의 데이터 기억 회로(10)를 갖고 있다. 각 데이터 기억 회로(10)에는, 한쌍의 비트선 (BL0e, BL0o), (BL1e, BL1o), …, (BLie, BLio), (BL8ke, BL8ko)가 접속되어 있다.

메모리 셀 어레이(1)는, 파선으로 나타낸 바와 같이, 복수의 블록을 포함하 고 있다. 각 블록은, 복수의 NAND셀에 의해 구성되고, 예를 들면 이 블록 단위로 데이터가 소거된다. 또한, 소거 동작은, 데이터 기억 회로(10)에 접속되어 있는 2개의 비트선에 대하여 동시에 행해진다.

또한, 비트선의 1개 걸러 배치되고, 1개의 워드선에 접속된 복수의 메모리 셀(파선으로 둘러싸여진 범위의 메모리 셀)은, 1섹터를 구성한다. 이 섹터마다 데이터가 기입되고, 읽어내어진다. 즉, 로우 방향으로 배치된 복수의 메모리 셀 중 절반수의 메모리 셀이 대응하는 비트선에 접속된다. 이 때문에, 로우 방향으로 배치된 복수의 메모리 셀의 절반씩에 대하여 기입 또는 읽어내기 동작이 실행된다.

리드 동작, 프로그램 베리파이 동작 및 프로그램 동작 시에서, 데이터 기억 회로(10)에 접속되어 있는 2개의 비트선(BLie, BLio) 중 외부로부터 공급되는 어드레스 신호(YA0, YA1, …, YAi, …, YA8k)에 따라서 1개의 비트선이 선택된다. 또한, 외부 어드레스에 따라서, 1개의 워드선이 선택되고, 파선으로 나타내는, 2페이지가 선택된다. 이 2 페이지의 절환은 어드레스에 의해 행해진다.

도 4는, 도 2에 도시하는 메모리 셀 어레이(1) 및 비트선 제어 회로(2)의 구성의 다른 예를 나타내고 있다. 도 3에 도시하는 구성의 경우, 데이터 기억 회로(10)에 2개의 비트선(BLie, BLio)이 접속되어 있었다. 이에 대하여, 도 4에 도시하는 구성의 경우, 각 비트선에 데이터 기억 회로(10)가 접속되고, 로우 방향으로 배치된 복수의 메모리 셀은, 모두 대응하는 비트선에 접속된다. 이 때문에, 로우 방향으로 배치된 모든 메모리 셀에 대하여 기입 또는 읽어내기 동작을 행할 수 있다.

또한, 이하의 설명은, 도 3에 도시하는 구성, 및 도 4에 도시하는 구성의 모두를 적용하는 것은 가능하지만, 도 3을 사용하는 경우에 대하여 설명한다.

도 5a, 도 5b는 메모리 셀 및 선택 트랜지스터의 단면도를 도시하고 있다. 도 5a는 메모리 셀을 도시하고 있다. 기판(51)(후술하는 P형 웰 영역(55)에는 메모리 셀의 소스, 드레인으로서의 n형 확산층(42)이 형성되어 있다. P형 웰 영역(55) 상에는 게이트 절연막(43)을 개재하여 부유 게이트(FG)(44)가 형성되고, 이 부유 게이트(44) 상에는 절연막(45)을 개재하여 제어 게이트(CG)(46)가 형성되어 있다. 도 5b는 선택 게이트를 나타내고 있다. P형 웰 영역(55)에는 소스, 드레인으로서의 n형 확산층(47)이 형성되어 있다. P형 웰 영역(55) 상에는 게이트 절연막(48)을 개재하여 제어 게이트(49)가 형성되어 있다.

도 6은, NAND형 플래시 메모리의 단면도를 도시하고 있다. 예를 들면 P형 반도체 기판(51) 내에는, N형 웰 영역(52, 53, 54), P형 웰 영역(56)이 형성되어 있다. N형 웰 영역(52) 내에는 P형 웰 영역(55)이 형성되고, 이 P형 웰 영역(55) 내에 메모리 셀 어레이(1)를 구성하는 메모리 셀 Tr이 형성되어 있다. 또한, 상기N형 웰 영역(53), P형 웰 영역(56) 내에, 데이터 기억 회로(10)를 구성하는 저전압 P채널 트랜지스터 LVPTr, 저전압 N채널 트랜지스터 LVNTr이 형성되어 있다. 상기 기판(51) 내에는, 비트선과 데이터 기억 회로(10)를 접속하는 고전압 N 채널 트랜지스터 HVNTr이 형성되어 있다. 또한, 상기 N형 웰 영역(54) 내에는 예를 들면 워드선 구동 회로 등을 구성하는 고전압 P채널 트랜지스터 HVPTr이 형성되어 있다. 도 5에 도시한 바와 같이, 고전압 트랜지스터 HVNTr, HVPTr은, 저전압 트랜지스터 LVNTr, LVPTr에 비해 예를 들면 두꺼운 게이트 절연막을 갖고 있다.

도 7은, 도 6에 도시하는 각 영역에 공급되는 전압의 예를 도시하고 있다. 소거, 프로그램, 리드에서, 각 영역에 도 7에 도시한 바와 같은 전압이 공급된다.여기에서, Vera는, 데이터의 소거 시에 기판에 인가되는 전압, Vss는 접지 전압, Vdd는 전원 전압, Vpgmh는 데이터의 기입 시에 워드선에 공급되는 전압 Vpgm+Vth, Vreadh는, 데이터의 읽어내기 시에 워드선에 공급되는 전압 Vread+Vth이다.

도 8은 도 3에 도시하는 데이터 기억 회로(10)의 일례를 도시하는 회로도이다.

이 데이터 기억 회로(10)는, 프라이머리 데이터 캐쉬(PDC), 세컨더리 데이터 캐쉬(SDC), 다이내믹 데이터 캐쉬(DDC), 템포러리 데이터 캐쉬(TDC)를 갖고 있다. SDC, PDC, DDC는, 기입 시에 입력 데이터를 유지하고, 읽어내기 시에 읽어내기 데이터를 유지하고, 베리파이 시에 일시적으로 데이터를 유지하여, 다치 데이터를 기억 할 때에 내부 데이터의 조작에 사용된다. TDC는, 데이터의 읽어내기 시에 비트선의 데이터를 증폭하여, 일시적으로 유지함과 함께, 다치 데이터를 기억할 때에 내부 데이터의 조작에 사용된다.

SDC는, 래치 회로를 구성하는 클럭드 인버터 회로(61a, 61b), 및 트랜지스터(61c, 61d)에 의해 구성되어 있다. 트랜지스터(61c)는 클럭드 인버터 회로(61a)의 입력단과, 클럭드 인버터 회로(61b)의 입력단의 사이에 접속되어 있다. 이 트랜지스터(61c)의 게이트에는 신호 EQ2가 공급되어 있다. 트랜지스터(61d)는 클럭드 인버터 회로(61b)의 출력단과 접지 간에 접속되어 있다. 이 트랜지스터(61d)의 게이트에는 신호 PRST가 공급되어 있다. SDC의 노드 N2a는, 컬럼 선택 트랜지스터(61e)를 통하여 입출력 데이터선 IO에 접속되고, 노드 N2b는, 컬럼 선택 트랜지스터(61f)를 통하여 입출력 데이터선 IOn에 접속된다. 이들 트랜지스터(61e, 61f)의 게이트에는 컬럼 선택 신호 CSLi가 공급되어 있다. SDC의 노드 N2a는, 트랜지스터(61g, 61h)를 통하여 PDC의 노드 N1a에 접속되어 있다. 트랜지스터(61g)의 게이트에는 신호 BLC2가 공급되고, 트랜지스터(61h)의 게이트에는 신호 BLC1이 공급되어 있다.

PDC는, 클럭드 인버터 회로(61i, 61j) 및 트랜지스터(61k)에 의해 구성되어 있다. 트랜지스터(61k)는, 클럭드 인버터 회로(61i)의 입력단과 클럭드 인버터 회로(61j)의 입력단의 상호 간에 접속되어 있다. 이 트랜지스터(61k)의 게이트에는 신호 EQ1이 공급되어 있다. PDC의 노드 N1b는 트랜지스터(61l)의 게이트에 접속되어 있다. 이 트랜지스터(61l)의 전류 통로의 일단은 트랜지스터(61m)를 통하여 접지되어 있다. 이 트랜지스터(61m)의 게이트에는 신호 CHK1이 공급되어 있다. 또한, 트랜지스터(61l)의 전류 통로의 타단은 트랜스퍼 게이트를 구성하는 트랜지스터(61n, 61o)의 전류 통로의 일단에 접속되어 있다. 이 트랜지스터(61n)의 게이트에는 신호 CHK2n이 공급되어 있다. 또한, 트랜지스터(61o)의 게이트는 상기 클럭드 인버터 회로(61a)의 출력단에 접속되어 있다. 트랜지스터(61n, 61o)의 전류 통로의 타단에는, 배선 COMi가 접속되어 있다. 이 배선 COMi는 전체 데이터 기억 회로(10)에 공통의 배선이며, 전체 데이터 기억 회로(10)의 베리파이가 완료된 경우, 배선 C0Mi의 전위는 하이 레벨로 된다. 즉, 후술하는 바와 같이, 베리파이가 완료 되면, PDC의 노드 N1b가 로우 레벨로 된다. 이 상태에서, 신호 CHK1, CHK2n을 하이 레벨로 하면, 베리파이가 완료되어 있는 경우, 배선 COMi의 전위는 하이 레벨로 된다.

또한, 상기 TDC는, 예를 들면 MOS 캐패시터(61p)에 의해 구성되어 있다. 이 캐패시터(61p)는, 상기 트랜지스터(61g, 61h)의 접속 노드 N3과 접지 간에 접속되어 있다. 또한, 접속 노드 N3에는, 트랜지스터(61q)를 통하여 DDC가 접속되어 있다. 트랜지스터(61q)의 게이트에는, 신호 REG가 공급되어 있다.

DDC는, 트랜지스터(61r, 61s)에 의해 구성되어 있다. 트랜지스터(61r)의 전류 통로의 일단에는 신호 VREG가 공급되며, 타단은 상기 트랜지스터(61q)의 전류 통로에 접속되어 있다. 이 트랜지스터(61r)의 게이트는 트랜지스터(61s)를 통하여 상기 PDC의 노드 N1a에 접속되어 있다. 이 트랜지스터(61s)의 게이트에는 신호 DTG가 공급되어 있다.

또한, 상기 접속 노드 N3에는 트랜지스터(61t, 61u)의 전류 통로의 일단이 접속되어 있다. 트랜지스터(61u)의 전류 통로의 타단에는 신호 VPRE가 공급되고, 게이트에는 BLPRE가 공급되어 있다. 상기 트랜지스터(61t)의 게이트에는 신호 BLCLAMP가 공급되어 있다. 이 트랜지스터(61t)의 전류 통로의 타단은 트랜지스터(61v)를 통하여 비트선 BLo의 일단에 접속되고, 트랜지스터(61w)를 통하여 비트선 BLe의 일단에 접속되어 있다. 비트선 BLo의 타단은 트랜지스터(61x)의 전류 통로의 일단에 접속되어 있다. 이 트랜지스터(61x)의 게이트에는 신호 BIASo가 공급되어 있다. 비트선 BLe의 타단은 트랜지스터(61y)의 전류 통로의 일단에 접속되어 있다. 이 트랜지스터(61y)의 게이트에는 신호 BIASe가 공급되어 있다. 이들 트랜지스터(61x, 61y)의 전류 통로의 타단에는, 신호 BLCRL이 공급되어 있다. 트랜지스터(61x, 61y)는, 신호 BIASo, BIASe에 따라서 트랜지스터(61v, 61w)와 상보적으로 온으로 되고, 비선택의 비트선에 신호 BLCRL의 전위를 공급한다.

상기 각 신호 및 전압은, 도 3에 도시하는 제어 신호 및 제어 전압 발생 회로(7)에 의해 생성되고, 이 제어 신호 및 제어 전압 발생 회로(7)의 제어에 기초하여, 이하의 동작이 제어된다.

또한, 도 4에 도시하는 데이터 기억 회로(10)는, 도 8에 도시하는 구성과 마찬가지이며, 비트선과의 접속만이 상위하다. 즉, 도 8에 도시한 바와 같이, 트랜지스터(61t)의 타단부에는, 예를 들면 트랜지스터(61v)만이 접속되고, 이 트랜지스터(61v)를 통하여 비트선 BLe 또는 BLo가 접속된다.

본 메모리는, 다치 메모리이며, 1셀에 2비트의 데이터를 기억할 수 있다. 2 비트의 절환은 어드레스(제1 페이지, 제2 페이지)에 의해 행한다. 1셀에 2비트를 기억하는 경우, 2페이지이지만, 1셀에 3비트를 기억하는 경우, 어드레스(제1 페이지, 제2 페이지, 제3 페이지)에 의해 절환한다. 또한, 1셀에 4비트를 기억하는 경우에는, 어드레스(제1 페이지, 제2 페이지, 제3 페이지, 제4 페이지)에 의해 절환한다.

도 9의 (a), 도 9의 (b), 도 9의 (c)는, 메모리 셀에 2비트의 데이터를 기억하는 경우에서의 데이터와 임계치 전압과의 관계를 나타내고 있다. 소거 동작을 행하면, 도 9의 (c)에 도시한 바와 같이, 메모리 셀의 데이터는 "0"으로 된다. 소 거 후, 임계치 분포의 확대를 좁히기 위해서, 예를 들면 베리파이 레벨 "z"를 이용하여 기입이 행해진다. 이 데이터 "0"은, 예를 들면 마이너스의 임계치 전압 분포에 설정되어 있다.

도 9의 (a)에 도시한 바와 같이, 제1 페이지의 기입에서, 기입 데이터가 "1"인 경우, 메모리 셀의 데이터는 "0"의 그대로이며, 기입 데이터가 "0"인 경우, 메모리 셀의 데이터는 "1"로 된다.

도 9의 (b)에 도시한 바와 같이, 제2 페이지의 기입 후, 메모리 셀의 데이터는 기입 데이터에 따라서 "0", "2", "3", "4" 중 어느 하나로 된다. 즉, 제1 페이지 기입 후의 메모리 셀의 데이터가 "0"이며, 제2 페이지의 기입 데이터가 "1"인 경우, 메모리 셀의 데이터는 "0"의 그대로이며, 기입 데이터가 "0"인 경우, 메모리 셀의 데이터는 "2"로 된다. 또한, 제1 페이지 기입 후의 메모리 셀의 데이터가 "1"이며, 기입 데이터가 "0"인 경우, 메모리 셀의 데이터는 "3"으로 되고, 기입 데이터가 "1"인 경우, 메모리 셀의 데이터는 "4"로 된다. 본 실시 형태에서, 메모리 셀의 데이터는 임계치 전압이 낮은 쪽부터 높은 쪽으로 정의되어 있다. 또한, 데이터 "1", "2", "3", "4"는 예를 들면 정전압의 임계치 전압이다.

<읽어내기(리드) 동작>

도 9에 도시한 바와 같이, 제1 페이지 기입 후, 메모리 셀의 데이터는, 데이터 "0" 또는 "1"로 존재하기 때문에, 레벨 "a"에서 읽어내기 동작을 한다. 또한, 제2 페이지 기입 후, 메모리 셀의 데이터는, "0", "2", "3", "4" 중 어느 하나에 있다. 이 때문에, 레벨 "b", "c", "d" 중 어느 하나로 읽어내기 동작을 한다.

도 10은 리드, 베리파이 리드 동작의 파형을 나타내고 있다. 읽어내기 동작은, 우선, 선택되어 있는 셀의 웰, 소스선, 비선택 비트선을, 0V로 한다.

선택 워드선에 리드 시의 전위 "a"(예를 들면 "a"=0V),또는 "b", "c", "d"를 공급한다. 이와 동시에, 선택 블록의 비선택 워드선에 Vread, 선택 블록의 셀렉트선 SGD에 Vsg(=Vdd+Vth) 설정하고, 셀렉트선 SGS를 Vss로 설정한다. 도 8에 도시하는 데이터 기억 회로의 VPRE에 Vdd(예를 들면 2.5V), BLPRE에 Vsg, BLCLAMP에 예를 들면 (0.6V+Vth)의 전압을 일단 공급하고, 비트선을 예를 들면 0.6V로 프리차지한다.

이 때에, 선택 비트선은 0.6V, 비선택 비트선은 Vss이다. 이 때문에, 임의의 1개의 선택 비트선과 비선택 비트선 및 웰, 소스 등의 용량을 예를 들면 4㎊로 하면, 1개의 비트선의 용량 Q는, Q=C×V, Q=4㎊×0.6V로 된다. 여기에서, 예를 들면 8kB 동시에 기입하는 경우, Q=8×1024×8×4㎊×0.6V로 된다. 이 때문에, 도 10에 도시한 바와 같이, 큰 피크 전류가 발생한다.

다음으로, 셀의 소스측의 셀렉트선 SGS를 Vsg(=Vdd+Vth)로 한다. 임계값 전압이 "a" 또는 "b", "c", "d"보다 높을 때, 셀이 오프하기 때문에, 비트선은 하이 레벨(예를 들면 0.6V) 그대로이며, 임계값 전압이 "a" 또는 "b", "c", "d"보다 낮으면 셀이 온하기 때문에 비트선은 방전되어, 소스와 동일 전위 즉 Vss로 된다.

다음으로, 도 8에 도시하는 데이터 기억 회로의 신호 BLPRE를 일단 Vsg(=Vdd+Vth)로 설정하고, TDC의 노드를 Vdd로 프리차지한다. 이 후, 신호BLCLAMP에 예를 들면 (0.45V+Vth)의 전압을 공급한다. TDC의 노드는 비트선이 0.45V보다 낮은 경우, 로우 레벨로 되고, 비트선이 0.45V보다 높은 경우, 하이 레벨 그대로로 된다. 여기서, 신호 BLC1을 Vsg(=Vdd+Vth)로 설정하고, TDC의 전위를 PDC에 읽어들인다. 따라서, 셀의 임계값 전압이, "a" 또는 "b", "c", "d"의 레벨보다 낮은 경우, PDC는 로우 레벨, 높은 경우 PDC는 하이 레벨이 되어, 읽어내기가 행해진다.

도 4에 도시한 바와 같이, 로우 방향으로 배열된 전체 셀을 일괄하여 읽어내는 경우, 선택 블록의 셀렉트선 SGS는, 선택 블록의 셀렉트선 SGD와 동시에 하이 레벨로 된다. 이 때문에, 비트선을 충전함과 동시에, 셀이 온 상태인 경우, 비트선을 방전시키고, 셀이 오프 상태인 경우, 비트선이 충전 상태로 유지된다. 비트선의 레벨은 TDC를 통해서 PDC에 읽어들여진다. 따라서, 온 상태의 셀의 수가 많은 경우, 신호 VPRE가 공급되는 노드로부터, 소스선에 대전류가 흘러, 소스선의 전위가 부유한 상태로 되는 문제가 있다. 이것을 억제하기 위해서, 복수회의 읽어내기 동작을 행하여, 우선 셀이 온하는 경우, 즉, 소스선이 부유해도 전류가 흐르는 셀은, 읽어내기 결과를 로우 레벨로 하고, 차회부터 비트선은 충전하지 않고, 1회째의 읽어내기에서, 하이 레벨이 읽어내어진 셀에 대하여, 재차 읽어내기를 행한다. 따라서，1회째의 읽어내기에서는, 큰 피크 전류가 발생한다.

<프로그램 및 프로그램 베리파이>

<프로그램>

도 11은, 프로그램 동작의 파형을 도시하고, 도 12는, 제1 페이지의 프로그램 동작을 도시하고, 도 13은 제2 페이지의 프로그램 동작을 도시하고 있다. 도 12, 도 13을 참조하여 개략적으로 설명한다.

프로그램 동작은, 우선 어드레스를 지정하고, 도 3에서 도시하는 2페이지가 선택된다. 본 메모리는, 이 2페이지 중, 제1 페이지, 제2 페이지의 순으로밖에, 프로그램할 수 없다. 따라서, 처음에 어드레스에 의해 제1 페이지를 선택한다.

다음으로, 기입 데이터를 외부로부터 입력받아, 모든 데이터 기억 회로(10) 내의 SDC에 기억한다(스텝 S11). 기입 커맨드가 입력되면, 모든 데이터 기억 회로(10) 내의 SDC의 데이터가 PDC에 전송된다(스텝 S12). 외부로부터 데이터 "1"(기입을 행하지 않음)이 입력되면，PDC의 노드 N1a는 하이 레벨로 되고, 데이터 "0"(기입을 행함)이 입력되면 로우 레벨로 된다. 이후, PDC의 데이터는 데이터 기억 회로(10)의 N1a의 전위, SDC의 데이터는 데이터 기억 회로(10)의 N2a의 전위로 한다.

<프로그램 동작>

도 8에 도시하는 데이터 기억 회로(10)의 신호 BLC1을 Vdd+Vth로 설정하면，PDC에 데이터 "1"(기입을 행하지 않음)이 기억되어 있을 때, 비트선이 Vdd로 되고, 데이터 "0"(기입을 행함)이 기억되어 있을 때, 비트선이 Vss로 된다. 또한, 선택된 워드선에 접속되고, 비선택 페이지의 셀(비트선이 비선택임)은, 기입되어서는 안되기 때문에, 이들 셀에 접속되어 있는 비트선도 Vdd로 설정한다.

이 때, 선택 비트선이 기입인 경우(Vss), 비선택 비트선은 비기입(Vdd)이기 때문에，1개의 선택 비트선과 비선택 비트선 및 웰, 소스 등의 용량을 예를 들면 4㎊로 하면，1개의 비트선의 전하 Q는, Q=C(4㎊)×V(2.5V)로 된다. 여기서, 예를 들면 8kB의 메모리 셀을 동시에 기입하는 경우, Q(8kB)=8×1024×8×C(4㎊)×V(2.5V)로 되어, 큰 피크 전류가 발생한다.

또한, 도 4에 도시한 바와 같이, 로우 방향으로 배열된 전체 메모리 셀을 일괄하여 기입하는 경우, 전체 비트선이 선택 상태이다. 특히, 기입 데이터가, 예를 들면 데이터 "1"과 데이터 "0"이 교대로 되는 경우, 전체 비트선 간의 용량이 최대로 되어, 큰 피크 전류가 발생한다.

여기서 선택되어 있는 블록의 셀렉트선 SGD를 Vdd, 선택 워드선에 기입 전압 VPGM(20V), 비선택 워드선에 VPASS(10V)를 인가하면 비트선이 Vss로 되어 있는 경우, 셀의 채널이 Vss, 워드선이 VPGM으로 되어, 기입이 행해진다. 한편, 비트선이 Vdd로 되어 있는 경우, 셀의 채널이 Vss가 아니라 Vdd이며, 커플링에 의해 VPGM/2 정도로 되기 때문에, 메모리 셀은 프로그램되지 않는다.

제1 페이지의 기입(도 12, S11∼S15)에서, 메모리 셀의 데이터는 데이터 "0"과 데이터 "1"로 된다. 제2 페이지의 기입(도 13, S21∼S28) 후, 메모리 셀의 데이터는 데이터 "0", "2", "3", "4"로 된다.

<프로그램 베리파이 리드>

메모리 셀은, 임계값 전압이 낮은 레벨부터 기입되기 때문에, 제1 페이지의 프로그램 베리파이는, 레벨 "a'"에서 베리파이하고, 제2 페이지의 프로그램 베리파이는, 레벨 "b'", "c'" 또는 "d'"에서 베리파이한다(S25∼S27). 프로그램 베리파이 동작은, 전술한 리드 동작과 거의 동일하다.

우선, 선택되어 있는 셀의 웰, 소스선, 비선택 비트선을 Vss로 설정한다. 선택 워드선에 리드 시의 전위 "a"보다 조금 높은 전위 "a'", "b'", "c'", 또는 "d'"(예를 들면 "a"=0V로 하면 "a'"=0.5V), 이후 "'"은, 베리파이 전위를 나타내고, 리드 전위보다 약간 높은 값으로 한다.

다음으로, 도 8에 도시하는 데이터 기억 회로(10)의 신호 VPRE를 Vdd(예를 들면 2.5V), 신호 BLPRE를 Vsg(=Vdd+Vth), 신호 BLCLAMP를 예를 들면 (0.6V+Vth)로 각각 설정하고, 비트선을 예를 들면 0.6V로 프리차지한다. 다음으로, 셀의 소스측의 셀렉트선 SGS를 Vsg(=Vdd+Vth)로 설정한다. 웰 및 소스선은 Vss로 되어 있다. 이 때문에, 임계값 전압이 "a'", "b'", "c'" 또는 "d'"보다 높을 때, 셀은 오프하기 때문에, 비트선은 하이 레벨(예를 들면 2.2V) 그대로이며, 임계값 전압이 "a'", "b'", "c'" 또는 "d'"보다 낮을 때, 셀은 온하기 때문에, 비트선은 방전되어 Vss로 된다. 이 비트선의 방전 기간 중에, 신호 VPRE를 Vss, 신호 BLPRE를 Vdd로 하고, TDC를 Vss, 신호 REG를 하이 레벨, 신호 VREG를 하이 레벨로 하여 DDC의 데이터를 TDC로 이동시킨다. 이 후, 일단 신호 DTG를 Vsg(=Vdd+Vth)로 하여 PDC의 데이터를 DDC에 카피한다. 다음으로, 신호 BLC1을 하이 레벨로 하여, TDC의 데이터를 PDC로 이동한다. 이 동작에 의해, PDC에 기억되어 있던 기입 또는 비기입을 나타내는 데이터는 DDC로 이동하고, DDC의 데이터는, PDC로 이동한다.

다음으로, 신호 BLPRE를 일단 Vsg(=Vdd+Vth)로 하여, TDC의 노드 N3을 Vdd로 프리차지한다. 이 후, 신호 BLCLAMP를 예를 들면 (0.45V+Vth)로 설정한다. TDC의 노드 N3은, 비트선이 0.45V보다 낮은 경우, 로우 레벨로 되고, 비트선이 0.45V보다 높은 경우, 하이 레벨 그대로로 된다. 여기서, 신호 BLC1을 Vsg(=Vdd+Vth)로 설정 하고, TDC의 전위를 PDC에 읽어들인다. 다음으로, 신호 VREG를 Vdd, 신호REG를 Vsg(=Vdd+Vth)로 설정하고, DDC가 하이 레벨(비기입)인 경우, TDC를 강제적으로 하이 레벨로 한다. 그러나，DDC가 로우 레벨(기입)인 경우, TDC의 값은 변하지 않는다. 여기서, 신호 DTG를 Vsg(=Vdd+Vth)로 설정하고, PDC의 데이터를 DDC로 이동한 후, 신호 BLC1을 Vsg(=Vdd+Vth)로 설정하고, TDC의 전위를 PDC에 읽어들인다. 따라서, 원래 PDC가 로우 레벨(기입)인 경우에서, 셀의 임계값 전압이, 레벨 "a'", "b'", "c'" 또는 "d'"보다 낮은 경우, PDC는 다시 로우 레벨(기입)로 된다. 또한, 셀의 임계값 전압이, 레벨 "a'", "b'", "c'" 또는 "d'"보다 높은 경우, PDC는 하이 레벨이 되고, 차회의 프로그램부터 비기입으로 된다. 또한, 원래 PDC가 하이 레벨(비기입)인 경우, PDC는 하이 레벨로 되고, 차회의 프로그램부터 비기입으로 된다.

또한, 제2 페이지의 기입에서, 레벨 "b'"의 프로그램 베리파이는, 상기의 동작을 행하면, 레벨 "c" 및 "d"에의 기입 셀이, 레벨 "b'"의 프로그램 베리파이에서, 비기입으로 되게 된다. 이 때문에, 예를 들면, 레벨 "c'" 및 "d'"의 기입의 경우, 도 8에 도시하는 데이터 기억 회로(10)의 노드 N2a를 로우 레벨로 설정하고, 레벨 "b'"의 기입의 경우, 노드 N2a를 하이 레벨로 설정한다. 이 상태에서, 신호REG를 Vsg로 설정하고, 비기입의 경우, TDC를 강제적으로 하이 레벨로 하는 동작 전에, 신호 BLC2를 Vtr(=0.1V+Vth)로 설정하고, 레벨 "c'" 및 "d'"의 기입의 경우, TDC를 강제적으로 로우 레벨로 설정해 놓고, 레벨 "b'"의 프로그램 베리파이에서 기입이 완료되지 않도록 한다.

또한, 제2 페이지의 기입에서, 레벨 "c'"의 프로그램 베리파이는, 상기 동작을 행하면, 레벨 "d"에의 기입 셀이, 레벨 "c'"의 프로그램 베리파이에서, 비기입으로 되게 된다. 이 때문에, 예를 들면, 레벨 "c"의 기입의 경우, 미리 도 8에 도시하는 데이터 기억 회로(10)의 DDC의 데이터를 로우 레벨로 설정해 둔다. 비트선의 방전 중에, PDC의 데이터와 DDC의 데이터를 교환하고 있기 때문에，TDC를 강제적으로 하이 레벨로 하는 동작 전에, 신호 BLC1을 Vtr(=0.1V+Vth)로 설정하고, 레벨 "d'"의 기입의 경우, TDC를 강제적으로 로우 레벨로 설정하고, 레벨 "d'"에서의 프로그램 베리파이에서 기입이 완료되지 않도록 한다.

PDC가 로우 레벨인 경우, 다시 기입 동작을 행하여 모든 데이터 기억 회로(10)의 PDC의 데이터가 하이 레벨로 될 때까지 이 프로그램 동작과 베리파이 동작을 반복한다.

또한, 도 4에 도시한 바와 같이, 로우 방향으로 배열된 전체 메모리 셀을 일괄하여 프로그램 베리파이하는 경우, 로우 방향으로 배열된 전체 메모리 셀을 일괄하여 읽어내는 경우와 마찬가지로，전 메모리 셀로부터 데이터를 읽어내어, 베리파이한다.

<소거 동작>

소거 동작은, 도 3, 도 4에 파선으로 나타내는 블록 단위로 행한다. 소거 후, 셀의 임계값 전압은, 도 9의 (C)에 도시한 바와 같이, 메모리 셀의 데이터 "0"과 마찬가지로 된다.

<제1 실시 형태>

도 1은, 제1 실시 형태에 따른 NAND형 플래시 메모리를 사용한 MCP 또는 메모리 카드를 개략적으로 도시하고 있다. 도 1은, 설명을 간단하게 하기 위해서, NAND형 플래시 메모리를 2칩 실장한 예를 나타내고 있지만, 2칩 이상이어도 된다.

도 1에서，MCP는, 제1, 제2 칩(71, 72), 및 컨트롤러(73)를 갖고 있다. 제1, 제2 칩(71, 72)은, 전술한 구성의 NAND형 플래시 메모리를 포함하고 있다. 컨트롤러(73)는, 제1, 제2 칩(71, 72)에 칩 인에이블 신호 CE(A), CE(B)를 공급함과 함께, 레디/비지를 나타내는 신호 R/B, 상기 신호 ALE, CLE, WE, RE, 어드레스 신호, 데이터 등을 공급한다. 또한, 제1, 제2 칩(71, 72)으로부터 읽어내어진 데이터를 받아, 외부에 출력한다.

또한, 제1, 제2 칩(71, 72) 및 컨트롤러(73)는, 모니터 회로 MNT를 각각 갖고 있다. 이 모니터 회로 MNT는, 제1, 제2 칩(71, 72) 및 컨트롤러(73)가, 기준 전류보다 큰 전류(피크 전류)를 사용하고 있는지의 여부를 모니터한다.

제1, 제2 칩(71, 72) 및 컨트롤러(73)의 모니터 회로 MNT는, 동일 구성이며, 예를 들면 N채널 MOS 트랜지스터(74-1, 74-2, 74-3), 및 인버터 회로(75-1, 75-2, 75-3)에 의해 구성되어 있다. 트랜지스터(74-1, 74-2, 74-3)의 드레인은, 통신선 ML을 통해서 컨트롤러(73)에 설치된 저항(76)에 접속되고, 이 저항을 통해서 전원 Vdd에 접속된다. 트랜지스터(74-1, 74-2, 74-3)의 각 소스는 접지되어 있다. 각 트랜지스터(74-1, 74-2, 74-3)의 게이트에는, 제1, 제2 칩(71, 72) 및 컨트롤러(73)에서 각각 발생된 피크 신호 PEAK가 각각 공급되어 있다. 또한, 각 인버터 회로(75-1, 75-2, 75-3)의 입력단은, 트랜지스터(74-1, 74-2, 74-3)의 드레인에 각 각 접속되고, 출력단은, 제1, 제2 칩(71, 72) 및 컨트롤러(73)의 후술하는 내부 회로에 접속되어 있다.

또한, 저항(76) 대신에, 다이오드 접속된 N채널 디플리션형 MOS 트랜지스터(77)를 사용하는 것도 가능하다.

또한, 트랜지스터(74-1, 74-2)의 드레인을 컨트롤러(73)에 접속하지 않고, 제1, 제2 칩 중 어느 하나, 또는 양방에 저항(76)을 배치하고, 제1, 제2 칩마다 트랜지스터(74-1, 74-2)에 전원을 공급하거나, 제1 또는 제2 칩으로부터 제2 또는 제1 칩에 전원을 공급하거나 하는 것도 가능하다.

또한, 도 24에 도시한 바와 같이, 예를 들면 제1 칩(71)에서 발생된 피크 신호 PEAK를 예를 들면 인버터 회로(71-1)에 의해 반전하여 제2 칩(72)의 모니터 신호 MOUT를 발생하는 인버터 회로(72-1)의 입력단에 직접 공급하고, 제2 칩(72)에서 발생된 피크 신호 PEAK를 예를 들면 인버터 회로(72-2)에 의해 반전하여 제1 칩(71)의 모니터 신호 MOUT를 발생하는 인버터 회로(71-2)의 입력단에 직접 공급하도록 구성하여도 된다. 이 경우, 제1 칩(71)으로부터 제2 칩(72)에 제1 피크 인식 신호가 공급되고, 제2 칩(72)으로부터 제1 칩(71)에 제2 피크 인식 신호가 공급된다. 이 때문에, 제1 칩(71)과 제2 칩(72)을 접속하기 위해서 2개의 통신선이 필요로 된다.

피크 신호 PEAK는, 후술하는 바와 같이, 제1, 제2 칩(71, 72) 또는 컨트롤러(73)에서, 피크 전류의 발생 타이밍에서 생성되는 신호이다. 즉, 제1, 제2 칩(71, 72)의 경우, 기입(프로그램), 베리파이 리드, 읽어내기(리드), 소거 등의 큰 전류가 발생하는 타이밍에서, 피크 신호 PEAK가 발생한다.

또한, 컨트롤러(73)는, 예를 들면 에러 정정 회로(78)를 갖고 있고, 에러 정정 회로(78)가 동작하는 경우, 큰 전류가 발생한다. 이 때문에, 읽어내기 데이터의 출력 시 등, 에러 정정 회로(78)가 동작하는 타이밍에서, 피크 신호 PEAK가 발생된다.

피크 전류가 발생하지 않은 경우, 피크 신호 PEAK는 비활성(로우 레벨)이며, 각 트랜지스터(74-1, 74-2, 74-3)의 드레인의 전위(피크 인식 신호)는, 하이 레벨로 되고, 각 인버터 회로(75-1, 75-2, 75-3)의 출력단으로부터 출력되는 모니터 신호 MOUT는 로우 레벨로 되어 있다. 이 상태에서, 예를 들면 제1 칩(71)이 프로그램 상태로 되어, 피크 신호 PEAK가 발생되면, 트랜지스터(74-1)가 온으로 되고, 통신선 ML이 로우 레벨로 된다. 이 때문에, 제1, 제2 칩(71, 72) 및 컨트롤러(73)의 인버터 회로(75-1, 75-2, 75-3)의 출력단으로부터 출력되는 모니터 신호 MOUT가 하이 레벨로 된다. 이 모니터 신호 MOUT가 하이 레벨로 된 경우, 제2 칩(72), 및 컨트롤러(73)는, 대기 상태로 되어, 제2 칩(72), 및 컨트롤러(73)에 의해 대전류가 발생되는 것이 방지된다.

도 14는, 예를 들면 제1, 제2 칩(71, 72)의 시퀀스 컨트롤러의 일례를 도시하고 있다. 이 시퀀스 컨트롤러는, 예를 들면 도 2에 도시하는 제어 신호 및 제어 전압 발생 회로(7)에 설치되어 있다.

도 14는, 복수의 플립플롭 회로(81-1∼81-n), AND 회로(82-1∼82-9), 및 OR 회로(82-10, 82-11) 등에 의해 구성되어 있다. 각 플립플롭 회로(81-1∼81-n)는, 예를 들면 도 11, 도 12에 도시하는 기입 동작의 각 스텝의 상태를 순차적으로 유지한다. 즉, 플립플롭 회로(81-1)는, 예를 들면 프로그램 커맨드 PGMCOM에 따라서, SDC로부터 PDC에 데이터를 전송할 때 세트되고, 플립플롭 회로(81-2)는, SDC로부터 PDC에 데이터를 전송한 후, 프로그램 개시 시에 세트된다. 플립플롭 회로(81-3)는, 프로그램의 대기 상태에서 세트되고, 플립플롭 회로(81-n)는, 프로그램 종료 후, 베리파이 개시 시에 세트된다.

AND 회로(82-1)의 입력단에는, 플립플롭 회로(81-1)로부터 출력되는 신호 STP, SDC로부터 PDC에의 데이터 전송이 종료된 것을 나타내는 신호 STPEND가 공급된다. 플립플롭 회로(81-1)는, 프로그램 커맨드 PGMCOM에 의해 세트되어, 신호 STP를 출력하고, AND 회로(82-1)의 출력 신호에 의해 리세트된다.

AND 회로(82-2∼82-9)의 입력단에는, 제1, 제2 칩(71, 72)에 설치된 상기 모니터 회로 MNT를 구성하는 인버터 회로(75-1, 75-2) 중 대응하는 인버터 회로로부터 출력된 모니터 신호 MOUT가 공급된다.

또한, AND 회로(82-2, 82-6)의 입력단에는, 신호 STP, 신호 STPEND가 공급된다. AND 회로(82-3, 82-7)는, 플립플롭 회로(81-3)의 세트 출력 신호 WPGM을 받는다. AND 회로(81-4, 82-8)에는, 플립플롭 회로(81-n)로부터 공급되는 베리파이 상태를 나타내는 VFY와 도시하지 않는 플립플롭 회로로부터 공급되는 베리파이 종료를 나타내는 신호 VFYEND가 공급된다.

OR 회로(82-10)는, AND 회로(82-2, 82-3, 82-4)의 출력 신호를 받고, 플립플롭 회로(81-2)를 세트한다. 이 결과, 플립플롭 회로(81-2)는, 프로그램 상태를 나 타내는 신호 PGM을 출력한다. AND 회로(82-5)는, 플립플롭 회로(81-2)로부터 출력되는 신호 PGM과, 프로그램이 종료된 것을 나타내는 신호 PGMEND를 받고, 신호PGMEND의 입력 타이밍에서, 플립플롭 회로(81-2)를 리세트한다.

OR 회로(82-11)는, AND 회로(82-6, 82-7, 82-8)의 출력 신호를 받고, 플립플롭 회로(81-3)를 세트한다. 이 결과, 플립플롭 회로(81-3)는, 프로그램의 대기 상태를 나타내는 신호 WPGM을 출력한다.

또한, AND 회로(82-9)는, 플립플롭 회로(81-2)로부터 출력되는 신호 PGM과 프로그램이 종료된 것을 나타내는 신호 PGMEND를 받는다. 플립플롭 회로(81-n)는, AND 회로(82-9)의 출력 신호에 의해 세트되어, 베리파이 동작 상태를 나타내는 신호 VFY를 출력한다.

도 15는, 타이밍 신호 발생 회로를 도시하고, 도 16은, 타이밍 신호 발생 회로의 출력 신호를 도시하고 있다.

도 15에서，클럭 발생기(83)는, 클럭 신호 CLK를 발생한다. 클럭 발생기(83)로부터 출력된 카운터 클럭 신호 CLK는 카운터(84)에 공급된다. 이 카운터(84)는, 클럭 신호 CLK로부터, 카운트 타이밍 신호 TM0, TM1, …을 출력한다. 상승 인식 회로(85)에는, 각 플립플롭 회로(81-1∼81-n)의 세트 출력 신호 STP, PGM, WPGM, VFY, …가 공급된다. 상승 인식 회로(85)는, 각 신호의 상승을 인식하고, 리세트 신호를 출력한다. 예를 들면 상승 인식 회로(85)는, PGM(프로그램), VFY(베리파이)의 시퀀스에 들어간 직후에, 리세트 신호를 출력하여, 카운터(84)를 리세트한다.

도 17은, 도 11에 도시하는 프로그램 동작에 적용되는 타이밍 신호 발생 회로를 도시하고 있다. 이 타이밍 신호 발생 회로는, 예를 들면 복수의 AND 회로(86-0, 86-1, …)와, 복수의 플립플롭 회로(87-0, 87-1, …)에 의해 구성되어 있다. AND 회로(86-0)의 입력단에는, 도 14에 도시하는 플립플롭 회로(81-2)로부터 카운터 프로그램 상태를 나타내는 신호 PGM과, 도 15에 도시하는 카운터(84)로부터 공급되는 타이밍 신호 TM0, TM1, TM2가 반전되어 공급된다. 이 AND 회로(86-0)의 출력 신호는, 플립플롭 회로(87-0)의 세트 입력단에 공급된다. 플립플롭 회로(87-0)는, 프로그램 상태에서 타이밍 신호 TM0, TM1, TM2의 입력 조건이 만족된 경우 세트되어, 타이밍 신호 PCLK0을 출력한다. 또한, AND 회로(86-1)의 입력단에는, 프로그램 상태를 나타내는 신호 PGM과, 카운터(84)로부터 공급되는 타이밍 신호 TM0, TM1이 공급됨과 함께, 타이밍 신호 TM2가 반전되어 공급된다. 이 AND 회로(86-1)의 출력 신호는, 플립플롭 회로(87-1)의 세트 입력단에 공급된다. 플립플롭 회로(87-1)는, 프로그램 상태에서 타이밍 신호 TM0, TM1, TM2의 입력 조건이 만족된 경우 세트되어, 타이밍 신호 PCLK1을 출력함과 함께, 타이밍 신호 PCLK0을 리세트한다.

도 17에 도시하는 타이밍 신호 PLCK0, PLCK1을 발생하는 회로만을 나타내고 있지만, 타이밍 신호 PLCK2∼PLCK4(PGMEND)를 발생하는 회로도 마찬가지의 구성으로 되어 있다. 또한, 도 10에 도시하는 리드 및 베리파이 리드 동작에 적용되는 타이밍 신호 PLCK0∼PLCK4(READEND, VFYEND)를 발생하는 회로도 마찬가지의 구성으로 하고 있다.

도 18a는, 도 1에 도시하는 제1, 제2 칩(71, 72)에 설치되고, 프로그램, 리드, 또는 베리파이 리드에서 피크 신호 PEAK를 발생하는 회로를 도시하고 있다. 이 회로는, 예를 들면 OR 회로(88-1, 88-2), 플립플롭 회로(88-3)에 의해 구성되어 있다. OR 회로(88-1)의 입력단에는, 타이밍 신호 PCLK0과 타이밍 신호 RCLK0이 공급되고, OR 회로(88-2)의 입력단에는, 타이밍 신호 PCLK1과 타이밍 신호 RCLK1이 공급된다. 타이밍 신호 RCLK0, RCLK1은, 리드, 베리파이 리드에서, 전술한 프로그램과 마찬가지로 하여 발생되는 타이밍 신호이다. 이들 OR 회로(88-1)의 출력단은 플립플롭 회로(88-3)의 세트 입력단에 접속되고, OR 회로(88-2)의 출력단은 플립플롭 회로(88-3)의 리세트 입력단에 접속된다. 이 플립플롭 회로(88-3)의 출력단으로부터 피크 신호 PEAK가 출력된다. 즉, 도 10, 도 11에 도시한 바와 같이, 리드, 베리파이 리드 또는 프로그램에서, 타이밍 신호 RCLK0과 RCLK1 사이 또는 타이밍 신호PCLK0과 PCLK1 사이에서 피크 전류가 발생한다. 피크 신호 PEAK의 발생 회로는, 리드, 베리파이 리드 또는 프로그램에서, 타이밍 신호 RCLK0과 RCLK1 사이 또는 타이밍 신호 PCLK0과 PCLK1 사이에서, 피크 신호 PEAK를 발생한다.

또한, 도 18b는, 전술한 컨트롤러(73)에 설치되는 피크 신호의 발생 회로를 도시하고 있다. 이 회로는, 플립플롭 회로(88-4)에 의해 구성되어 있다. 플립플롭 회로(88-4)의 세트 입력단에는 타이밍 신호 ECCCLK0이 공급되고, 리세트 입력단에는 타이밍 신호 ECCCLK1이 공급된다. 타이밍 신호 ECCCLK0, ECCCLK1은, 컨트롤러(73)의 에러 정정 회로(78)의 동작 기간을 나타내고 있다. 에러 정정 회로(78)가 동작한 경우, 피크 전류가 발생한다. 플립플롭 회로(88-4)는, 타이밍 신호 ECCCLK0과 ECCCLK1 사이에서 피크 신호 PEAK를 발생한다.

도 18a에 도시한 회로에서 발생된 피크 신호 PEAK는, 도 1에 도시한 제1, 제2 칩 모니터 회로 MNT를 구성하는 트랜지스터(74-1, 74-2)의 게이트에 공급된다. 도 18b에 도시한 회로에서 발생된 피크 신호 PEAK는, 도 1에 도시한 컨트롤러(73)를 구성하는 트랜지스터(74-3)의 게이트에 공급된다.

제1, 제2 칩(71, 72), 컨트롤러(73) 중 어느 하나의 모니터 회로 MNT에서 피크 신호 PEAK가 활성화(하이 레벨)로 되면, 전술한 바와 같이 제1, 제2 칩(71, 72), 컨트롤러(73)의 트랜지스터(74-1, 74-2, 74-3) 중 어느 하나가 온으로 되고, 인버터 회로(75-1, 75-2, 75-3)로부터 출력되는 모니터 신호 MOUT가 활성화(하이 레벨)로 된다. 이 모니터 신호 MOUT는, 도 14에 도시한 각 AND 회로(82-1∼82-4)에 공급된다. 이 결과, AND 회로(82-1∼82-4)의 입력 조건이 성립되지 않으므로, 피크 신호 PEAK가 활성된 칩 또는 컨트롤러 이외의 칩 또는 컨트롤러는, 피크 전류가 발생하는 프로그램 또는 리드의 시퀀스로 이동하는 경우, 대기 상태로 된다. 이 후, 프로그램, 리드, 베리파이 리드, 또는 에러 정정이 종료되고, 도 18에 도시한 AND 회로(88-1, 88-2, 88-4) 중 어느 하나의 입력 조건이 불성립으로 되면, 피크 신호 PEAK가 비활성(로우 레벨)으로 된다. 이 결과, 모니터 신호 MOUT가 로우 레벨로 되고, 대기 상태가 해제된다. 따라서, 다른 칩, 또는 컨트롤러가, 대기 상태인 경우, 다음의 전류 피크가 발생하는 프로그램 또는 리드의 시퀀스로 이동할 수 있다.

예를 들면 3개의 칩이 접속되어 있는 경우에서, 우선 제1 칩이 전류 피크 모 드로 되고, 제2, 제3 칩이 대기 상태로 되어 있는 것으로 한다. 이 상태에서, 제1 칩의 전류 피크 모드 기간이 종료된 경우, 제2 칩과 제3 칩이 동시에 전류 피크 모드에 들어가게 되는 경우가 있다. 따라서，3칩 이상을 포함하는 MCP 또는 메모리 카드의 경우, 예를 들면 제1 칩, 제2 칩, 제3 칩의 순서대로 우선도를 설정한다. 우선도는, 예를 들면 전류 피크 모드에 들어가는 것이 가능하게 되었을 때로부터, 실제로 전류 피크 모드로 될 때까지의 시간을, 예를 들면 제1 칩은 예를 들면 0ns, 제2 칩은 예를 들면 100ns, 제3 칩은 예를 들면 200ns로 되도록 미리 결정해 둔다. 이와 같이 설정한 경우, 제1 칩이 전류 피크 모드로부터 해제된 경우, 제2 칩은 100ns 후에 전류 피크 모드에 들어가고, 제3 칩은 대기 상태로 된다. 또한, 제2 칩이 전류 피크 모드로부터 해제된 경우, 제1 칩이 전류 피크 모드에 들어가지 않은 경우, 제3 칩은 200ns 후에 전류 피크 모드에 들어갈 수 있다. 이 때문에, 3개의 칩을 포함하는 경우에서도, 피크 전류의 겹침을 방지할 수 있다.

도 25는, 3개의 칩을 갖는 MCP 또는 메모리 카드의 또 다른 변형예를 도시하는 것이다. 도 25에 도시한 바와 같이, 이 변형예는 피크 인식 신호 외에, 제1 칩(71)으로부터 제2 칩(72)과 제3 칩(100)에 제1 대기 신호를 출력하고, 제2 칩(72)으로부터 제3 칩(100)에 제2 대기 신호를 출력한다. 제2 칩(72)은, 제1 칩(71)으로부터 공급되는 제1 대기 신호가 인에이블인 경우, 전류 피크 모드에 들어가지 않도록 하고, 제3 칩(100)은, 제1 대기 신호 또는 제2 대기 신호가 인에이블인 경우, 전류 피크 모드에 들어가지 않도록 한다. 이와 같은 구성으로 함으로써, 3개의 칩에 우선 순위를 매기는 것이 가능하다.

도 19는, 예를 들면 제1 칩(71)이 기입 동작을 개시한 후, 제2 칩(72)이 조금 늦게 기입 동작을 행하는 경우를 도시하고 있다. 제1, 제2 칩(71, 72)은, 도 11 내지 도 13의 기입 시퀀스에 따라서 동작한다. 동작 개시 시, 제1 칩(71), 제2 칩(72) 모두 피크 전류가 발생하지 않기 때문에, 피크 인식 신호(트랜지스터(74-1, 74-2, 74-3)의 드레인 전압)는, 하이 레벨로 되어 있다. 이 후, 제1 칩(71)이 프로그램 상태로 들어가면, 피크 전류가 발생한다. 그렇게 하면, 전술한 동작에 의해 피크 인식 신호가 로우 레벨로 된다. 이 상태에서, 제2 칩(72)이 프로그램 상태로 이동하려고 하지만, 피크 인식 신호가 로우 레벨이며, 모니터 신호 MOUT가 하이 레벨이기 때문에, 제2 칩(72)은 대기 상태로 된다. 이 후, 제1 칩(71)의 전류가 피크 상태를 벗어나면, 상기 동작에 의해 피크 인식 신호는 하이 레벨로 된다. 그렇게 하면, 모니터 신호 MOUT가 로우 레벨로 되고, 제2 칩(72)은 대기 상태로부터 프로그램 상태로 이동 가능하게 된다.

상기 제1 실시 형태에 따르면, 제1, 제2 칩(71, 72), 및 컨트롤러(73)에 각각 피크 전류를 감시하는 모니터 회로 MNT를 설치하고, 각 모니터 회로 MNT를 접속하고 있다. 이 때문에, 제1, 제2 칩(71, 72), 및 컨트롤러(73) 중 어느 하나에서 피크 전류가 발생하고 있는 경우, 다른 회로는, 대기 상태로 설정된다. 이 때문에, 피크 전류가 겹치는 것을 방지할 수 있어, 대규모의 전류 소비를 억제할 수 있다.

또한, 제1, 제2 칩(71, 72), 컨트롤러(73)는, 각각 모니터 회로 MNT를 갖고, 피크 전류가 발생하는 기간에 피크 신호 PEAK를 발생하여 모니터 회로 MNT를 동작 시키고, 통신선 ML에 의해 접속된 다른 모니터 회로 MNT를 마찬가지의 상태로 설정하고 있다. 따라서, 간단한 구성에 의해, 복수의 칩이나 컨트롤러를 대기 상태로 설정하거나, 대기 상태로부터 해제할 수 있기 때문에, 칩 면적의 증대를 방지할 수 있다.

또한, 제1 실시 형태는, 피크 전류가 발생할 때, 피크 인식 신호를 로우 레벨로 하고, 다른 칩이 피크 전류를 발생하는 시퀀스로 이동하지 않도록 하였다. 그러나, 복수의 칩간의 통신에 시간이 걸리는 경우, 피크 전류가 발생하기 조금 전부터, 피크 인식 신호를 로우 레벨로 하고, 피크 전류가 발생하는 것을 나타내어도 된다.

또한, 프로그램과 리드 및 베리파이 리드는, 비트선을 충전하는 전압이 상이하고, 프로그램 시의 피크 전류의 쪽이 크다. 이 때문에, 리드 및 베리파이 리드의 피크 전류가 문제로 되지 않는 경우, 프로그램 시에만, 피크 전류를 감시하는 것도 가능하다.

또한, 제1 실시 형태에서, NAND형 플래시 메모리는 2칩으로 하고 있지만, 1 칩, 혹은 3칩 이상이어도 된다.

또한, 예를 들면 3칩을 사용하는 경우, 피크 인식 신호를 복수 준비하고, 제1 칩이 프로그램 상태에서 피크 전류가 발생하고 있을 때, 다른 2칩은, 프로그램의 상태에는 들어가지 않도록 한다. 한편, 제1 칩이, 리드 상태에서, 피크 전류가 발생하고 있을 때, 다른 2칩은 프로그램 상태로 이행하지 않지만, 1칩만은 리드 상태로 들어가게 하는 것도 가능하다.

마찬가지로, 복수의 NAND형 플래시 메모리와 컨트롤러 사이에서, 피크 전류의 대소에 따라서, 복수의 피크 인식 신호를 이용하여, MCP 또는 카드의 피크 전류가 커지지 않도록 제어하는 것도 가능하다.

또한, 도 1은 복수의 메모리와 컨트롤러를 도시하고 있지만, 컨트롤러의 전류가 피크로 되지 않는 경우, 복수의 메모리 사이에서만 통신하고, 피크를 겹치지 않도록 하는 것도 가능하다.

<제2 실시 형태>

상기한 바와 같이, 각 칩은 내부에 프로그램 및 리드 시퀀스를 제어하기 위하여, 클럭 발생 회로를 갖고 있다. 클럭 발생 회로에 의해 발생되는 클럭 신호의 주기는, 예를 들면 다이소트 테스트 시에서, 예를 들면 저항값을 트리밍함으로써 설정된다. 그러나, 각 칩의 클럭 발생 회로가 발생하는 클럭 신호의 주기는, 약간 변동되어 있다. 이 때문에, 도 19에 도시한 바와 같이, 제1 칩과 제2 칩이 프로그램 동작과, 베리파이 리드 동작을 반복하는 경우, 처음에는 피크 전류의 겹침을 방지할 수 있어도, 점차로 피크 전류가 겹치게 된다. 이에 의해, 대기 상태가 빈번하게 발생하여, 기입 퍼포먼스가 열화하게 된다는 것이 생각된다. 따라서, 제2 실시 형태는, 1개의 클럭 신호에 의해 복수의 칩이나 컨트롤러를 제어한다.

도 20은, 제2 실시 형태를 도시하는 것이며, 제1 실시 형태와 동일 부분에는 동일 부호를 붙이고 있다. 제2 실시 형태는, NAND형 플래시 메모리로 이루어지는 제1, 제2 칩(71, 72), 또는 컨트롤러(73) 중 하나로부터, 클럭 신호 CLK를 출력한다. 예를 들면 컨트롤러(73)로부터 클럭 신호를 출력하는 경우, 제1, 제2 칩(71, 72)은, 컨트롤러(73)로부터 공급되는 클럭 신호에 기초하여 프로그램, 리드 및 베리파이 리드 등의 동작을 실행한다.

제2 실시 형태에 따르면, 1개의 클럭 신호에 기초하여 제1, 제2 칩(71, 72), 및 컨트롤러(73)가 동작하기 때문에, 복수의 클럭 신호를 이용하는 경우와 같이, 클럭 신호끼리의 어긋남에 의해, 피크 전류의 발생 타이밍이 겹치는 것을 방지할 수 있다. 따라서, 대기 동작이 빈번하게 발생하지 않게 되므로, 동작 속도의 저하를 방지할 수 있다.

또한, 제2 실시 형태에 따르면, 클럭 발생 회로의 수를 삭감할 수 있기 때문에, 칩 면적을 삭감할 수 있다.

<제3 실시 형태>

상기 제2 실시 형태는, 제1, 제2 칩(71, 72), 또는 컨트롤러(73) 중 하나로부터, 클럭 신호를 출력하고, 이 클럭 신호에 기초하여, 제1, 제2 칩(71, 72), 및 컨트롤러(73)가 동작하였다.

이에 대해, 제3 실시 형태는, 예를 들면 도 21에 도시한 바와 같이, 컨트롤러(73)가, 제1, 제2 칩(71, 72)의 프로그램 동작, 베리파이 리드 동작을 제어한다. 즉, 컨트롤러(73)는 제1, 제2 칩(71, 72)의 피크 전류의 발생 타이밍이 겹치지 않도록 제어한다. 이 경우, 제1, 제2 칩(71, 72), 및 컨트롤러(73)는, 서로의 동작 상태를 감시할 필요가 없다. 이 때문에, 제1, 제2 칩(71, 72)은 모니터 회로 MNT를 가질 필요가 없다. 따라서, 제3 실시 형태에 따르면, 제1, 제2 실시 형태에 비해 회로 구성을 간단화할 수 있는 이점을 갖고 있다.

또한, 제3 실시 형태는, 컨트롤러(73)가, 제1, 제2 칩(71, 72)을 제어하였지만, 이에 한하지 않고, 제1, 제2 칩(71, 72)의 한쪽이, 제1, 제2 칩(71, 72)의 다른 쪽, 및 컨트롤러(73)의 동작을 제어하여도 된다. 이 경우, 제1, 제2 칩(71, 72)의 한쪽은, 액세스 어드레스가 자기의 것인지 다른 것인지를 인식하면 된다.

<제4 실시 형태>

상기 제1 내지 제3 실시 형태는, NAND형 플래시 메모리로 이루어지는 복수 칩의 내부에 각각 프로그램 동작 및 베리파이 리드 동작을 위한 고전압 발생 회로를 갖고 있다. 이에 대해, 제4 실시 형태는, 모든 NAND형 플래시 메모리의 칩에는, 고전압 발생 회로는 존재하지 않고, 컨트롤러(73), 또는 복수의 NAND형 플래시 메모리의 칩 중，1칩 혹은 수 칩만 고전압 발생 회로를 갖는 구성으로 되어 있다.

도 22는, 제4 실시 형태를 도시하는 것이며, 예를 들면 컨트롤러(73)가, 고전압 발생 회로(90)를 갖고 있는 경우를 도시하고 있다 . 컨트롤러(73)는, 제1, 제2 칩(71, 72)에 공급되는 커맨드에 기초하여, 제1, 제2 칩(71, 72)의 동작을 제어하는 제어 신호를 공급한다. 또한, 컨트롤러(73)의 고전압 발생 회로(90)는, 제어 신호에 의해 동작 상태로 되는 제1, 제2 칩(71, 72)의 한쪽에 프로그램 동작 및 베리파이 리드 동작에 필요한 전압을 공급한다.

즉, 컨트롤러(73)는, 커맨드에 기초하여, 제1, 제2 칩(71, 72)의 한쪽이, 프로그램 동작, 리드 동작 또는 베리파이 리드 동작의 전류 피크 모드로 될 때, 제어 신호에 의해, 제1, 제2 칩(71, 72)의 다른 쪽을 리드 동작 또는 베리파이 리드 동작의 전류 피크 모드에 들어가는 경우, 대기 상태로 한다. 이 상태에서, 고전압 발생 회로(90)로부터 동작 상태의 칩에 필요한 전압이 공급된다. 이 후, 프로그램 동작, 리드 동작 또는 베리파이 리드 동작에 필요한 고전압을 다 공급하였을 때, 즉 피크 전류가 종료된 경우, 컨트롤러(73)는 대기 상태였던 칩을 동작 상태로 하여, 이 칩에 필요한 전압을 공급한다. 또한, 예를 들면, 읽어내기 동작은, 기입 동작보다 전류 피크가 작기 때문에, 읽어내기 동작의 경우에는, 수개의 칩에 고전압 발생 회로(90)로부터 고전압을 공급하여도 된다.

상기 제4 실시 형태에 따르면, 컨트롤러(73)에 설치된 1개의 고전압 발생 회로(90)에 의해 제1, 제2 칩(71, 72)에 고전압을 공급하고 있다. 이 때문에, 피크 전류의 겹침을 방지할 수 있어, 대규모의 전류 소비를 방지할 수 있다. 일반적으로, 프로그램 시에 사용하는 프로그램 전압 Vpgm 및 비선택 셀을 도통 상태로 하는 전압 Vpass, 및 리드 또는 베리파이 리드 시에 사용하는 읽어내기 전압 Vread 등의 고전압은, 워드선을 상승시켰을 때에, 부하가 증가된다. 이 때문에, 제1, 제2 칩(71, 72)이 동시에 동일한 동작 상태로 된 경우, 고전압 발생 회로(90)는 2배의 부하를 충전 가능한 능력을 필요로 한다.

그러나, 제4 실시 형태와 같이 제어하면，NAND형 플래시 메모리를 갖는 제1, 제2 칩(71, 72)이 동시에 동일한 동작 상태로 되지 않는다. 이 때문에, 고전압 발생 회로(90)는, 1칩분의 부하를 충전할 수 있는 능력만으로 충분하고, 게다가 1개의 고전압 발생 회로(90)만으로 구성할 수 있기 때문에, 회로 구성을 축소할 수 있는 효과를 갖고 있다.

도 23은, 제4 실시 형태의 변형예를 도시하고 있다. 제4 실시 형태는, 컨트 롤러(73)로부터 제1, 제2 칩(71, 72)에 제어 신호를 공급함과 함께, 고전압 발생 회로(90)로부터 제1, 제2 칩(71, 72)의 한쪽에 필요한 고전압을 공급하고 있다. 이 고전압의 공급은, 컨트롤러(73)의 제어에 기초하여 공급되어 있다.

이에 대해, 본 변형예의 경우, 제1, 제2 칩(71, 72)이 컨트롤러(73)에 고전압의 공급을 요구하는 요구 신호를 발생한다. 컨트롤러(73)는 요구 신호가 공급된 경우, 예를 들면 가장 먼저 요구 신호를 발생한 제1, 제2 칩(71, 72)의 한쪽에 고전압 발생 회로(90)로부터 고전압을 공급한다. 이 때문에, 고전압이 공급된 칩이 동작 상태로 되고, 고전압이 공급되지 않은 칩은 대기 상태로 된다. 이 후, 고전압의 공급이 종료된 경우, 대기 상태로 되어 있던 칩에 고전압이 공급된다. 이와 같은 구성에 의해서도, 피크 전압의 겹침을 방지할 수 있어, 대규모의 전류 소비를 방지할 수 있다.

제4 실시 형태는, 컨트롤러, 또는 복수의 칩 중，수 칩 내에 고전압 발생 회로를 탑재하고, 복수 칩 중, 특정의 칩에만 고전압을 공급하는 경우에 대해 설명하였다. 그러나，이에 한하지 않고, 도 26, 도 27에 도시한 바와 같이, 제1, 제2 칩(71, 72)의 각각에 승압 능력이 작은 고전압 발생 회로를 탑재하여도 된다. 도 26은, 예를 들면 제1 칩(71)이 고전압을 사용하는 경우를 도시하고 있다. 이 경우, 제1 칩(71)과 제2 칩(72)의 고전압 발생 회로가 동시에 동작되고, 이들 고전압 발생 회로의 출력 전압이 제1 칩(71)의 워드선 구동 회로 등에 공급된다. 또한, 도 27은, 예를 들면 제2 칩(72)이 고전압을 사용하는 경우를 도시하고 있다. 이 경우, 제1 칩(71)과 제2 칩(72)의 고전압 발생 회로가 동시에 동작되고, 이들 고전 압 발생 회로의 출력 전압이 제2 칩(72)에 공급된다. 도 26, 도 27은, 2칩의 예를 도시하고 있지만, 3칩 이상의 경우라도 된다. 또한, 복수 칩의 각각의 고전압 발생 회로 중, 일부를 동작시키는 것도 가능하다.

당 분야의 업자라면 부가적인 장점 및 변경들을 용이하게 이룰 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경들이 이루어질 수 있다.

도 1은 제1 실시 형태를 나타내는 것으로, 모니터 회로를 도시하는 구성도.

도 2는 제1 실시 형태에 따른 반도체 기억 장치의 개략 구성도.

도 3은 메모리 셀 어레이의 구성의 일례를 도시하는 회로도.

도 4는 메모리 셀 어레이의 구성의 다른 예를 도시하는 회로도.

도 5a, 도 5b는 메모리 셀 및 선택 트랜지스터를 도시하는 단면도.

도 6은 NAND형 플래시 메모리를 도시하는 단면도.

도 7은 도 4에 도시하는 각 영역에 공급되는 전압의 예를 도시하는 도면.

도 8은 도 3, 도 4에 도시하는 데이터 기억 회로의 일례를 도시하는 회로도.

도 9의 (a), 도 9의 (b), 도 9의 (c)는, 기입 및 소거 동작에 수반하는 메모리 셀의 임계치 전압 분포를 도시하는 도면.

도 10은 리드, 베리파이 리드 시의 동작을 도시하는 파형도.

도 11은 프로그램 시의 동작을 도시하는 파형도.

도 12는 제1 페이지의 기입 동작을 나타내는 플로우차트.

도 13은 제2 페이지의 기입 동작을 나타내는 플로우차트.

도 14는 시퀀스 컨트롤러의 일례를 도시하는 회로도.

도 15는 타이밍 신호 발생 회로의 일례를 도시하는 회로도.

도 16은 타이밍 신호 발생 회로의 출력 신호를 도시하는 파형도.

도 17은 타이밍 신호 발생 회로의 일례를 도시하는 회로도.

도 18a, 도 18b는 피크 신호 발생 회로의 일례를 도시하는 회로도.

도 19는 프로그램 시퀀스를 도시하는 도면.

도 20은 제2 실시 형태를 도시하는 구성도.

도 21은 제3 실시 형태를 도시하는 구성도.

도 22는 제4 실시 형태를 도시하는 구성도.

도 23은 제4 실시 형태의 변형예를 도시하는 구성도.

도 24는 제1 실시 형태의 변형예를 도시하는 구성도.

도 25는 제1 실시 형태의 다른 변형예를 도시하는 구성도.

도 26은 제4 실시 형태의 변형예를 도시하는 구성도.

도 27은 제4 실시 형태의 변형예를 도시하는 구성도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 메모리 셀 어레이(MCA)

2 : 비트선 제어 회로

3 : 컬럼 디코더

4 : 데이터 입출력 버퍼

5 : 데이터 입출력 단자

6 : 워드선 제어 회로

7 : 제어 신호 및 제어 전압 발생 회로

8 : 제어 신호 입력 단자

10 : 데이터 기억 회로

Claims

삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
제1 반도체 기억 장치와,

제2 반도체 기억 장치와,

상기 제1, 제2 반도체 기억 장치의 외부에 설치되고, 상기 제1, 제2 반도체 기억 장치에 접속된 제어 회로와,

상기 제어 회로에 설치되고, 전압을 발생하는 전압 발생 회로를 포함하고,

상기 제어 회로는, 상기 제1, 제2 반도체 기억 장치의 한쪽에 상기 전압 발생 회로에 의해 발생된 전압을 공급하는 반도체 기억 시스템.
제10항에 있어서,

상기 제어 회로는, 상기 제1, 제2 반도체 기억 장치로부터의 요구 신호에 기초하여, 상기 전압 발생 회로로부터 상기 제1, 제2 반도체 기억 장치의 한쪽에 상 기 전압을 공급하는 반도체 기억 시스템.
삭제
제10항에 있어서,

상기 전압 발생 회로는, 상기 제1, 제2 반도체 기억 장치의 프로그램 동작, 베리파이 동작을 제어하는 고전압을 발생하는 반도체 기억 시스템.
제13항에 있어서,

상기 제1, 제2 반도체 기억 장치는, NAND형 플래시 메모리인 반도체 기억 시스템.
삭제
삭제
삭제
삭제
삭제