KR20080038942A - 메모리 소자 및 리페어 방법 - Google Patents

메모리 소자 및 리페어 방법 Download PDF

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Abstract

본 발명은 메모리 소자에 관한 것으로, 데이터 저장을 위한 다수의 셀을 포함하고, 일정 영역이 결함이 발생한 셀을 포함하는 컬럼 어드레스를 저장하기 위한 스페셜 블록으로 정의된 메인 메모리 셀; 상기 메인 메모리 셀의 스페셜 블록이 시작되는 어드레스 정보를 저장하는 시작 주소 블록; 및 상기 메모리 소자의 구동시, 상기 스페셜 블록에 저장된 컬럼 어드레스를 임시저장하고, 리페어 제어신호를 출력하는 리페어 정보 블록을 포함한다.
스페셜 블록, 리페어, 레지스터

Description

메모리 소자 및 리페어 방법{Memory device and method of repairing therefor}
도 1은 종래의 메모리 소자의 리페어를 위한 리던던시 회로를 나타낸다.
도 2a는 본 발명의 실시 예에 따른 메모리 소자의 블록도이다.
도 2b는 도 2a의 메인 메모리 셀 어레이의 상세 블록도이다.
도 2c는 도 2a의 리페어 정보블록의 상세 블록도이다.
도 2d는 도 2c의 레지스터의 상세 블록도이다.
도 2e는 도 2c의 리페어 회로부의 상세 블록도이다.
도 3은 본 발명의 실시 예에 따른 메모리 소자의 리페어 방법의 동작 순서도이다.
도 4는 본 발명이 실시 예에 따른 메모리 소자의 리페어 후의 동작 순서도이다.
*도면의 주요 부분의 간단한 설명*
200 : 메모리 소자 210 : 메인 셀 어레이
220 : 리던던시 셀 어레이 230 : 페이지 버퍼
240 : 시작주소 퓨즈 블록 250 : 리페어 정보블록
260 : 데이터 입출력 제어블록
본 발명은 메모리 소자의 리페어에 관한 것으로, 특히 래치회로와 레지스터를 이용하여 메모리 셀의 리페어를 수행하는 메모리 소자 및 리페어 방법에 관한 것이다.
일반적으로 낸드(NAND) 플래시 메모리 장치는 수율(yield)을 향상시키기 위해 메인 메모리 셀(Main memory Cell)에 리던던시 셀(Redundancy Cell)을 부가하여 결함(Fail)이 발생한 메모리 셀이 존재하는 경우 이 결함 셀을 리던던시 셀로 대체하는 리페어(Repair) 방식을 적용하고 있다.
메모리 소자의 리던던시는 어드레스 신호가 입력되면, 이를 리던던시 검지 회로가 어드레스 신호를 검지하여 리페어 여부를 나타내는 리페어 제어신호를 출력한다. 상기 리던던시 검지 회로는 퓨즈 소자에 의해 프로그램된 리페어 어드레스 정보를 저장하고 있다.
상기 리페어 제어신호에 의해 결함셀은 리던던시 메모리 셀로 리페어 된다.
도 1은 종래의 메모리 소자의 리페어를 위한 리던던시 회로를 나타낸다.
도 1을 참조하면, 리던던시 회로는 가드퓨즈블록(110)과, 어드레스 퓨즈 블록(120)을 포함한다.
가드 퓨즈 블록(110)은 가드 퓨즈(Guard Fuse; GF)와, 제 1 내지 제 3 인버터(IN1 내지 IN3)와, 제 1 및 제 2 NMOS 트랜지스터(N1, N2)를 포함한다.
그리고 어드레스 퓨즈 블록(120)은 제 1 PMOS 트랜지스터(P1)와, 제 3 내지 제 11 NMOS 트랜지스터(N3 내지 N11) 와 제 4 및 제 5 인버터(IN4, IN5) 및 제 1 내지 제 8 어드레스 퓨즈(Address Fuse; AF)(AF1 내지 AF8)를 포함한다.
상기 어드레스 퓨즈 블록(120)의 제 3 내지 제 10 NMOS 트랜지스터는 RLA<0:3> 및 RLAb<0:3>의 어드레스 신호가 입력되고 리페어 어드레스에 따르는 가드 퓨즈(GF)와, 제 1 , 제 4, 제 5 및 제 8 어드레스 퓨즈(AF1, AF4, AF5 및 AF8)가 컷팅되어 리페어 어드레스 신호를 저장한다.
상기의 리던던시 회로에 전원이 입력되면 노드(C)로부터 화살표의 방향(P)으로 전류가 흐른다. 이때 노드 C의 전류에 의해 리페어 시그널(REPb)이 로우로 출력되어 입력되는 어드레스가 리페어 어드레스라는 신호를 출력하게 된다.
상기와 같이 메모리 소자의 컬럼 리페어를 위해서 리던던시 회로를 사용하는 경우는 많은 퓨즈 소자를 필요로 한다. 이는 메모리 소자가 작아질수록 로직제어부가 증가되는데 비해 리페어 퓨즈가 차지하는 비중이 상당히 커지는 것을 의미한다. 또한 리페어를 위한 퓨즈 회로는 컬럼 어드레스 비교를 전류 센싱으로 판단하기 때문에 전류 소비가 많으며, 한번 컷팅된 퓨즈는 다시 재사용할 수 없다.
따라서 본 발명이 이루고자 하는 기술적 과제는 메모리 소자의 리페어를 퓨즈를 이용하지 않고 컬럼 어드레스의 수만큼의 래치를 이용하도록 하는 메모리 소자 및 리페어 방법을 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 메모리 소자는,
데이터 저장을 위한 다수의 셀을 포함하고, 일정 영역이 결함이 발생한 셀을 포함하는 컬럼 어드레스를 저장하기 위한 스페셜 블록으로 정의된 메인 메모리 셀; 상기 메인 메모리 셀의 스페셜 블록이 시작되는 어드레스 정보를 저장하는 시작 주소 블록; 및 상기 메모리 소자의 구동시, 상기 스페셜 블록에 저장된 컬럼 어드레스를 임시저장하고, 리페어 제어신호를 출력하는 리페어 정보 블록을 포함한다.
상기 스페셜 블록은, 결함이 발생하지 않은 셀로 구성되는 다수의 연속되는 컬럼을 포함하는 것을 특징으로 한다.
상기 시작 주소 블록은, 상기 스페셜 블록의 시작 주소를 저장하는 다수의 퓨즈를 포함한다.
상기 리페어 정보 블록은, 상기 스페셜 블록에 저장되는 컬럼 어드레스를 각각 저장하기 위한 다수의 레지스터와; 상기 다수의 레지스터에 각각 연결되어 리페어 제어신호를 출력하기 위한 다수의 리페어 회로부를 포함한다.
상기 다수의 레지스터는 각각, 컬럼 어드레스; 상기 컬럼 어드레스에 할당되는 데이터 입출력 버스 정보; 및 컬럼 어드레스 정보를 저장하고 있음을 표시하기 위한 플래그 정보를 포함한다.
상기 다수의 리페어 회로부는 각각, 연결된 레지스터의 플래그 정보에 의해 컬럼 어드레스를 출력하기 위한 제 1 버퍼; 상기 제 1 버퍼를 통해 출력되는 컬럼 어드레스를 각각 일 측에 입력받고, 상기 메모리소자의 동작을 위해 입력되는 어드레스를 각각 타측에 입력받는 다수의 XOR 게이트; 상기 다수의 XOR 게이트의 출력 을 NOR 연산하는 NOR 게이트; 및 상기 NOR 게이트의 출력에 따라 상기 연결된 레지스터의 데이터 입출력 버스 정보를 출력하는 제 2 버퍼를 포함한다.
상기 메모리 소자는, 상기 메인 셀 어레이의 결함이 발생한 메모리 셀을 대체하여 데이터를 저장할 수 있도록 하는 다수의 메모리 셀을 포함하는 리던던시 셀 어레이; 및 상기 리페어 정보 블록의 출력에 따라 결함이 발생한 메모리 셀을 리던던시 셀로 대체하여 동작할 수 있도록 하는 데이터 입출력 제어 블록을 더 포함한다.
상기 데이터 입출력 제어 블록은, 상기 리페어 정보 블록으로부터 리페어 제어신호와, 데이터 입출력 버스 정보를 입력받는 것을 특징으로 한다.
본 발명의 특징에 따른 메모리 소자의 리페어 방법은,
메모리 소자의 리페어 방법에 있어서, 상기 메모리 소자의 메인 셀 어레이의 메모리 셀을 테스트 하여 결함 발생 여부를 판단하는 단계; 및 상기 판단 결과, 결함이 발생한 셀의 어드레스 정보를 메인 셀 어레이에 미리 설정된 스페셜 블록에 순차적으로 저장하는 단계를 포함한다.
상기 스페셜 블록의 시작 어드레스를 퓨즈 커팅을 통해 저장하는 단계를 더 포함한다.
상기 스페셜 블록에 저장되는 어드레스 정보는, 상기 결함이 발생한 셀을 포함하는 컬럼 어드레스와, 해당 컬럼의 데이터 입출력을 위해 할당되는 데이터 입출력 버스 저보를 포함하는 것을 특징으로 한다.
상기 메모리 소자의 동작시, 상기 스페셜 블록에 저장된 어드레스를 순차적 으로 로딩 하여 각각 레지스터에 저장하는 단계; 및 입력되는 어드레스에 대해, 상기 레지스터에 저장된 어드레스와 비교하여 비교결과에 따른 리페어 제어신호를 출력하는 단계를 더 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a는 본 발명의 실시 예에 따른 메모리 소자의 블록도이다.
도 2a를 참조하면, 본 발명의 실시 예에 따른 메모리 소자(200)는 데이터 저장을 위한 다수의 메모리 셀을 포함하는 메인 셀 어레이(210)와, 리던던시 셀 어레이(220)와, 상기 메인 셀 어레이(210)와 리던던시 셀 어레이(220)로의 데이터 프로그램 및 독출을 위한 페이지 버퍼(230)와, 리페어를 시작하는 어드레스 정보를 저장하는 시작주소 퓨즈 블록(240)과, 상기 메모리 소자(200)의 동작시 리페어 어드레스 정보를 임시저장하고, 리페어 제어신호를 출력하는 리페어 정보 블록(250) 및 상기 리페어 정보 블록(250)의 리페어 제어신호에 따라 메인 셀을 리던던시 셀로 대체하도록 입출력 제어를 수행하는 데이터 입출력 제어블록(260)을 포함한다.
메인 셀 어레이(210)는 다수의 메모리 셀을 포함하며, 데이터를 저장한다. 리던던시 셀 어레이(220)는 상기 메인 셀 어레이(210)와 같이 다수의 메모리 셀을 포함하며, 상기 메인 셀 어레이(210)에 결함(fail)이 있는 셀을 대체한다. 상기 메 인 셀 어레이(210)는 일부에 리페어 어드레스 정보를 저장하기 위한 스페셜 블록(미도시)을 포함한다.
페이지 버퍼(230)는 상기 메인 셀 어레이(210) 또는 리던던시 셀 어레이(220)에 데이터를 프로그램 또는 독출할 때 데이터 입출력을 한다.
시작 주소 퓨즈 블록(240)은 리페어 어드레스가 저장되는 스페셜 블록의 시작 어드레스 정보를 퓨즈 커팅을 이용하여 저장하고 있다. 이때 시작 주소 퓨즈 블록(240)의 구성은 일반적으로 퓨즈를 이용하여 어드레스 정보를 저장하는 방식을 사용할 수 있다.
리페어 정보 블록(250)은 상기 메인 셀 어레이(210)의 스페셜 블록에 저장되는 리페어 어드레스 정보를 수신하여 임시 저장하고, 입력되는 컬럼 어드레스가 리페어 어드레스인지 여부를 나타내는 리페어 제어신호를 출력하는 회로를 포함한다.
데이터 입출력 제어블록(260)은 상기 리페어 정보 블록(250)이 출력하는 리페어 제어신호에 따라 입력되는 메인셀을 리던던시 셀로 대체할 수 있도록 데이터 입출력을 제어한다.
상기와 같은 본 발명의 실시 예에 따른 메모리 소자를 좀 더 상세히 설명하면 다음과 같다.
도 2b는 도 2a의 메인 셀 어레이의 상세 블록도이다.
도 2b를 참조하면, 본 발명의 실시 예에 따른 메모리 소자(200)의 메인 셀 어레이(210)는 비트라인(Bit Line)(미도시) 및 셀 소오스 라인(Cell Source Line; CSL) 사이에서 메모리 셀(미도시)이 직렬 접속된 구조로 이루어진다. 이와 같은 메 인 셀 어레이(210)의 일부 컬럼 라인(211, 212)이 결함이 발생하는 경우, 리던던시 셀 어레이(도 2a가 220)의 컬럼 라인과 대체하여 리페어 하도록 한다.
이때, 상기 결함이 발생한 셀(211, 212)의 리페어 어드레스 정보는 메인 셀 어레이(210)의 일부에 미리 설정된 스페셜 블록(213)에 저장된다.
이때, 상기 리페어 어드레스 정보가 저장되는 스페셜 블록(213)은 정상적인 컬럼들로 이루어져야 하며, 연속되는 컬럼에 프로그램한다.
즉, 일반적인 메인 셀 어레이(210)의 한 페이지가 2Kbyte라고 하고, 16개의 IO(input/output)를 가질 때, 하나의 IO는 1K의 컬럼을 갖을 수 이TEk. 이때 최대 256개의 컬럼을 리페어 한다고 하면, 연속되는 컬럼의 가장 작은 수는 10컬럼이라 할 수 있다. 즉 10개의 컬럼 당 1개의 컬럼이 리페어 되어야 한다.
그러나 상기한 경우는 극히 드문 경우이며, 본 발명의 실시 예에서는 컬럼 어드레스 정보는 128개단위로 컬럼에 프로그램하는 경우를 예를 들어 설명하고자 한다. 이러한 경우, 1페이지에 128 바이트가 프로그램되므로, 총 256 컬럼 정보를 프로그램하기 위해서는 4개의 페이지가 필요하다.
따라서 본 발명의 실시 예에 따른 메모리 소자(200)의 메인 셀 어레이(210)의 스페셜 블록(213)은 128키로 바이트의 4페이지가 포함된다.
상기의 스페셜 블록(213)에는 메모리 소자(200)의 테스트 단계에서 결함이 발견된 결함셀을 포함하는 컬럼의 어드레스정보가 차례로 저장된다.
그리고 메모리 소자(200)의 리페어가 끝난 후, 메모리 소자가 정상적으로 동작하기 위해 초기 구동시 상기 스페셜 블록(213)에 저장된 리페어 어드레스 정보를 페이지 버퍼(230)가 로딩 하여 리페어 정보 블록(250)으로 전송한다. 이때 상기 스페셜 블록(213)의 처음 읽기를 시작하는 시작 주소 정보를 퓨즈 커팅 방식을 이용하여 시작 주소 퓨즈 블록(240)에 저장한다.
즉, 상기 시작 주소 퓨즈 블록(240)에 저장된 시작 어드레스로부터 일정 크기의 스페셜블록(213)에 저장되는 정보는 리페어 어드레스 정보이다.
한편, 상기 스페셜 블록(213)에 저장된 리페어 어드레스 정보를 임시 저장하고, 리페어 제어신호를 출력하기 위한 리페어 정보 블록(250)은 다음과 같이 구성된다.
도 2c는 도 2a의 리페어 정보블록의 상세 블록도이다.
도 2c를 참조하면, 본 발명의 실시 예에 따른 메모리 소자(200)의 리페어 정보 블록(250)은 제 1 내지 제 N 레지스터들을 포함하는 레지스터부(251)와, 제 1 내지 제 N 리페어 회로부를 포함하는 리페어 회로부(252)를 포함한다.
제 1 내지 제 N 레지스터들은 각각 메인 셀 어레이(210)의 스페셜 블록(213)에 저장되어 있는 리페어 어드레스 정보를 저장하는 레지스터로, 16비트로 구성된다.
도 2d는 도 2c의 제 1 레지스터의 상세 블록도이다.
도 2d를 참조하면, 레지스터부(251)의 제 1 레지스터는 D 필드와, 리페어 어드레스 정보가 저장되어 있는지 여부를 표시하기 위한 플래그 필드(REG0_FLAG)와, 4비트의 데이터 입출력 버스 정보(REG0_IOBUS<3:0>)필드와 10비트의 리페어 컬럼 어드레스 정보(REG0_COL<9:0>)필드를 포함한다. 상기 제 2 내지 제 N 레지스터는 상기 제 1 레지스터와 동일한 구성을 포함한다(REGN_FLAG, REGN_IOBUS<3:0>, REGN_COL<9:0>).
'D'필드는 여분의 데이터 저장이 가능한 사용하지 않는 필드이다.
제 1 레지스터부에 저장되는 어드레스 정보를 이용한 리페어 제어신호는 제 1 리페어 회로부에 의해 출력된다.
상기 제 1 내지 제 N 레지스터부는 전원이 온 되어 있는 동안 임시적으로 데이터를 저장할 수 있는 래치와 같은 간단한 회로로 구성될 수 있다.
도 2e는 도 2c의 제 1 리페어 회로부의 상세 블록도이다.
도 2e를 참조하면, 제 1 리페어 회로부는 제 1 및 제 2 버퍼(Bu1, Bu2)와 제 1 내지 제 10 XOR(XOR0 내지 XOR9)와, NOR 게이트(NOR) 및 제 1 및 제 2 NMOS 트랜지스터(N1, N2)를 포함한다. 상기 제 2 및 제 N 리페어 회로부는 상기 제 1 리페어 회로부와 동일한 구조로 구성된다.
제 1 버퍼(Bu1)는 제 1 레지스터부의 컬럼 어드레스 정보(REG0_COL<9:0>)를 입력받아 각각 출력한다. 이때 제 1 버퍼(Bu1)는 플래그 필드(REG0_FLAG)값에 따라 동작이 제어된다. 즉 플래그 필드(REG0_FLAG)값이 '0'이면 컬럼 어드레스 값을 출력하지 않고, '1'이면 컬럼 어드레스 값을 출력한다.
상기 제 1 버퍼(Bu1)가 출력하는 컬럼 어드레스 값(REG0_COL<9:0>)은 각각 제 1 내지 제 10 XOR(XOR0 내지 XOR9)의 일측 입력단자로 입력된다.
한편, 제 1 NMOS 트랜지스터(N1)는 플래그 필드의 반전 값에 의해 구동하며, 플래그 필드(REG0_FLG)값이 '0' 이면 제 1 버퍼(Bu1)의 출력을 접지전압으로 연결 함으로써, 제 1 내지 제 10 XOR(XOR0 내지 XOR9)에 입력되는 값을 로우 값으로 설정한다.
상기 제 1 내지 제 10 XOR(XOR0 내지 XOR9)의 타측 입력단자로는 컬럼 어드레스 정보(AX<9:0>)가 각각 입력된다. 상기 컬럼 어드레스는 시스템에서 동작을 위해 메인 셀을 선택할 때 입력되는 컬럼 어드레스이다.
상기 제 1 내지 제 10 XOR(XOR0 내지 XOR9)는 각각 입력되는 값이 동일한 경우 '0'의 로직 상태를 출력하는 로직 게이트로서, 입력되는 컬럼 어드레스(AX<9:0>)와, 상기 제 1 레지스터부의 컬럼 어드레스 필드의 값(R0_COL<9:0>)이 동일한 경우에만 모든 XOR(XOR0 내지 XOR9)의 출력이 '0'이 된다. 상기 제 1 내지 제 10 XOR(XOR0 내지 XOR9)의 모든 출력이 '0'이면, NOR 게이트를 통해 출력되는 리페어 제어신호(REG0_REP)가 '1'이 된다.
상기 리페어 제어신호(REG0_REP)는 데이터 입출력 제어블록(260)으로 입력되고, 또한 제 2 버퍼(Bu2)로 입력된다.
제 2 버퍼(Bu2)는 데이터 입출력 버스 정보(REG0_IOBUS<3:0>)를 리페어 제어신호(REG0_REP)에 의해 출력한다. 리페어 제어신호(REG0_REP)가 '1'이면 제 1 레지스터에 저장되어 있는 데이터 입출력 버스 정보(REG0_IOBUS<3:0>)를 데이터 입출력 제어블록(260)으로 전송한다.
데이터 입출력 제어블록(260)은 기본적으로 리페어 제어신호(REG0_REP)와, 데이터 입출력 버스 정보(REG0_IOBUS<3:0>)가 모두 수신되어야만, 해당 컬럼 어드레스가 리페어 된 것으로 판단하고, 리던던시 셀 어레이(220)에서 대체하도록 입출 력 제어를 한다.
이상과 같은 본 발명의 실시 예에 따른 제 1 리페어 회로부는 각각의 레지스터에 대해 동일한 구조로 구성되어 리페어 제어신호(REGN_REP)와, 데이터 입출력 버스 정보(REGN_IOBUS<3:0>)를 데이터 입출력 제어블록(260)에 입력한다.
상기한 본 발명의 실시 에에 따른 리페어 정보 블록(250)에 의한 메모리 소자의 리페어 방법은 다음과 같다.
도 3은 본 발명의 실시 예에 따른 메모리 소자의 리페어 방법의 동작 순서도이다.
도 3을 참조하면, 본 발명의 실시 예에 따른 메모리 소자는 테스트 과정에서(S300), 메인 셀 어레이(210)의 결함셀을 검사하고(S302), 결함셀이 포함된 컬럼 어드레스를 메인 셀 어레이(210)의 스페셜 블록(213)에 저장한다(S304). 이때 저장되는 정보는 결함이 발생한 셀의 컬럼 어드레스와, 데이터 입출력 버스 정보가 포함되며, 결함이 발생된 셀의 컬럼 어드레스를 상기 스페셜 블록(213)에 순차적으로 저장하게 된다.
상기의 리페어 동작은(S302 내지 S304)모든 메인 셀 어레이(210)에 대해 결함셀을 검사할 때까지 계속된다(S306).
그리고 스페셜 블록(213)에 결함셀을 포함하는 컬럼 어드레스를 저장하는 동시에, 해당 컬럼 어드레스에 대한 리던던시 컬럼 어드레스 매치는 자동적으로 이루어진다. 이때의 결함셀이 발생한 컬럼을 대신하는 리던던시 셀 어레이(220)의 컬럼 어드레스 정보는 별도로 저장된다. 그리고 데이터 입출력 제어블록(270)이 리페어 를 감지하여 리던던시 셀 어레이(220)를 참조할 수 있도록 내부적인 알고리즘에 따른다.
그리고 앞서 언급한 바와 같이 스페셜 블록(213)의 시작 주소정보는 시작주소 퓨즈 블록(240)에 별도로 퓨즈 커팅을 통해 저장된다.
상기의 단계S300 내지 S306에 따라 리페어된 메모리 소자의 동작은 다음과 같다.
도 4는 본 발명이 실시 예에 따른 메모리 소자의 리페어 후의 동작 순서도이다.
도 4를 참조하면, 본 발명의 실시 예에 따라 리페어된 메모리 소자의 동작은 처음 파워가 입력되면(S400), 메모리 소자의 프로세서(미도시)는 시작 주소 퓨즈 블록(240)에 저장된 스페셜 블록(213)의 시작 주소를 로딩 한다(S402).
그리고 페이지 버퍼(230)가 로딩한 시작주소로부터 시작되는 메인 셀 어레이(210)의 스페셜블록(213)의 내용을 로딩하여 리페어 정보 블록(250)으로 컨트롤 버스(CLTBUS)를 통해 전송한다. 리페어 정보 블록(250)은 수신되는 어드레스 정보를 레지스터부(251)에 제 1 내지 제 N 레지스터에 차례로 각각 저장한다(S404).
또한, 컬럼 어드레스(REGN_COL<9:0>)와 데이터 입출력 버스 정보(REGN_IOBUS<3:0>)가 저장된 레지스터의 플래그 필드를 '1'로 세팅된다.
상기와 같이 모든 스페셜 블록(213)의 데이터를 제 1 내지 제 N 레지스터에 저장한 이후에, 메모리 소자가 동작을 위해 컬럼 어드레스를 입력받으면, 해당 어드레스에 대한 리페어 여부를 검사하게 된다(S406).
즉, 입력되는 컬럼 어드레스(AX<9:0>)가 제 1 내지 제 N 리페어 회로부로 입력되고, 각각의 리페어 회로부는 각각 연결되어있는 제 1 내지 제 N 레지스터에 저장된 컬럼 어드레스(REGN_COL<9:0>)와 입력된 컬럼 어드레스(AX<9:0>)를 비교하여 리페어 제어신호를 출력한다.
상기 제 1 내지 제 N 레지스터에 입력되는 컬럼 어드레스(AX<9:0>)와 동일한 컬럼 어드레스(REGN_COL<9:0>)가 저장되어 있는 레지스터가 있다면 해당 레지스터와 연결된 리페어 회로부는 리페어 제어신호를 '1'로 출력할 것이고(S408), 동시에 데이터 입출력 버스 정보(REGN_IOBUS<3:0>)를 출력한다.
상기 출력된 리페어 제어신호(REGN_REP=1)와 데이터 입출력 버스 정보(REGN_IOBUS<3:0>)는 데이터 입출력 제어블록(260)으로 입력되고, 데이터 입출력 제어블록(260)은 입력 컬럼 어드레스가 리페어된 것임을 판단하여, 리던던시 셀로 대체하여 동작을 수행하도록 한다(S410).
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 메모리 소자 및 리페어 방법은, 리페어를 수행할 컬럼 어드레스 정보를 메인 셀에 저장하고, 별도의 리페어 레지스 터와 회로를 이용하여 리페어를 수행할 수 있도록 하여 퓨즈로 구성되는 리페어 회로를 줄여 메모리 소자의 리페어 회로가 차지하는 면적을 줄인다.

Claims (12)

  1. 데이터 저장을 위한 다수의 셀을 포함하고, 일정 영역이 결함이 발생한 셀을 포함하는 컬럼 어드레스를 저장하기 위한 스페셜 블록으로 정의된 메인 메모리 셀;
    상기 메인 메모리 셀의 스페셜 블록이 시작되는 어드레스 정보를 저장하는 시작 주소 블록; 및
    상기 메모리 소자의 구동시, 상기 스페셜 블록에 저장된 컬럼 어드레스를 임시저장하고, 리페어 제어신호를 출력하는 리페어 정보 블록
    을 포함하는 메모리 소자.
  2. 제 1항에 있어서,
    상기 스페셜 블록은, 결함이 발생하지 않은 셀로 구성되는 다수의 연속되는 컬럼을 포함하는 것을 특징으로 하는 메모리 소자.
  3. 제 1항에 있어서,
    상기 시작 주소 블록은,
    상기 스페셜 블록의 시작 주소를 저장하는 다수의 퓨즈를 포함하는 것을 특징으로 하는 메모리 소자.
  4. 제 1항에 있어서,
    상기 리페어 정보 블록은,
    상기 스페셜 블록에 저장되는 컬럼 어드레스를 각각 저장하기 위한 다수의 레지스터와;
    상기 다수의 레지스터에 각각 연결되어 리페어 제어신호를 출력하기 위한 다수의 리페어 회로부
    를 포함하는 것을 특징으로 하는 메모리 소자.
  5. 제 4항에 있어서,
    상기 다수의 레지스터는 각각,
    컬럼 어드레스;
    상기 컬럼 어드레스에 할당되는 데이터 입출력 버스 정보; 및
    컬럼 어드레스 정보를 저장하고 있음을 표시하기 위한 플래그 정보
    를 포함하는 것을 특징으로 하는 메모리 소자.
  6. 제 4항에 있어서,
    상기 다수의 리페어 회로부는 각각,
    연결된 레지스터의 플래그 정보에 의해 컬럼 어드레스를 출력하기 위한 제 1 버퍼;
    상기 제 1 버퍼를 통해 출력되는 컬럼 어드레스를 각각 일측에 입력받고, 상기 메모리소자의 동작을 위해 입력되는 어드레스를 각각 타측에 입력받는 다수의 XOR 게이트;
    상기 다수의 XOR 게이트의 출력을 NOR 연산하는 NOR 게이트; 및
    상기 NOR 게이트의 출력에 따라 상기 연결된 레지스터의 데이터 입출력 버스 정보를 출력하는 제 2 버퍼
    를 포함하는 메모리 소자.
  7. 제 1항에 있어서,
    상기 메모리 소자는,
    상기 메인 셀 어레이의 결함이 발생한 메모리 셀을 대체하여 데이터를 저장할 수 있도록 하는 다수의 메모리 셀을 포함하는 리던던시 셀 어레이; 및
    상기 리페어 정보 블록의 출력에 따라 결함이 발생한 메모리 셀을 리던던시 셀로 대체하여 동작할 수 있도록 하는 데이터 입출력 제어 블록을 더 포함하는 메모리 소자.
  8. 제 6항 또는 7항에 있어서,
    상기 데이터 입출력 제어 블록은,
    상기 리페어 정보 블록으로부터
    리페어 제어신호와, 데이터 입출력 버스 정보를 입력받는 것을 특징으로 하는 메모리 소자.
  9. 메모리 소자의 리페어 방법에 있어서,
    상기 메모리 소자의 메인 셀 어레이의 메모리 셀을 테스트 하여 결함 발생 여부를 판단하는 단계; 및
    상기 판단 결과, 결함이 발생한 셀의 어드레스 정보를 메인 셀 어레이에 미리 설정된 스페셜 블록에 순차적으로 저장하는 단계;
    를 포함하는 메모리 소자의 리페어 방법.
  10. 제 9항에 있어서,
    상기 스페셜 블록의 시작 어드레스를 퓨즈 커팅을 통해 저장하는 단계를 더 포함하는 메모리 소자의 리페어 방법.
  11. 제 9항에 있어서,
    상기 스페셜 블록에 저장되는 어드레스 정보는,
    상기 결함이 발생한 셀을 포함하는 컬럼 어드레스와, 해당 컬럼의 데이터 입출력을 위해 할당되는 데이터 입출력 버스 저보를 포함하는 것을 특징으로 하는 메모리 소자의 리페어 방법.
  12. 제 9항에 있어서,
    상기 메모리 소자의 동작시
    상기 스페셜 블록에 저장된 어드레스를 순차적으로 로딩 하여 각각 레지스터 에 저장하는 단계; 및
    입력되는 어드레스에 대해, 상기 레지스터에 저장된 어드레스와 비교하여 비교결과에 따른 리페어 제어신호를 출력하는 단계
    를 더 포함하는 메모리 소자의 리페어 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI335035B (en) * 2007-06-20 2010-12-21 Etron Technology Inc Memory row scheme having memory row redundancy repair function
US7969774B2 (en) 2009-03-10 2011-06-28 Micron Technology, Inc. Electronic devices formed of two or more substrates bonded together, electronic systems comprising electronic devices and methods of making electronic devices
US8351285B2 (en) 2009-07-02 2013-01-08 Micron Technology, Inc. Systems, memories, and methods for repair in open digit memory architectures
US8238178B2 (en) 2010-02-12 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Redundancy circuits and operating methods thereof
KR101692432B1 (ko) 2010-12-23 2017-01-17 삼성전자주식회사 불 휘발성 메모리 장치
US9048410B2 (en) 2013-05-31 2015-06-02 Micron Technology, Inc. Memory devices comprising magnetic tracks individually comprising a plurality of magnetic domains having domain walls and methods of forming a memory device comprising magnetic tracks individually comprising a plurality of magnetic domains having domain walls

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6148200A (ja) * 1984-08-14 1986-03-08 Fujitsu Ltd 半導体記憶装置
JP2773271B2 (ja) * 1989-07-26 1998-07-09 日本電気株式会社 半導体記憶装置
TW446876B (en) * 1998-08-27 2001-07-21 Sanyo Electric Co Non-volatile semiconductor memory
US6141267A (en) * 1999-02-03 2000-10-31 International Business Machines Corporation Defect management engine for semiconductor memories and memory systems
US6462985B2 (en) * 1999-12-10 2002-10-08 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory for storing initially-setting data
DE19963689A1 (de) * 1999-12-29 2001-07-12 Infineon Technologies Ag Schaltungsanordnung eines integrierten Halbleiterspeichers zum Speichern von Adressen fehlerhafter Speicherzellen
JP3594891B2 (ja) * 2000-09-12 2004-12-02 沖電気工業株式会社 半導体記憶装置およびその検査方法
JP3916862B2 (ja) * 2000-10-03 2007-05-23 株式会社東芝 不揮発性半導体メモリ装置
KR20040008717A (ko) * 2002-07-19 2004-01-31 주식회사 하이닉스반도체 플래시 메모리 장치
JP4062247B2 (ja) * 2003-12-11 2008-03-19 ソニー株式会社 半導体記憶装置
US7224605B1 (en) * 2006-03-24 2007-05-29 Sandisk Corporation Non-volatile memory with redundancy data buffered in data latches for defective locations

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