KR20040008717A - 플래시 메모리 장치 - Google Patents

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Abstract

본 발명의 플래시 메모리 장치는, 불량 주소 저장 플래시 셀들을 분산시키지 않고 모든 불량 주소 저장 플래시 셀들을 셀 어레이로 구성함으로써, 장치가 차지하는 면적을 줄이는 동시에, 플래시 셀들이 분산되어 생길 수 있는 공정상의 불량을 줄임으로써 생산성을 향상시키는 플래시 메모리 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 리셋 신호를 입력받아 복수개의 제어 신호를 출력하는 타이머; 복수개의 워드 라인을 구비하고, 상기 타이머로부터 상기 복수개의 제어 신호를 입력받아 순차적으로 상기 복수개의 제어 신호에 따른 전압을 워드 라인으로 인가하는 워드 라인 디코더부; 플래시 메모리에서 불량이 발생된 불량 주소를 저장하고, 상기 워드 라인 디코더부의 복수개의 워드 라인을 통하여 전압을 인가받는 경우에 저장된 데이터를 출력하는 통합 플래시 셀 어레이부; 센스 앰프 인에이블 신호에 의하여 활성화되고, 상기 통합 플래시 셀 어레이부로부터 데이터를 순차적으로 입력받아 상기 데이터를 검출하는 센스 앰프 그룹; 상기 타이머로부터 입력받은 복수개의 제어 신호에 따라 상기 센스 앰프 그룹에서 출력한 데이터를 저장하는 복수개의 레지스터부; 및 외부에서 어드레스 데이터를 입력받고, 상기 어드레스 데이터를 상기 복수개의 레지스터부로부터 입력받은 데이터와 비교하여 서로 일치하는 경우에는 인에이블 신호를 생성하는 복수개의 비교기를 포함한다.

Description

플래시 메모리 장치{FLASH MEMORY DEVICE}
본 발명은 플래시 메모리 장치에 관한 것으로, 특히, 플래시 메모리 양산시 공정상의 있을 수 있는 비트 라인 불량이 발생한 셀 어레이를 여분의 셀 어레이로교체하는 경우에 적용되어 생산성을 향상시킬 수 있는 플래시 메모리 장치에 관한 것이다.
일반적으로, 플래시 메모리(Flash Memory)는, 일종의 비휘발성 기억 장치로서, 전기적인 처리에 의해 기억 내용을 소거할 수 있는 점에서는 전기적 소거 및 프로그램 가능 읽기 전용 기억 장치(EEPROM)와 유사하지만, EEPROM은 한 번에 1바이트씩 소거할 수 있는 데 비해 플래시 메모리는 블록 단위로 소거해야 한다. 이 특성 때문에 플래시 메모리는 흔히 휴대형 컴퓨터의 하드 디스크 대용 또는 보충용으로 사용된다. 가장 흔히 사용되는 예는 휴대형 컴퓨터의 PCMCIA 슬롯에 삽입하여 사용할 수 있는 PC 카드의 기억 장치로 사용되는 것이다.
도 1은 종래의 플래시 메모리 장치를 나타낸 블록도로서, 이러한 종래의 플래시 메모리 장치는, 최초 플래시 동작을 위한 리셋 신호(RESET)를 입력받아 복수개의 불량 주소 저장 플래시 셀 어레이부(121, 122, 123)를 읽기 위하여 해당 워드 라인(W/L1~W/Ln)에 전압을 인가하는 워드 라인 디코더부(110); 플래시 메모리에서 불량이 발생하는 주소가 저장되는 복수개의 불량 주소 저장 플래시 셀 어레이부(121, 122, 123); 각각의 불량 주소 저장 플래시 셀 어레이부(121, 122, 123)의 데이터 비트 라인을 활성화하여 저장된 데이터가 복수개의 센스 앰프 그룹부(131, 132, 133)로 출력되게 하는 인에이블 신호(En_1~En_n)를 출력하는 비트 라인 디코더부(130); 각각의 불량 주소 저장 플래시 셀 어레이부(121, 122, 123)로부터 데이터를 입력받으면 이를 검출하는 복수개의 센스 앰프 그룹부(131, 132, 133); 각각의 센스 앰프 그룹부(131, 132, 133)로부터 검출된 데이터를 입력받아저장하는 복수개의 레지스터부(141, 142, 143); 및 플래시 메모리 읽기 또는 쓰기시 입력된 어드레스와 각각의 레지스터부(141, 142, 143)에 저장된 데이터를 비교하고, 일치하는 경우에는 인에이블 신호(Enable_1~Enable_n)를 발생하여 불량이 발생한 플래시 메모리의 비트라인을 여분의 비트라인으로 치환하는 복수개의 비교기부(151, 152, 153)를 포함한다.
그러나, 상술한 종래의 플래시 메모리 장치에 있어서는, 불량 주소를 저장하는 플래시 셀 어레이부들이 분리되어 공정간 불량 발생의 원인이 되며, 센스 앰프 그룹이 플래시 셀 어레이부의 개수만큼 필요하게 되므로 칩 상에서 많은 면적을 차지하는 문제점이 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은, 불량 주소 저장 플래시 셀들을 분산시키지 않고 모든 불량 주소 저장 플래시 셀들을 셀 어레이로 구성함으로써, 장치가 차지하는 면적을 줄이는 동시에, 플래시 셀들이 분산되어 생길 수 있는 공정상의 불량을 줄임으로써 생산성을 향상시키는 플래시 메모리 장치를 제공하는데 그 목적이 있다.
도 1은 종래의 플래시 메모리 장치를 나타낸 블록도,
도 2는 본 발명의 일 실시예에 의한 플래시 메모리 장치를 나타낸 블록도,
도 3은 본 발명의 일 실시예에 의한 플래시 메모리 장치 내에 장착된 타이머의 동작을 나타낸 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
210 : 타이머부220 : 워드 라인 디코더부
230 : 통합 플래시 셀 어레이부240 : 센스 앰프 그룹
251, 252, 253 : 복수개의 레지스터부
261, 262, 263 : 복수개의 비교기
상기 목적을 달성하기 위하여 본 발명의 플래시 메모리 장치는, 리셋 신호를 입력받아 복수개의 제어 신호를 출력하는 타이머부; 복수개의 워드 라인을 구비하고, 상기 타이머부로부터 상기 복수개의 제어 신호를 입력받아 순차적으로 상기 복수개의 제어 신호에 따른 전압을 워드 라인으로 인가하는 워드 라인 디코더부; 플래시 메모리에서 불량이 발생된 불량 주소를 저장하고, 상기 워드 라인 디코더부의 복수개의 워드 라인을 통하여 전압을 인가받는 경우에 저장된 데이터를 출력하는 통합 플래시 셀 어레이부; 센스 앰프 인에이블 신호에 의하여 활성화되고, 상기 통합 플래시 셀 어레이부로부터 데이터를 순차적으로 입력받아 상기 데이터를 검출하는 센스 앰프 그룹; 상기 타이머부로부터 입력받은 복수개의 제어 신호에 따라 상기 센스 앰프 그룹에서 출력한 데이터를 저장하는 복수개의 레지스터부; 및 외부에서 어드레스 데이터를 입력받고, 상기 어드레스 데이터를 상기 복수개의 레지스터부로부터 입력받은 데이터와 비교하여 서로 일치하는 경우에는 인에이블 신호를 생성하는 복수개의 비교기를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일 실시예에 의한 플래시 메모리 장치를 나타낸 블록도로서, 이러한 본 발명의 플래시 메모리 장치는, 타이머부(210), 워드 라인 디코더부(220), 통합 플래시 셀 어레이부(230), 센스 앰프 그룹(240), 복수개의 레지스터부(251, 252, 253) 및 복수개의 비교기(261, 262, 263)를 포함한다.
타이머부(210)는, 최초의 플래시 동작을 위한 리셋 신호(RESET)를 입력받아복수개의 제어 신호(T1, T2, Tn)를 후술하는 워드 라인 디코더부(220) 및 후술하는 복수개의 레지스터부(251, 252, 253)로 출력하는 역할을 한다.
또한, 워드 라인 디코더부(220)는, 복수개의 워드 라인(W/L1, W/L2, W/Ln)을 구비하고, 상기 타이머부(210)로부터 상기 복수개의 제어 신호(T1, T2, Tn)를 입력받아 순차적으로 상기 복수개의 제어 신호(T1, T2, Tn)에 따른 전압을 해당 워드 라인(W/L1, W/L2, W/Ln)으로 인가하는 역할을 한다.
한편, 통합 플래시 셀 어레이부(230)는, 플래시 메모리에서 불량이 발생된 불량 주소를 저장하고, 상기 워드 라인 디코더부(220)의 복수개의 워드 라인(W/L1, W/L2, W/Ln)을 통하여 전압을 인가받으면, 저장된 데이터를 후술하는 센스 앰프 그룹(240)으로 출력하는 역할을 한다. 여기서, 상기 통합 플래시 셀 어레이부(230)는 복수개의 플래시 셀 어레이부(231, 232, 233)를 포함한다.
상기 통합 플래시 셀 어레이부(230) 내에 장착된 복수개의 플래시 셀 어레이부(231, 232, 233)는, 플래시 메모리에서 불량이 발생된 불량 주소를 저장하고, 상기 워드 라인 디코더부(220)의 복수개의 워드 라인(W/L1, W/L2, W/Ln) 중 하나의 워드 라인과 연결되며, 상기 워드 라인에 전압이 인가된 경우에는 저장된 데이터를 후술하는 센스 앰프 그룹(240)으로 출력하는 역할을 한다.
또한, 센스 앰프 그룹(240)은, 센스 앰프 인에이블 신호(Sense Amp Enable)에 의하여 활성화되고, 상기 통합 플래시 셀 어레이부(230)로부터 데이터를 순차적으로 입력받아 상기 데이터를 검출하며, 검출된 데이터를 후술하는 복수개의 레지스터부(251, 252, 253)로 출력하는 역할을 한다.
한편, 복수개의 레지스터부(251, 252, 253)는, 상기 타이머부(210)로부터 입력받은 복수개의 제어 신호(T1, T2, Tn)에 따라 상기 센스 앰프 그룹(240)에서 출력한 데이터를 저장하고, 후술하는 복수개의 비교기(261, 262, 263)의 요청에 따라 저장된 데이터를 후술하는 복수개의 비교기(261, 262, 263)로 출력하는 역할을 한다.
또한, 복수개의 비교기(261, 262, 263)는 외부에서 어드레스 데이터를 입력받고, 상기 어드레스 데이터를 상기 복수개의 레지스터부(251, 252, 253)로부터 입력받은 데이터와 비교하여 서로 일치하는 경우에는 인에이블 신호(EN_1~EN_n)를 생성하여 불량이 발생한 플래시 메모리의 비트 라인을 여분의 비트 라인으로 치환하도록 하는 역할을 한다.
상술한 본 발명의 플래시 메모리 장치의 동작에 관하여 설명하면 다음과 같다.
도 3은 본 발명의 일 실시예에 의한 플래시 메모리 장치 내에 장착된 타이머부(210)의 동작을 나타낸 타이밍도로서, 리셋 신호(RESET) 신호의 입력에 따라, 제어 신호가 순차적으로 생성되는 것을 도시하고 있다. 즉, 타이머부(210)가 최초의 플래시 동작을 위한 리셋 신호(RESET)를 입력받아 펄스 형태의 제어 신호(T1, T2, Tn)를 워드 라인 디코더부(220) 및 복수개의 레지스터부(251, 252, 253)로 출력하면, 워드 라인 디코더부(220)에서는, 상기 타이머부(210)로부터 상기 복수개의 제어 신호(T1, T2, Tn)를 입력받아 해당 워드 라인(W/L1, W/L2, W/Ln)으로 전압을 인가한다. 이후에, 통합 플래시 셀 어레이부(230)에서는, 워드 라인 디코더부(220)의 복수개의 워드 라인(W/L1, W/L2, W/Ln)을 통하여 전압을 인가받으면, 저장된 불량 주소 데이터를 센스 앰프 그룹(240)으로 출력하고, 센스 앰프 그룹(240)에서는, 센스 앰프 인에이블 신호(Sense Amp Enable)에 의하여 활성화되고, 상기 통합 플래시 셀 어레이부(230)로부터 데이터를 순차적으로 입력받아 검출하여 출력한다. 다음에, 복수개의 레지스터부(251, 252, 253)는, 타이머부(210)로부터 입력받은 복수개의 제어 신호(T1, T2, Tn)에 따라 센스 앰프 그룹(240)에서 출력한 불량 주소 데이터를 저장하고, 이후에, 복수개의 비교기(261, 262, 263)는 외부에서 입력받은 어드레스 데이터와 복수개의 레지스터부(251, 252, 253)로부터 입력받은 데이터를 비교하여 서로 일치하는 경우에는 인에이블 신호(EN_1~EN_n)를 생성하여 불량이 발생한 플래시 메모리의 비트 라인을 여분의 비트 라인으로 치환하게 된다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
본 발명은 불량 주소 플래시 셀 어레이들을 통합하여 공정간 불량과 면적을 획기적으로 줄이는 동시에, 복수개의 불량 주소 저장 플래시 셀 어레이부를 읽기위한 복수개의 센스 앰프를 오직 한 개의 센스 앰프로 대체함으로써 칩의 크기를 줄이는 이점이 있다.

Claims (4)

  1. 리셋 신호를 입력받아 복수개의 제어 신호를 출력하는 타이머부;
    복수개의 워드 라인을 구비하고, 상기 타이머부로부터 상기 복수개의 제어 신호를 입력받아 순차적으로 상기 복수개의 제어 신호에 따른 전압을 워드 라인으로 인가하는 워드 라인 디코더부;
    플래시 메모리에서 불량이 발생된 불량 주소를 저장하고, 상기 워드 라인 디코더부의 복수개의 워드 라인을 통하여 전압을 인가받는 경우에 저장된 데이터를 출력하는 통합 플래시 셀 어레이부;
    센스 앰프 인에이블 신호에 의하여 활성화되고, 상기 통합 플래시 셀 어레이부로부터 데이터를 순차적으로 입력받아 상기 데이터를 검출하는 센스 앰프 그룹;
    상기 타이머부로부터 입력받은 복수개의 제어 신호에 따라 상기 센스 앰프 그룹에서 출력한 데이터를 저장하는 복수개의 레지스터부; 및
    외부에서 어드레스 데이터를 입력받고, 상기 어드레스 데이터를 상기 복수개의 레지스터부로부터 입력받은 데이터와 비교하여 서로 일치하는 경우에는 인에이블 신호를 생성하는 복수개의 비교기
    를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  2. 제1항에 있어서, 상기 통합 플래시 셀 어레이부는,
    플래시 메모리에서 불량이 발생된 불량 주소를 저장하고, 상기 워드 라인 디코더부의 복수개의 워드 라인 중 하나의 워드 라인과 연결되며, 상기 워드 라인에 전압이 인가된 경우에는 저장된 데이터를 상기 센스 앰프 그룹으로 출력하는 복수개의 플래시 셀 어레이부
    를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  3. 제1항에 있어서,
    상기 인에이블 신호에 의하여 불량이 발생한 플래시 메모리의 비트 라인을 여분의 비트 라인으로 치환하는
    것을 특징으로 하는 플래시 메모리 장치.
  4. 제1항에 있어서,
    상기 복수개의 제어 신호는, 각각 순차적으로 펄스 파형을 갖는 신호인
    것을 특징으로 하는 플래시 메모리 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Cited By (4)

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Publication number Priority date Publication date Assignee Title
KR100837274B1 (ko) * 2006-08-28 2008-06-11 삼성전자주식회사 오토 멀티-페이지 카피백 기능을 갖는 플래시 메모리 장치및 그것의 블록 대체 방법
US7684241B2 (en) 2006-08-28 2010-03-23 Samsung Electronics Co., Ltd. Flash memory devices having multi-page copyback functionality and related block replacement methods
KR100865824B1 (ko) * 2006-10-31 2008-10-28 주식회사 하이닉스반도체 메모리 소자 및 리페어 방법
US7570526B2 (en) 2006-10-31 2009-08-04 Hynix Semiconductor Inc. Memory device and method of repairing the same

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