JPH10134588A - 半導体不揮発性記憶装置及びその書き込み方法 - Google Patents
半導体不揮発性記憶装置及びその書き込み方法Info
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- JPH10134588A JPH10134588A JP29016896A JP29016896A JPH10134588A JP H10134588 A JPH10134588 A JP H10134588A JP 29016896 A JP29016896 A JP 29016896A JP 29016896 A JP29016896 A JP 29016896A JP H10134588 A JPH10134588 A JP H10134588A
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Abstract
(57)【要約】
【課題】 １ページ単位でのみメモリセルにデータを書
き込むことができず、メモリセルアレイの容量の増大に
伴い書き込み時間が増加する。 【解決手段】 データを格納するメモリセルが複数のワ
ード線ＷＬとビット線ＢＬとの交点にマトリクス状に配
置されたメモリセルアレイ１３、アドレス信号を入力さ
れ、少なくとも２本のワード線ＷＬを選択するローデコ
ーダ１１、ローデコーダ１１が選択したワード線ＷＬを
保持するラッチ回路１２、１ページ分のデータを与えら
れて保持し、ビット線ＢＬを介してメモリセルアレイ１
３に出力するぺージレジスタ１７とを備えており、選択
された少なくとも２本のワード線ＷＬに接続された複数
ページ分のメモリセルに、ページレジスタ１７から出力
された１ページ分のデータがそれぞれ同時に書き込まれ
るため、書き込み時間が短縮される。
き込むことができず、メモリセルアレイの容量の増大に
伴い書き込み時間が増加する。 【解決手段】 データを格納するメモリセルが複数のワ
ード線ＷＬとビット線ＢＬとの交点にマトリクス状に配
置されたメモリセルアレイ１３、アドレス信号を入力さ
れ、少なくとも２本のワード線ＷＬを選択するローデコ
ーダ１１、ローデコーダ１１が選択したワード線ＷＬを
保持するラッチ回路１２、１ページ分のデータを与えら
れて保持し、ビット線ＢＬを介してメモリセルアレイ１
３に出力するぺージレジスタ１７とを備えており、選択
された少なくとも２本のワード線ＷＬに接続された複数
ページ分のメモリセルに、ページレジスタ１７から出力
された１ページ分のデータがそれぞれ同時に書き込まれ
るため、書き込み時間が短縮される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体不揮発性記
憶装置及びその書き込み方法に関し、特にページ単位で
書き込みを行うＮＡＮＤ型フラッシュＥ2 ＰＲＯＭ及び
その書き込み方法に関する。
憶装置及びその書き込み方法に関し、特にページ単位で
書き込みを行うＮＡＮＤ型フラッシュＥ2 ＰＲＯＭ及び
その書き込み方法に関する。
【０００２】
【従来の技術】ページ単位で書き込みを行うＮＡＮＤ型
フラッシュＥ2 ＰＲＯＭでは、１回の書き込みにおいて
１ページ分のデータをページレジスタに一旦保持し、そ
の後メモリセルアレイに転送して書き込む。
フラッシュＥ2 ＰＲＯＭでは、１回の書き込みにおいて
１ページ分のデータをページレジスタに一旦保持し、そ
の後メモリセルアレイに転送して書き込む。
【０００３】しかし、従来は１ページ単位のみでしかメ
モリセルに書き込むことができなかった。従って、メモ
リセルアレイの容量の増大に伴い、全てのメモリセルへ
の書き込みに要する時間が増加する傾向にあった。
モリセルに書き込むことができなかった。従って、メモ
リセルアレイの容量の増大に伴い、全てのメモリセルへ
の書き込みに要する時間が増加する傾向にあった。
【０００４】例えば、１ページ当たりに書き込みに要す
る時間をＴ0 とし、全ページ数をＮとすると、全ての書
き込みにはＴ0 ・Ｎを要する。１ページのビット数が一
定で全体の容量が２Ｎ，４Ｎ，８Ｎ，…というように増
加していくと、全ページへの書き込みには、時間２Ｔ0
・Ｎ，４Ｔ0 ・Ｎ，８Ｔ0 ・Ｎ，…というように比例し
て増加していく。
る時間をＴ0 とし、全ページ数をＮとすると、全ての書
き込みにはＴ0 ・Ｎを要する。１ページのビット数が一
定で全体の容量が２Ｎ，４Ｎ，８Ｎ，…というように増
加していくと、全ページへの書き込みには、時間２Ｔ0
・Ｎ，４Ｔ0 ・Ｎ，８Ｔ0 ・Ｎ，…というように比例し
て増加していく。
【０００５】
【発明が解決しようとする課題】上述したように、従来
の装置では容量の増大に伴い、書き込みに要する時間も
増大するという問題があった。
の装置では容量の増大に伴い、書き込みに要する時間も
増大するという問題があった。
【０００６】本発明は上記事情に鑑み、書き込み時間を
短縮させることが可能な半導体不揮発性記憶装置及びそ
の書き込み方法を提供することを目的とする。
短縮させることが可能な半導体不揮発性記憶装置及びそ
の書き込み方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体不揮発性
記憶装置は、データを格納するメモリセルが、複数のワ
ード線及びビット線の交点にマトリクス状に配置された
メモリセルアレイと、アドレス信号を入力され、少なく
とも２本の前記ワード線を任意に選択するローデコーダ
と、前記ローデコーダが選択したワード線をラッチする
ラッチ回路と、１ページ分のデータを与えられて保持
し、前記ビット線を介して前記メモリセルアレイに出力
するぺージレジスタとを備え、選択された少なくとも２
本の前記ワード線に接続された複数ページ分のメモリセ
ルに、前記ページレジスタから出力された１ページ分の
データがそれぞれ同時に書き込まれることを特徴とす
る。
記憶装置は、データを格納するメモリセルが、複数のワ
ード線及びビット線の交点にマトリクス状に配置された
メモリセルアレイと、アドレス信号を入力され、少なく
とも２本の前記ワード線を任意に選択するローデコーダ
と、前記ローデコーダが選択したワード線をラッチする
ラッチ回路と、１ページ分のデータを与えられて保持
し、前記ビット線を介して前記メモリセルアレイに出力
するぺージレジスタとを備え、選択された少なくとも２
本の前記ワード線に接続された複数ページ分のメモリセ
ルに、前記ページレジスタから出力された１ページ分の
データがそれぞれ同時に書き込まれることを特徴とす
る。
【０００８】本発明の他の装置は、さらに、前記ラッチ
回路が保持したワード線に、プログラム電圧を印加する
プログラム電圧印加手段と、１ページ分のデータを与え
られて保持し、前記ビット線を介して前記メモリセルア
レイに出力するぺージレジスタとを備え、選択された少
なくとも２本の前記ワード線に接続された複数ページ分
のメモリセルに、前記ページレジスタから出力された１
ページ分のデータがそれぞれ同時に書き込まれ、さら
に、書き込みが行われた複数ページ分のメモリセルから
それぞれ読み出されたデータと正常なデータとを比較す
る比較回路と、前記比較回路が比較した結果、読み出さ
れたデータと正常なデータとが相違するメモリセルが存
在する場合、当該メモリセルが接続されたビット線に接
続された全てのメモリセルに正常なデータを与える論理
回路とを備え、正常に書き込みが行われなかったメモリ
セルが接続されたビット線に接続された全てのメモリセ
ルに、再度書き込みを行うことを特徴とする。
回路が保持したワード線に、プログラム電圧を印加する
プログラム電圧印加手段と、１ページ分のデータを与え
られて保持し、前記ビット線を介して前記メモリセルア
レイに出力するぺージレジスタとを備え、選択された少
なくとも２本の前記ワード線に接続された複数ページ分
のメモリセルに、前記ページレジスタから出力された１
ページ分のデータがそれぞれ同時に書き込まれ、さら
に、書き込みが行われた複数ページ分のメモリセルから
それぞれ読み出されたデータと正常なデータとを比較す
る比較回路と、前記比較回路が比較した結果、読み出さ
れたデータと正常なデータとが相違するメモリセルが存
在する場合、当該メモリセルが接続されたビット線に接
続された全てのメモリセルに正常なデータを与える論理
回路とを備え、正常に書き込みが行われなかったメモリ
セルが接続されたビット線に接続された全てのメモリセ
ルに、再度書き込みを行うことを特徴とする。
【０００９】ここで、前記メモリセルアレイは、複数の
ブロックに分割されており、動作モードとして、１つの
ブロックを選択し、選択したブロック内における少なく
とも２つのページを同時に選択する第１のモードと、少
なくとも２つのブロックを選択し、選択したそれぞれの
ブロック内における少なくとも１つのページを同時に選
択する第２のモードが存在し、前記ローデコーダは、前
記第１及び第２のモードのうちいずれかを選択するモー
ド信号が入力され、前記第１のモードが選択されたとき
は、ブロックアドレス信号及びページアドレス信号を入
力され、１つのブロックを選択し、選択したブロック内
において選択した少なくとも２つのページを同時に選択
し、前記第２のモードが選択されたときは、ブロックア
ドレス信号及びページアドレス信号を入力され、少なく
とも２つのブロックを選択し、選択したブロック内にお
いて選択した少なくとも１つのページを同時に選択する
ものであってもよい。
ブロックに分割されており、動作モードとして、１つの
ブロックを選択し、選択したブロック内における少なく
とも２つのページを同時に選択する第１のモードと、少
なくとも２つのブロックを選択し、選択したそれぞれの
ブロック内における少なくとも１つのページを同時に選
択する第２のモードが存在し、前記ローデコーダは、前
記第１及び第２のモードのうちいずれかを選択するモー
ド信号が入力され、前記第１のモードが選択されたとき
は、ブロックアドレス信号及びページアドレス信号を入
力され、１つのブロックを選択し、選択したブロック内
において選択した少なくとも２つのページを同時に選択
し、前記第２のモードが選択されたときは、ブロックア
ドレス信号及びページアドレス信号を入力され、少なく
とも２つのブロックを選択し、選択したブロック内にお
いて選択した少なくとも１つのページを同時に選択する
ものであってもよい。
【００１０】本発明の半導体不揮発性記憶装置の書き込
み方法は、アドレス信号を入力されたローデコーダによ
り、少なくとも２本の前記ワード線を任意に選択するス
テップと、選択されたワード線をラッチ回路によりラッ
チするステップと、１ページ分のデータをページレジス
タに与えて保持し、前記ビット線を介して前記メモリセ
ルアレイに出力し、選択された少なくとも２本の前記ワ
ード線に接続された複数ページ分のメモリセルに、前記
ページレジスタから出力された１ページ分のデータをそ
れぞれ同時に書き込むステップとを備えることを特徴と
する。
み方法は、アドレス信号を入力されたローデコーダによ
り、少なくとも２本の前記ワード線を任意に選択するス
テップと、選択されたワード線をラッチ回路によりラッ
チするステップと、１ページ分のデータをページレジス
タに与えて保持し、前記ビット線を介して前記メモリセ
ルアレイに出力し、選択された少なくとも２本の前記ワ
ード線に接続された複数ページ分のメモリセルに、前記
ページレジスタから出力された１ページ分のデータをそ
れぞれ同時に書き込むステップとを備えることを特徴と
する。
【００１１】本発明の他の方法は、さらに、ラッチ回路
が保持したワード線に、プログラム電圧印加手段により
プログラム電圧を印加するステップと、１ページ分のデ
ータをページレジスタに与えて保持し、前記ビット線を
介して前記メモリセルアレイに出力し、選択された少な
くとも２本の前記ワード線に接続された複数ページ分の
メモリセルに、前記ページレジスタから出力された１ペ
ージ分のデータをそれぞれ同時に書き込むステップと、
書き込みが行われた複数ページ分のメモリセルからそれ
ぞれデータを読み出して、正常なデータと比較するステ
ップと、読み出されたデータと正常なデータとが相違す
るメモリセルが存在する場合、当該メモリセルが接続さ
れたビット線に接続された全てのメモリセルに前記デー
タを与えて、再度書き込みを行うステップとを備える。
が保持したワード線に、プログラム電圧印加手段により
プログラム電圧を印加するステップと、１ページ分のデ
ータをページレジスタに与えて保持し、前記ビット線を
介して前記メモリセルアレイに出力し、選択された少な
くとも２本の前記ワード線に接続された複数ページ分の
メモリセルに、前記ページレジスタから出力された１ペ
ージ分のデータをそれぞれ同時に書き込むステップと、
書き込みが行われた複数ページ分のメモリセルからそれ
ぞれデータを読み出して、正常なデータと比較するステ
ップと、読み出されたデータと正常なデータとが相違す
るメモリセルが存在する場合、当該メモリセルが接続さ
れたビット線に接続された全てのメモリセルに前記デー
タを与えて、再度書き込みを行うステップとを備える。
【００１２】
【発明の実施の形態】以下に、本発明の一実施の形態に
ついて図面を参照して説明する。図１に、本実施の形態
による半導体不揮発性記憶装置の構成を示す。Ｎ（Ｎは
２以上の整数）個のブロック１〜Ｎを有し、図中横方向
にワード線ＷＬが配線され、縦方向にビット線ＢＬが配
線され、データを与えられて格納するメモリセルアレイ
１３が配置されている。
ついて図面を参照して説明する。図１に、本実施の形態
による半導体不揮発性記憶装置の構成を示す。Ｎ（Ｎは
２以上の整数）個のブロック１〜Ｎを有し、図中横方向
にワード線ＷＬが配線され、縦方向にビット線ＢＬが配
線され、データを与えられて格納するメモリセルアレイ
１３が配置されている。
【００１３】ローデコーダ１１は、外部からモード信
号、ブロックアドレス信号及びページアドレス信号を与
えられて、ワード線ＷＬの選択を行う。モード信号は、
後述するように、３つの動作モードのうちのいずれかを
選択するものである。
号、ブロックアドレス信号及びページアドレス信号を与
えられて、ワード線ＷＬの選択を行う。モード信号は、
後述するように、３つの動作モードのうちのいずれかを
選択するものである。
【００１４】ラッチ回路１２は、書き込み時においてロ
ーデコーダ１１が選択したワード線ＷＬの電位をラッチ
するものである。
ーデコーダ１１が選択したワード線ＷＬの電位をラッチ
するものである。
【００１５】プログラム電圧印加手段１４は、選択され
たワード線ＷＬに、プログラム電圧Ｖppを印加するもの
である。
たワード線ＷＬに、プログラム電圧Ｖppを印加するもの
である。
【００１６】ページレジスタ１７は、メモリセルアレイ
１３に書き込むべきデータを１ページ単位で与えられて
保持し、メモリセルアレイ１３にビット線ＢＬを介して
転送するものである。
１３に書き込むべきデータを１ページ単位で与えられて
保持し、メモリセルアレイ１３にビット線ＢＬを介して
転送するものである。
【００１７】比較回路１５及びＯＲ回路１６はベリファ
イ回路１８を構成しており、データを一旦書き込まれた
複数ページ分のメモリセルからそれぞれ読み出されたデ
ータを与えられ、このデータと正常なデータとを比較し
て正常に書き込まれたか否かを確かめるものである。
イ回路１８を構成しており、データを一旦書き込まれた
複数ページ分のメモリセルからそれぞれ読み出されたデ
ータを与えられ、このデータと正常なデータとを比較し
て正常に書き込まれたか否かを確かめるものである。
【００１８】次に、このような構成を有する本実施の形
態における装置にデータを書き込むときの動作手順につ
いて説明する。本実施の形態では、任意の複数ページに
渡って同時にデータを書き込む点に特徴がある。先ず、
動作モードには以下の４つのものがある。
態における装置にデータを書き込むときの動作手順につ
いて説明する。本実施の形態では、任意の複数ページに
渡って同時にデータを書き込む点に特徴がある。先ず、
動作モードには以下の４つのものがある。
【００１９】（１） ブロックは選択せずに、ページア
ドレスのみを選択して書き込みを行う。即ち、ブロック
アドレス信号は用いずに、ページアドレス信号によって
各ブロック１〜Ｎに共通のページを選択し、全ページに
ページレジスタ１７に保持されたデータを同時に書き込
む。
ドレスのみを選択して書き込みを行う。即ち、ブロック
アドレス信号は用いずに、ページアドレス信号によって
各ブロック１〜Ｎに共通のページを選択し、全ページに
ページレジスタ１７に保持されたデータを同時に書き込
む。
【００２０】（２） 少なくとも２つのブロックをブロ
ックアドレス信号によって任意に選択し、さらに選択し
たブロックにおける同一ページをページアドレス信号に
よって選択する。この選択されたブロック内における同
一ページに、データを同時に書き込む。
ックアドレス信号によって任意に選択し、さらに選択し
たブロックにおける同一ページをページアドレス信号に
よって選択する。この選択されたブロック内における同
一ページに、データを同時に書き込む。
【００２１】（３） １つのブロックをブロックアドレ
ス信号によって任意に選択し、選択したブロックにおけ
る少なくとも２つのページをページアドレス信号により
任意に選択する。
ス信号によって任意に選択し、選択したブロックにおけ
る少なくとも２つのページをページアドレス信号により
任意に選択する。
【００２２】（４） 少なくとも２つのブロックをブロ
ックアドレス信号によって任意に指定し、選択した各ブ
ロック毎に少なくとも１つのページをページアドレス信
号で任意に選択して、ページレジスタ１７に保持された
データを同時に書き込む。例えば、３つのブロック１、
３、６を選択し、それぞれのブロックで異なるページを
選択するような場合が含まれる。
ックアドレス信号によって任意に指定し、選択した各ブ
ロック毎に少なくとも１つのページをページアドレス信
号で任意に選択して、ページレジスタ１７に保持された
データを同時に書き込む。例えば、３つのブロック１、
３、６を選択し、それぞれのブロックで異なるページを
選択するような場合が含まれる。
【００２３】このような４つのモードのいずれかがモー
ド信号により選択されて、ローデコーダ１１に与えられ
る。さらに、それぞれのモードにおいて、ページアドレ
ス信号及びブロックアドレス信号，又はページアドレス
信号のみが入力されて、書き込むべきページが選択され
る。
ド信号により選択されて、ローデコーダ１１に与えられ
る。さらに、それぞれのモードにおいて、ページアドレ
ス信号及びブロックアドレス信号，又はページアドレス
信号のみが入力されて、書き込むべきページが選択され
る。
【００２４】ローデコーダ１１においてページが選択さ
れると、当該ページに対応する複数のワード線ＷＬが選
択されて立ち上げられる。ラッチ回路１２は、選択され
たワード線ＷＬの電位を保持する。これにより、メモリ
セルアレイ１３において選択されたワード線ＷＬが立ち
上がる。
れると、当該ページに対応する複数のワード線ＷＬが選
択されて立ち上げられる。ラッチ回路１２は、選択され
たワード線ＷＬの電位を保持する。これにより、メモリ
セルアレイ１３において選択されたワード線ＷＬが立ち
上がる。
【００２５】外部からページレジスタ１７に１ページ分
のデータが入力されて保持され、ビット線ＢＬよりメモ
リセルアレイ１３に転送される。選択されプログラム電
圧Ｖppが印加された複数のワード線ＷＬに接続された複
数ページ分のメモリセルに、同時に１ページ分のデータ
が転送されて書き込まれる。
のデータが入力されて保持され、ビット線ＢＬよりメモ
リセルアレイ１３に転送される。選択されプログラム電
圧Ｖppが印加された複数のワード線ＷＬに接続された複
数ページ分のメモリセルに、同時に１ページ分のデータ
が転送されて書き込まれる。
【００２６】次に、ベリファイ動作へ移行する。書き込
まれた複数ページ分のメモリセルからデータが読み出さ
れて、ビット線ＢＬを介してそれぞれ比較回路１５に与
えられる。比較回路１５では、読み出されたデータと正
常なデータとが比較され、書き込みが正常に行われたか
否かが判断される。複数のページにおいて異常なデータ
が１つでも存在した場合、即ち、同一ビット線ＢＬ方向
において１箇所でも異常が検出されると、当該ビット線
に接続された全てのページにデータが与えられるように
ＯＲ回路１６が接続状態を切り替えて、再度書き込みが
行われる。
まれた複数ページ分のメモリセルからデータが読み出さ
れて、ビット線ＢＬを介してそれぞれ比較回路１５に与
えられる。比較回路１５では、読み出されたデータと正
常なデータとが比較され、書き込みが正常に行われたか
否かが判断される。複数のページにおいて異常なデータ
が１つでも存在した場合、即ち、同一ビット線ＢＬ方向
において１箇所でも異常が検出されると、当該ビット線
に接続された全てのページにデータが与えられるように
ＯＲ回路１６が接続状態を切り替えて、再度書き込みが
行われる。
【００２７】逆に、あるビット線ＢＬに接続された全ペ
ージのデータが全て正常であった場合は、当該ビット線
ＢＬに禁止電圧を印加して、他のビット線への再度書き
込みを行う場合にも書き込みが行われないようにする。
これにより、異なるビット線ＢＬ間での閾値電圧のばら
つきが抑制される。
ージのデータが全て正常であった場合は、当該ビット線
ＢＬに禁止電圧を印加して、他のビット線への再度書き
込みを行う場合にも書き込みが行われないようにする。
これにより、異なるビット線ＢＬ間での閾値電圧のばら
つきが抑制される。
【００２８】このように、本実施の形態によれば、複数
ページに同時にデータを書き込むことができるので、１
ページ分のメモリセルにしか書き込むことができなかっ
た従来の装置と比較し、書き込み時間を短縮することが
できる。例えば、４本のワード線ＷＬを立ち上げて、４
ページ分のメモリセルに同時に書き込みを行う場合に
は、メモリセルアレイ１３全体に書き込む時間は、従来
よりも１／４に短縮することができる。１６本のワード
線ＷＬを立ち上げて、１６ページ分のメモリセルに同時
に書き込みを行う場合には、従来よりも１／１６に書き
込み時間が短縮される。
ページに同時にデータを書き込むことができるので、１
ページ分のメモリセルにしか書き込むことができなかっ
た従来の装置と比較し、書き込み時間を短縮することが
できる。例えば、４本のワード線ＷＬを立ち上げて、４
ページ分のメモリセルに同時に書き込みを行う場合に
は、メモリセルアレイ１３全体に書き込む時間は、従来
よりも１／４に短縮することができる。１６本のワード
線ＷＬを立ち上げて、１６ページ分のメモリセルに同時
に書き込みを行う場合には、従来よりも１／１６に書き
込み時間が短縮される。
【００２９】上述した実施例は一例であって、本発明を
限定するものではない。例えば、本実施の形態では、メ
モリセルアレイ１３が複数のブロック１〜Ｎに分割され
ているが、必ずしもこのように分割されている必要はな
い。例えば、メモリセルアレイが複数ブロックに分割さ
れておらずに１体であってもよい。この場合には、ブロ
ックアドレス信号を用いずに、ページアドレス信号によ
って複数ページを選択して、データの書き込みを行う。
限定するものではない。例えば、本実施の形態では、メ
モリセルアレイ１３が複数のブロック１〜Ｎに分割され
ているが、必ずしもこのように分割されている必要はな
い。例えば、メモリセルアレイが複数ブロックに分割さ
れておらずに１体であってもよい。この場合には、ブロ
ックアドレス信号を用いずに、ページアドレス信号によ
って複数ページを選択して、データの書き込みを行う。
【００３０】
【発明の効果】以上説明したように、本発明の半導体不
揮発性記憶装置及びその書き込み方法によれば、ローデ
コーダにより複数ページを選択し、選択したページをラ
ッチ回路で保持しておき、同時にデータの書き込みを行
うことにより、書き込み時間を短縮することができる。
揮発性記憶装置及びその書き込み方法によれば、ローデ
コーダにより複数ページを選択し、選択したページをラ
ッチ回路で保持しておき、同時にデータの書き込みを行
うことにより、書き込み時間を短縮することができる。
【図１】本発明の一実施の形態による半導体不揮発性記
憶装置の構成を示したブロック図。
憶装置の構成を示したブロック図。
１１ ローデコーダ １２ ラッチ回路 １３ メモリセルアレイ １４ プログラム電圧印加手段 １５ 比較回路 １６ ＯＲ回路 １７ ページレジスタ １８ ベリファイ回路
Claims (6)
- 【請求項１】データを格納するメモリセルが、複数のワ
ード線及びビット線の交点にマトリクス状に配置された
メモリセルアレイと、 アドレス信号を入力され、少なくとも２本の前記ワード
線を任意に選択するローデコーダと、 前記ローデコーダが選択したワード線をラッチするラッ
チ回路と、 １ページ分のデータを与えられて保持し、前記ビット線
を介して前記メモリセルアレイに出力するぺージレジス
タと、 を備え、選択された少なくとも２本の前記ワード線に接
続された複数ページ分のメモリセルに、前記ページレジ
スタから出力された１ページ分のデータがそれぞれ同時
に書き込まれることを特徴とする半導体不揮発性記憶装
置。 - 【請求項２】データを格納するメモリセルが、複数のワ
ード線及びビット線の交点にマトリクス状に配置された
メモリセルアレイと、 アドレス信号を入力され、少なくとも２本の前記ワード
線を任意に選択するローデコーダと、 前記ローデコーダが選択したワード線をラッチするラッ
チ回路と、 前記ラッチ回路が保持したワード線に、プログラム電圧
を印加するプログラム電圧印加手段と、 １ページ分のデータを与えられて保持し、前記ビット線
を介して前記メモリセルアレイに出力するぺージレジス
タと、 を備え、選択された少なくとも２本の前記ワード線に接
続された複数ページ分のメモリセルに、前記ページレジ
スタから出力された１ページ分のデータがそれぞれ同時
に書き込まれ、さらに、 書き込みが行われた複数ページ分のメモリセルからそれ
ぞれ読み出されたデータと正常なデータとを比較する比
較回路と、 前記比較回路が比較した結果、読み出されたデータと正
常なデータとが相違するメモリセルが存在する場合、当
該メモリセルが接続されたビット線に接続された全ての
メモリセルに正常なデータを与える論理回路とを備え、 正常に書き込みが行われなかったメモリセルが接続され
たビット線に接続された全てのメモリセルに、再度書き
込みを行うことを特徴とする半導体不揮発性記憶装置。 - 【請求項３】前記メモリセルアレイは、複数のブロック
に分割されており、 動作モードとして、１つのブロックを選択し、選択した
ブロック内における少なくとも２つのページを同時に選
択する第１のモードと、少なくとも２つのブロックを選
択し、選択したそれぞれのブロック内における少なくと
も１つのページを同時に選択する第２のモードが存在
し、 前記ローデコーダは、前記第１及び第２のモードのうち
いずれかを選択するモード信号が入力され、前記第１の
モードが選択されたときは、ブロックアドレス信号及び
ページアドレス信号を入力され、１つのブロックを選択
し、選択したブロック内において選択した少なくとも２
つのページを同時に選択し、前記第２のモードが選択さ
れたときは、ブロックアドレス信号及びページアドレス
信号を入力され、少なくとも２つのブロックを選択し、
選択したそれぞれのブロック内において選択した少なく
とも１つのページを同時に選択することを特徴とする請
求項１又は２記載の半導体不揮発性記憶装置。 - 【請求項４】データを格納するメモリセルが、複数のワ
ード線及びビット線の交点にマトリクス状に配置された
メモリセルアレイに対して、ページ単位で書き込みを行
う半導体不揮発性記憶装置の書き込み方法において、 アドレス信号を入力されたローデコーダにより、少なく
とも２本の前記ワード線を任意に選択するステップと、 選択されたワード線をラッチ回路によりラッチするステ
ップと、 １ページ分のデータをページレジスタに与えて保持し、
前記ビット線を介して前記メモリセルアレイに出力し、
選択された少なくとも２本の前記ワード線に接続された
複数ページ分のメモリセルに、前記ページレジスタから
出力された１ページ分のデータをそれぞれ同時に書き込
むステップと、 を備えることを特徴とする半導体不揮発性記憶装置の書
き込み方法。 - 【請求項５】データを格納するメモリセルが、複数のワ
ード線及びビット線の交点にマトリクス状に配置された
メモリセルアレイに対して、ページ単位で書き込みを行
う半導体不揮発性記憶装置の書き込み方法において アドレス信号を入力されたローデコーダにより、少なく
とも２本の前記ワード線を任意に選択するステップと、 選択されたワード線をラッチ回路によりラッチするステ
ップと、 前記ラッチ回路が保持したワード線に、プログラム電圧
印加手段によりプログラム電圧を印加するステップと、 １ページ分のデータをページレジスタに与えて保持し、
前記ビット線を介して前記メモリセルアレイに出力し、
選択された少なくとも２本の前記ワード線に接続された
複数ページ分のメモリセルに、前記ページレジスタから
出力された１ページ分のデータをそれぞれ同時に書き込
むステップと、 書き込みが行われた複数ページ分のメモリセルからそれ
ぞれデータを読み出して、正常なデータと比較するステ
ップと、 読み出されたデータと正常なデータとが相違するメモリ
セルが存在する場合、当該メモリセルが接続されたビッ
ト線に接続された全てのメモリセルに前記データを与え
て、再度書き込みを行うステップと、 を備えることを特徴とする半導体不揮発性記憶装置の書
き込み方法。 - 【請求項６】前記メモリセルアレイは、複数のブロック
に分割されており、 動作モードとして、１つのブロックを選択し、選択した
ブロック内における少なくとも２つのページを同時に選
択する第１のモードと、少なくとも２つのブロックを選
択し、選択したそれぞれのブロック内における少なくと
も１つのページを同時に選択する第２のモードが存在
し、 前記ローデコーダにより少なくとも２本の前記ワード線
を任意に選択する前記ステップでは、前記第１及び第２
のモードのうちいずれかを選択するモード信号が入力さ
れ、前記第１のモードが選択されたときは、ページアド
レス信号を入力されて全ブロックにおける同一ページを
共通に選択し、前記第１のモードが選択されたときは、
ブロックアドレス信号及びページアドレス信号を入力さ
れ、１つのブロックを選択し、選択したブロック内にお
いて選択した少なくとも２つのページを同時に選択し、
前記第２のモードが選択されたときは、ブロックアドレ
ス信号及びページアドレス信号を入力され、少なくとも
２つのブロックを選択し、選択したそれぞれのブロック
内において選択した少なくとも１つのページを同時に選
択することを特徴とする請求項４又は５記載の半導体不
揮発性記憶装置の書き込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29016896A JPH10134588A (ja) | 1996-10-31 | 1996-10-31 | 半導体不揮発性記憶装置及びその書き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29016896A JPH10134588A (ja) | 1996-10-31 | 1996-10-31 | 半導体不揮発性記憶装置及びその書き込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10134588A true JPH10134588A (ja) | 1998-05-22 |
Family
ID=17752637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29016896A Pending JPH10134588A (ja) | 1996-10-31 | 1996-10-31 | 半導体不揮発性記憶装置及びその書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10134588A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6320791B1 (en) | 1998-10-26 | 2001-11-20 | Nec Corporation | Writing apparatus for a non-volatile semiconductor memory device |
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-
1996
- 1996-10-31 JP JP29016896A patent/JPH10134588A/ja active Pending
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| US9646704B2 (en) | 2014-11-07 | 2017-05-09 | Samsung Electronics Co., Ltd. | Operating method for nonvolatile memory and operating method for storage device including the nonvolatile memory |
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