JP2008503025A - 不揮発性メモリの一斉プログラミング - Google Patents

Abstract

本発明の一実施形態は、ビットライン（図１２のＡ又はＢ）に第１値を付加することと、第１値に基づいて第１状態を作成するために、ビットライン（図９のＴｒ．５６６のドレイン）と共通の選択ライン（図９のＴＲ．５００のソース）とに対応したワードライン（図９のＷＬＯ又はＷＬ３１）をブーストすることと、ビットライン及び共通の選択ラインとに対応した特定の不揮発性記憶要素（例えば図９の５１８）に第１状態を維持するために、共通の選択ラインに対応した境界不揮発性記憶要素（例えば図９の５３２）をカットオフ状態にすることを備えている。ビットライン及び共通の選択ラインとに対応した別の不揮発性記憶要素（例えば図９の５５０）に第２状態を作成するために、ビットラインに第２値が付加され、ワードラインの少なくとも一部がブーストされる。この第２状態は第２値に基づくものである。第１状態と第２状態は時間的にオーバラップする。両方の不揮発性記憶要素は、それぞれ対応する状態に基づいて一斉にプログラムされる。

Description

本出願は、以下の米国特許出願に関連し、これらの全体は本願明細書中に組み込まれている。
発明者Daniel C. Guterman、Nima Mokhlesi、Yupin Fongによる、２００４年５月５日提出の、出願番号第１０／８３９７６４号の「Boosting To Control Programming Of Non-Volatile Memory」。
発明者Daniel C. Guterman、Nima Mokhlesi、Yupin Fongによる、２００４年５月５日提出の、出願番号第１０／８３９８０６号の「Bitline Governed Approach For Program Control of Non-Volatile Memory」。
発明者Raul-Adrian Cerneaによる、２００４年５月１０日提出の、出願番号第１０／８４２９４１号の「Latched Programming Of Memory And Method」。
本発明は、不揮発性メモリをプログラミングする技術に関する。

半導体メモリ装置は、様々な電子装置に使用されてポピュラーになっている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピュータ、非モバイルコンピュータ、及びその他の装置に使用されている。最も普及している不揮発性半導体メモリは、電気的消去プログラミングが可能な読み取り専用メモリ（ＥＥＰＲＯＭ）とフラッシュメモリである。

ＥＥＰＲＯＭとフラッシュメモリの両方は、半導体基板のチャネル領域から絶縁されているとともにチャネル領域の上に配置されているフローティングゲートを利用する。フローティングゲートは、ソース領域とドレイン領域の間に配置されている。制御ゲートは、フローティングゲートの上に設けられているとともに、フローティングゲートから絶縁されている。トランジスタの閾値電圧は、フローティングゲートに保持される電荷量によって制御される。即ち、トランジスタがソースとドレインの間を導通してターンオンする前に制御ゲートに印加されるべき最小限の電圧が、フローティングゲートの電荷レベルによって制御される。

いくつかのＥＥＰＲＯＭ及びフラッシュメモリ装置は、２つの範囲の電荷を記憶するために使用されるフローティングゲートを備えている。このため、２つの状態（消去された状態とプログラムされた状態）の間でメモリセルをプログラミング又は消去することができる。ＥＥＰＲＯＭ又は、ＮＡＮＤフラッシュメモリ装置のようなフラッシュメモリ装置をプログラムする場合、一般的には、制御ゲートにプログラム電圧が印加され、ビットラインがグラウンドされる。チャネルからの電子がフローティングゲートに注入される。フローティングゲート内に電子が蓄積すると、フローティングゲートが負にチャージされ、又、メモリセルがプログラムされた状態となるようにメモリセルの閾値電圧が上昇する。プログラミングに関するさらなる情報は、２００３年３月５日提出の米国特許出願第１０／３７９６０８号の「Self Boosting Technique」、２００３年７月２９日提出の、米国特許出願第１０／６２９０６８号の「Detecting Over Programmed Memory」から得ることができ、上記の両方の関連出願の全体は、本願明細書に組み込まれている。

マルチ状態フラッシュメモリセルは、複数の異なる許容されたプログラム閾値電圧範囲を特定することによって実現される。そのプログラム閾値電圧は、禁止された電圧範囲によって分離されている。分離されたそれぞれの異なる閾値電圧範囲は、データビット群のセットの所定値に対応している。

一般的に、制御ゲートに供給されるプログラミング電圧は、一連のパルスとして印加される。パルスの大きさは、パルス毎に所定のステップサイズ（例えば０．２ｖ、０．４ｖまたはその他）で増加する。パルスとパルスの間の期間において、ベリファイ動作が実行される。プログラマブル状態の数が増えるに従ってベリファイ動作の数も増え、より多くの時間が必要になる。ベリファイの時間的負荷を低減するための１つの手段では、より効率的なベリファイプロセスを利用する。例えば、２００２年１２月５日出願の米国特許出願第１０／３１４０５５号の「Smart Verify for Multi-State Memories」に開示されている。その出願全体は、本願明細書に組み込まれる。しかし、可能な限り高速にプログラミングを実行するメモリ装置に対する顧客の要求がある。例えば、フラッシュメモリカードに画像を記憶するデジタルカメラのユーザは、写真と写真の間の切り替え時間が長いと感じている。

したがって、さらに、不揮発性メモリのプログラミングに要する時間を低減する必要がある。

本発明は、簡単に説明すると、不揮発性メモリのプログラミングに要する時間を低減する技術に関する。

本発明の一つの実施形態は、不揮発性記憶要素のグループの第１不揮発性記憶要素をプログラムすることと、不揮発性記憶要素のグループの第２不揮発性記憶要素をプログラムすることを備えている。第１不揮発性記憶要素のプログラミングは、第２不揮発性記憶要素のプログラミングと時間的にオーバラップする。１つの実現例では、第１不揮発性記憶要素と第２不揮発性記憶要素は、同一のＮＡＮＤストリングのＮＡＮＤフラッシュメモリ要素である。

本発明のいくつかの実施形態は、第１不揮発性記憶要素に第１プログラム状態を確立し、さらに、第１プログラム状態の存続中に、第２不揮発性記憶要素に第２プログラム状態を確立することを備えている。第１プログラム状態は第２プログラム状態とは別であってよい。第１不揮発性記憶要素と第２不揮発性記憶要素は、共通のソース又はドレイン制御ラインに対応した不揮発性記憶要素のグループの一部である。第１不揮発性記憶要素は第１プログラム状態を使用してプログラムされ、第２不揮発性記憶要素は第２プログラム状態を使用してプログラムされる。

１つの実現例では、ビットラインに第１値を付加することと、第１値に基づいて第１状態を作成するためにこのビットラインに対応したワードラインをブーストすることと、このビットラインに対応する特定の不揮発性記憶要素に第１状態を維持するためにこのビットラインに対応した境界不揮発性記憶要素をカットオフすることを備えている。ビットラインに第２値が付加され、さらに、別の不揮発性記憶要素に第２状態を作成するために、このビットラインに対応したワードラインの少なくとも一部がブーストされる。第１状態と第２状態はオーバーラップする時間内に存在する。両方の不揮発性記憶要素は、対応する状態に基づいてプログラムされる。

本発明の様々な実施形態は、一又は複数の不揮発性記憶要素のプログラミングを備えている。例えば、本発明は、１配列のフラッシュメモリ装置（又は別型の不揮発性記憶要素）をプログラムするために使用できる。第１の実施形態では、ＮＡＮＤフラッシュメモリを利用する。いくつかの実現例では、一又は複数の不揮発性記憶要素のプログラミングは、制御回路の方向により、又は制御回路の方向において実行される。制御回路の構成要素は、特定の用途に基づいて異なっていてよい。例えば、制御回路は、制御装置、命令回路、状態機械、行制御部、列制御部、ソース制御部、ｐウェル又はｎウェル制御部、または類似の機能性を実行する他の回路のうちの任意の１個、又はこれらのうちの２個又はそれ以上の組み合わせを実装していてよい。

本発明のこれら及び他の目的と利点は、図面と共に本発明の好ましい実施形態を説明する以降の記述からより明白になる。

本発明を、添付の図面に、限定の方法によってではなく例証の方法で具体的に説明する。図面では、類似の要素を類似の参照符号で示している。この開示で参照している一又は複数の実施形態は必ずしも同じ実施形態である必要はなく、このような参照は少なくとも１つを意味する点について留意されるべきである。

以降の説明では、本発明の様々な特徴について説明する。しかし当業者には、本発明を、本発明で開示される特徴のいくつかだけ、又は全てを用いて実施できることが明白となるだろう。特定の数、材料、形状は、本発明を完全に理解するために説明の目的で述べられている。しかし当業者には、本発明は特定の詳細部が全て揃わなくても実施できる点が明白であろう。本発明を不明瞭にしないために、よく知られた特徴を省略又は簡略化している例もある。

様々な実施形態は、複数のステップとして記載される。この記載は、本発明を理解する上で最も助けとなる。しかし、この説明の順序は、これらのオペレーションが順序に依存するものであると解釈されるべきではない。

本発明の実現に適したメモリシステムの一例は、ＮＡＮＤフラッシュメモリ構造を利用する。このＮＡＮＤ構造には、２つの選択ゲートの間に複数のトランジスタを直列配置することが含まれる。直列配置されたトランジスタと選択ゲートは、ＮＡＮＤストリングと呼ばれる。図１は、１つのＮＡＮＤストリングを示す平面図である。図２は、これと同等の回路である。図１、図２に示されたＮＡＮＤストリングは、第１選択ゲート１２０と第２選択ゲート１２２の間に挟まれた４つのトランジスタ１００，１０２，１０４，１０６を備えている。選択ゲート１２０は、ＮＡＮＤストリングをビットライン１２６に接続する。ＮＡＮＤストリング上のトランジスタ用の各チャネルはビットライン１２６によって実効される。選択ゲート１２２はＮＡＮＤストリングをソースライン１２８に接続する。選択ゲート１２０は、制御ゲート１２０ＣＧに適切な電圧を印加することで制御される。選択ゲート１２２は、制御ゲート１２２ＣＧに適切な電圧を印加することで制御される。各トランジスタ１００、１０２、１０４、１０６は、制御ゲートとフローティングゲートを備えている。トランジスタ１００は、制御ゲート１００ＣＧとフローティングゲート１００ＦＧを備えている。トランジスタ１０２は制御ゲート１０２ＣＧとフローティングゲート１０２ＦＧを備えている。トランジスタ１０４は制御ゲート１０４ＣＧとフローティングゲート１０４ＦＧを備えている。トランジスタ１０６は制御ゲート１０６ＣＧとフローティングゲート１０６ＦＧを備えている。制御ゲート１００ＣＧはワードラインＷＬ３に接続し、制御ゲート１０２ＣＧはワードラインＷＬ２に接続し、制御ゲート１０４ＣＧはワードラインＷＬ１に接続し、制御ゲート１０６ＣＧはワードラインＷＬ０に接続している。一実施形態では、トランジスタ１００，１０２，１０４，１０６は全てメモリセルである。別の実施形態では、これらのメモリセルは複数のトランジスタを実装するか、又は図１、図２に示されたものとは異なるものであってよい。選択ゲート１２０は選択ラインＳＧＤに接続している。選択ゲート１２８は選択ラインＳＧＳに接続している。

図３は、上述のＮＡＮＤストリングの断面図を提供する。図３に示すように、ＮＡＮＤストリングのトランジスタはｐウェル領域１４０内に形成されている。各トランジスタは、制御ゲート（１００ＣＧ，１０２ＣＧ，１０４ＣＧ，１０６ＣＧ）とフローティングゲート（１００ＦＧ，１０２ＦＧ，１０４ＦＧ，１０６ＦＧ）によって構成される積層ゲート構造を含んでいる。フローティングゲートは、酸化物または他の誘電体膜上のｐウェルの表面上に形成されている。制御ゲートはフローティングゲートの上に配置され、間に挟まれた中間ポリシリコン誘電層が制御ゲートとフローティングゲートを分離している。メモリセル（１００，１０２，１０４，１０６）の制御ゲートはワードラインを形成している。Ｎ＋ドープ層１３０，１３２，１３４，１３６，１３８が隣接するセルの間で共有されていることで、セルどうしが直列に接続されてＮＡＮＤストリングを形成している。これらのＮ＋ドープ層は、それぞれのセルのソースとドレインを形成している。例えば、Ｎ＋ドープ層１３０はトランジスタ１２２のドレイン、トランジスタ１０６のソースとして機能する。Ｎ＋ドープ層１３２はトランジスタ１０６のドレイン、トランジスタ１０４のソースとして機能する。Ｎ＋ドープ領域１３４はトランジスタ１０４のドレイン、トランジスタ１０２のソースとして機能する。Ｎ＋ドープ領域１３６はトランジスタ１０２のドレイン、トランジスタ１００のソースとして機能する。Ｎ＋ドープ層１３８はトランジスタ１００のドレイン、トランジスタ１２０のソースとして機能する。Ｎ＋ドープ層１２６はＮＡＮＤストリングのビットラインと接続し、一方、Ｎ＋ドープ層１２８は、複数のＮＡＮＤストリングの共通ソースラインと接続する。

図１〜図３はＮＡＮＤストリング内の４つのメモリセルを示しているが、この４つのトランジスタの利用は単に一例として提供されたものである。ＮＡＮＤストリングは、４つよりも少なく、又は４つよりも多いメモリセルを備えることができる。例えば、８個のメモリセル、１６個のメモリセル、３２個のメモリセル、その他を備えるＮＡＮＤストリングもある。ここで示される説明は、ＮＡＮＤストリング内のメモリセルのどの特定数のメモリにも限定されない。

それぞれのメモリセルは、アナログ又はデジタル形式のデータを記憶することができる。１ビットのデジタルデータを記憶する場合、メモリセルの使用可能な閾値電圧の範囲が２つの範囲に分割され、これらの範囲には論理データ「１」と「０」がそれぞれ割り当てられている。ＮＡＮＤ型フラッシュメモリの一例では、メモリセル消去後に閾値電圧が負になり、論理「１」と定義される。プログラム動作後には閾値電圧が正になり、論理「０」と定義される。閾値電圧が負の場合に読み取りを試みると、論理１が記憶されたことを示すためにメモリセルがターンオンする。閾値電圧が正の場合には、読み出しオペレーションを試みても、論理ゼロが記憶されたことを示すためにメモリセルがターンオンすることはない。さらに、メモリセルは例えば複数の状態を記憶できる。即ち、複数ビットのデジタルデータを記憶することができる。複数状態のデータを記憶する場合には、使用可能な閾値電圧の範囲が複数の状態の数に分割される。例えば、４つの状態が使用される場合には、データ値「１１」，「１０」，「０１」，「００」が割り当てられた４つの閾値電圧範囲に分割される。ＮＡＮＤ型メモリの一例では、消去オペレーション後に閾値電圧が負になり、「１１」と定義される。「１０」，「０１」，「００」の状態に対しては正の閾値電圧が使用される。

ＮＡＮＤ型フラッシュメモリ及びその動作の関連例は次の米国特許／特許出願、すなわち米国特許第５５７０３１５号、米国特許第５７７４３９７号、米国特許第６０４６９３５号、米国特許第５３８６４２２号、米国特許第６４５６５２８号、米国特許出願第０９／８９３２７７号（公開公報第ＵＳ２００３／０００２３４８号）から得られ、これらの全体は、本願明細書に組み込まれる。本発明では、これ以外の型の不揮発性メモリを使用することもできる。

図４は、本発明の実現に使用できるフラッシュメモリシステムの一実施形態のブロック線図である。メモリセルアレイ３０２は列制御回路３０４、行制御回路３０６、ｃソース制御回路３１０、ｐウェル制御回路３０８によって制御される。列制御回路３０４は、メモリセルに記憶されているデータを読み出すため、プログラムオペレーション中のメモリセルの状態を決定するため、ビットラインのポテンシャルレベルを制御してプログラミングを促進又は禁止するために、メモリセルアレイ３０２のビットラインに接続している。行制御回路３０６は、複数のワードラインから１つを選択するため、読み出し電圧を印加するため、プログラム電圧を印加するため、消去電圧を印加するために、ワードラインに接続している。Ｃソース制御回路３１０は、メモリセルに接続した共有ソースライン（図５中に「Ｃソース」として示す）を制御する。ｐウェル制御回路３０８はｐウェル電圧を制御する。

メモリセルに記憶されたデータが列制御回路３０４によって読み出され、データ入力／出力バッファ３１２を介して外部Ｉ／Ｏラインへ出力される。メモリセルに記憶されるべきプログラムデータが、外部Ｉ／Ｏラインを介してデータ入力／出力バッファ３１２に入力され、列制御回路３０４へ転送される。外部Ｉ／Ｏラインはコントローラ３１８に接続している。

フラッシュメモリ装置を制御するための命令データがコントローラ３１８に入力される。命令データは、どのオペレーションが要求されたかをフラッシュメモリに知らせる。入力された命令が状態機械３１６に転送され、列制御回路３０４、行制御回路３０６、ｃソース制御３１０、ｐウェル制御回路３０８、データ入力／出力バッファ３１２を制御する。さらに状態マシン３１６は、ＲＥＡＤＹ／ＢＵＳＹやＰＡＳＳ／ＦＡＩＬのようなフラッシュメモリの状態データを出力することができる。

コントローラ３１８はホストシステムに接続されているか、接続されることができる。このホストシステムは、パーソナルコンピュータ、デジタルカメラ、パーソナルデジタルアシスタント、その他である。コントローラ３１８はホストと通信して、ホストから命令を受信し、ホストからデータを受信し、また、ホストにデータを供給し、ホストに状態情報を供給する。コントローラ３１８はホストからの命令を命令信号に変換する。この命令信号は、状態機械３１６と通信している命令回路３１４によって解釈及び実行されることができる。一般的に、コントローラ３１８には、メモリアレイに書き込み、又はメモリアレイから読み出しされるユーザデータのためのバッファメモリが内蔵されている。

１つの例証的なメモリシステムは、コントローラ３１８を含む１つの集積回路と、それぞれがメモリアレイと関連する制御とを含んでいる一又は複数の集積回路チップと、入力／出力及び状態機械回路とを備えている。一又は複数の集積回路チップ上でシステムのメモリアレイとコントローラ回路を統合することがトレンドである。メモリシステムはホストシステムの部分として組み込むか、又は、ホストシステム内に取り外し可能に挿入されるメモリカード（または他のパッケージ）内に内蔵することができる。このような取り外し可能なカードは、メモリシステム全体（例えば、コントローラを含む）を備えているか、又は、単にメモリアレイ（一又は複数）及び関連する周辺回路（ホストにコントローラ又は制御機能が組み込まれた状態）を備えていてよい。したがって、コントローラをホスト内に組み込むか、取り外し可能なメモリシステム内に実装することが可能である。

図４のいくつかの構成要素を組み合わせることができる実施形態もある。様々な設計において、図４中の、メモリセルアレイ３０２以外の一又は複数の構成要素は制御回路として考慮することができる。

図５を参照して、メモリセルアレイ３０２の構造の一例を説明する。一例として、１０２４個のブロックに区分されたＮＡＮＤフラッシュＥＥＰＲＯＭについて説明する。各ブロックに記憶されたデータは、同時に消去される。一実施形態では、ブロックは、同時に消去されるセルの最小単位である。この場合、各ブロック内には、偶数列群と奇数列群に分割された８５１２個の列群が存在する。ビットラインも偶数ビットライン（ＢＬｅ）と奇数ビットライン（ＢＬｏ）に分割されている。図５は、直列接続してＮＡＮＤストリングを形成している４つのメモリセルを示す。４つのセルは、それぞれのＮＡＮＤストリング内に内蔵されて示されているが、４つよりも多い又は少ないメモリセルを利用することができる。ＮＡＮＤストリングの一方の端末は、第１選択トランジスタＳＧＤを介して対応するビットラインに接続し、他方の端末は、第２選択トランジスタＳＧＳを介してｃソースに接続している。

読み出し及びプログラミングオペレーションの一実施形態の最中に、４２５６個のメモリセルが同時に選択される。選択されたメモリセルは同一のワードラインと、同型のビットライン（例えば、偶数ビットライン又は奇数ビットライン）を有する。したがって、５３２バイトのデータを同時に読み出し又はプログラムすることができる。同時に読み出し又はプログラムできるこれらの５３２バイトのデータによって論理ページが形成される。したがって、１つのブロックは少なくとも８個の論理ページ（それぞれが奇数と偶数のページを備える４つのワードライン）を記憶することができる。各メモリセルが２ビットのデータを記憶すると（例えばマルチレベルセル）、１つのブロックが１６個の論理ページを記憶する。本発明では、これ以外のサイズのブロック及びページを利用することもできる。さらに、本発明の実現に、図４、図５に示した構造以外の構造を利用することもできる。

一実施形態では、ｐウェルを消去電圧（例えば２０ボルト）にまで上昇させ、さらに、ソースラインとビットラインのフローティング状態において、選択したブロックのワードラインをグランドすることで、メモリセルが消去される。容量カップリングにより、選択されないワードライン、ビットライン、選択されたライン、及びｃソースも２０Ｖに上昇される。選択されたメモリセルのトンネル酸化層に強力な電界が付加され、フローティングゲートの電子が基板側に抜けると、選択されたメモリセルのデータが消去される。電子がフローティングゲートからｐウェル領域に抜けると、選択されたセルの閾値電圧が負になる。メモリアレイ全体、別個のブロック、又はセルの別のユニットにかけて消去を実行できる。

読み出し及びベリファイオペレーションにおいて、選択されたブロックの選択ゲート（ＳＧＤ、ＳＧＳ）が一又は複数の選択電圧にまで上昇され、さらに、選択されたこのブロックの選択されないワードライン（例えば、ＷＬ０、ＷＬ１、ＷＬ３）が読み出しパス電圧（例えば４．５ボルト）にまで上昇されて、トランジスタをパスゲートとして動作できるようにする。選択されたブロックの選択されたワードライン（例えばＷＬ２）は、基準電圧に接続される。この基準電圧のレベルは、当該のメモリセルの閾値電圧がこのレベルに達したかどうかを決定するために、各読み出し及びベリファイオペレーションに指定されたものである。例えば、２個のレベルのメモリセルの読み出しオペレーションでは、選択されたワードラインＷＬ２をグランドして、閾値電圧が０ｖよりも高いかどうかを検出できる。２個のレベルのメモリセルのベリファイオペレーションでは、選択されたワードラインＷＬ２を例えば２．４ｖに接続して、プログラミングの進行に従って、閾値電圧が少なくとも２．４ｖに達したかどうかがベリファイされる。ベリファイの最中、ソース及びｐウェルはゼロボルトである。選択されたビットライン（ＢＬｅ）は、例えば０．７ｖのレベルにプレチャージされる。閾値電圧がワードライン上の読み出し又はベリファイレベルよりも高い場合には、メモリセルが非導通のために、当該のビットライン（ＢＬｅ）のポテンシャルレベルが高レベルを維持する。一方、閾値電圧が読み出し又はベリファイレベルよりも低い場合には、メモリセルが導通するために、当該ビットライン（ＢＬｅ）のポテンシャルレベルが、例えば０．５Ｖ未満といった低レベルにまで低下する。ビットラインに接続したセンス増幅器がメモリセルの状態を検知する。

上述した消去、読み出し、ベリファイオペレーションは、技術上周知の技術に従って実施される。そのため、説明した詳細の多くは当業者によって変更されることが可能である。これ以外の技術上周知の読み出し及びベリファイ技術を利用することもできる。

図６は、２ビットのデータ（例えば４つのデータ状態）を記憶するメモリセルへの閾値電圧の分布を示す。一実施形態では、分布４６０は、消去状態にある（例えば「１１」を記憶している）セルの閾値電圧の分布を示す。この閾値電圧は負の閾値電圧レベルにある。分布４６２は、「１０」を記憶するセルの閾値電圧の分布を示す。分布４６４は、「００」を記憶しているメモリセルの閾値電圧の分布を示す。分布４６６は、「０１」を記憶するセルの閾値電圧の分布を示す。別の実施形態では、それぞれの分布を、上述したものとは異なるデータ状態に関連させることができる。いくつかの実施形態では、これらのデータ値（例えば論理状態）は、グレーコードアサインメント（gray code assignment）を利用して、閾値範囲に割り当てられる。フローティングゲートの閾値電圧が誤ってその近くのフィジカル状態にシフトしても、１論理ビットしか影響を受けない。メモリセルにプログラムされるデータとセルの閾電圧範囲の間の特定の関係は、メモリセルに採用されるデータエンコーディングスキーム（data encoding scheme）に依存する。例えば、米国特許第６，２２２，７６２号と、２００３年６月１３日出願の米国特許出願第１０／４６１２４４号「Tracking Cells For A Memory System」は、マルチ状態フラッシュメモリセルのための様々なデータエンコーディングスキームを開示している。これらの全体は、本願明細書に組み込まれる。さらに、本発明は２ビット以上のデータを記憶するメモリセルと共に利用することもできる。

１つの実現においては、消去状態（例えば分布４６０）にあるメモリセルをあらゆるプログラム状態（分布４６２、４６４、４６６）にプログラムすることができる。別の実施形態では、消去状態にあるメモリセルが２ステップ方法でプログラムされる。この２ステップ方法では、１つのデータ状態に記憶されたそれぞれのビットが異なる論理ページに対応している。即ち、１つのメモリセルに記憶されているそれぞれのビットは、下方論理ページと上方論理ページに関連している異なる論理ページアドレスを設けている。例えば、状態「１０」では、下方論理ページについて「０」が記憶され、上方論理ページについて「１」が記憶される。第１プログラミングステップでは、セルの閾値電圧レベルが、下方論理ページにプログラミングされるべきビットに従って設定される。このビットが論理「１」であれば、初期に消去されたために適切な状態（例えば分布４６０）にあるので、閾値電圧は変化しない。しかし、ビットが論理「０」にプログラムされるものである場合には、セルの閾値電圧が、閾値電圧分布４６２内に達するべく上昇する。

第２プログラミングステップでは、メモリセルの閾値電圧レベルが、上方論理ページ内にプログラムされるべきビットに従って設定される。上方論理ページビットが論理「１」となるべきものである場合、このセルは閾電圧分布４６０又は４６２のいずれかに関連する状態にあるため、これ以上のプログラミングは実行されない。これらの閾値電圧分布の両方は上方ページビット「１」を含んでいる。上方論理ページビットが論理「０」となるべきものであり、また、第１ステップを実施してもこのセルがまだ閾値４６０に関連した消去状態にある場合には、プログラミング工程の第２ステップにおいて、閾値電圧を閾値分布４６６内に達するべく上昇させる。上方論理ページビットが論理「０」となるべきものであり、また、第１プログラミングステップの結果、セルが閾値分布４６２に関連する状態にプログラムされた場合には、プログラミング工程の第２ステップにおいて、閾値電圧を閾値電圧分布４６４内に達するべく上昇させる。この２ステップ工程は、マルチ状態メモリをプログラミングする方法の一例である。これ以外の多くの方法、例えば１ステップ工程、２ステップ以上のステップを含む工程を利用することもできる。図６には４つの状態（２ビット）が示されているが、本発明はこれ以外にも、８つの状態、１６個の状態、３２個の状態、その他を含むマルチ状態構造と共に使用することが可能である。

一実施形態では、消去された状態と唯一のプログラム状態とを使用するメモリセルが、２個の閾値電圧分布のみを使用する。例えば、閾値電圧分布４６０を使用して消去された状態を表し、閾値電圧分布４６２を使用してプログラムされた状態を表すことができる。本発明では、これ以外の状態指定を使用することもできる。

ＥＥＰＲＯＭ又はフラッシュメモリ装置、例えばＮＡＮＤフラッシュメモリ装置をプログラムする場合、一般に、制御ゲートにプログラム電圧が印加され、ビットラインがグランドされる。チャネルからの電子がフローティングゲート内に注入されと、フローティングゲートは負にチャージされ、さらに、メモリセルの閾値電圧が上述した閾値電圧分布の１つに上昇される。一般に、制御ゲートに印加されるプログラム電圧は、一連のパルスとして印加される。一実施形態では、パルスの大きさは、パルス毎に所定のステップサイズ（たとえば０．４ｖ、０．２ｖ、又はその他）で増加する。図７は、フラッシュメモリセルの制御ゲートに印加されたプログラム電圧信号Ｖｐｇｍを示す。

プログラムパルスとプログラムパルスの間の期間に、ベリファイオペレーションが実行される。即ち、１個のセルグループ内の各々のセルのパラレルにプログラムされたプログラミングレベルが、連続したプログラミングパルス間で読み出されることで、これがプログラムされたベリファイレベルと等しいか、又はこれよりも高いかが決定される。マルチ状態フラッシュメモリセルの配列では、メモリセルが、その状態を決定するために、それぞれの状態についてベリファイステップを実行する。例えば、データを４つの状態に記録することができるマルチ状態メモリセルは、３つの比較点についてベリファイオペレーションを実行する必要がある。図８は、３つのプログラミングパルス１０ａ、１０ｂ、１０ｃを示す。（図７にこれらの各々を示している）。プログラミングパルスどうしの間には、これら３つのベリファイオペレーションを実行するための３つのベリファイパルスが存在する。システムは、３つのベリファイオペレーションに基づいて、一斉にプログラムされたメモリセル集団の各メモリセルに関連するデータ状態の閾値比較点が到達したか否かを決定することができる。ベリファイパルスのうちの１個は０ボルトである点に留意する。

本発明は、不揮発性メモリに所与量のデータをプログラムするために要する合計時間を低減する技術に関する。一実施形態は、１個の消去可能なブロック内の複数のページを一斉にプログラムし、消去ブロックサイズを増加することなく書き込みパフォーマンスを高めることで、より高速なプログラミングを提供することができる。例えば、同一のＮＡＮＤストリング上の複数のメモリセルを一斉にプログラムすることができる。１つの実現では、メモリセルを介在させる（境界メモリセルと呼ばれる）ことで、様々なデータコンディショナル・チャネル・プログラミング・ポテンシャルがＮＡＮＤストリングの離れたメモリセル間に確立される。連続したデータロード工程の後に隔離（電圧トラッピング）オペレーションを実施することで、様々な内部ポテンシャルを達成できる。以降でより詳細に説明しているこのデータロード工程は、本質的に、プログラミングに選択された、アドレスを指定したメモリセルのチャネルを、プログラミングに適した電圧ポテンシャルにし、プログラミングに選択されなかったメモリセルのチャネルをプログラミングの禁止に適した電圧ポテンシャルにする。この「データローディング」シーケンスが完了すると、選択された全ての制御ゲートは（例えば、データコンディション的にプログラムした、アドレス指定されたメモリセルの制御ゲート）、データコンディションプログラミングを実効するために、そのプログラミング電圧（例えば、一実施形態では、最大で２０ｖまでの大きさを有することができるパルス）にかけて傾斜している。

このプログラミングの大きさと、その結果得られる閾値電圧シフトは、チャネルポテンシャルと、その下に設けられたチャネル及びソース／ドレイン貯蔵所の相対的な記憶強度（即ち相対キャパシタンス）との両方に依存する。下に設けられたチャネルと、ソース／ドレイン貯蔵所は、メモリセルを禁止するべくブースティング電圧を保持するために使用される。下に設けられたチャネル、ソース／ドレイン貯蔵所は、チャネルが、プログラム中のメモリセルの０ボルト又はその付近（又はその他のターゲットポテンシャル）に留まることができるよう、ワードラインに印加された電圧を吸収するためにも使用される。下に設けられたチャネル、ソース／ドレイン貯蔵所が小さすぎる場合には（例えば、制限されたカソードプログラミング・チャージシナリオ）、プログラミングは殆ど生じないため、有効なプログラミングを得るためには多くの繰り返しが必要である。実質的により高い電圧を使用することも少しは役に立つが、これは魅力的でない上に、このような高圧を支持することで工程と回路要素により多くの負担がかかることによって、全体的な信頼性の低下と同様にプログラミングの妨害に対する脆弱性が増加してしまう。

１個のセルのチャネルと、その付近のソース／ドレインの相対キャパシタンスがこの貯蔵所カソード機能に適していない場合は、さらに多くの貯蔵所要素をつなぎ、適切な電圧レベルを保持できるようにする必要がある。例えば、４つ毎のメモリセル（即ち行）を一斉プログラミング用に設定し、これらの間に介在しているメモリセルの１個を隔離部として機能させ、他の２個の介在メモリセルに、データコンディションプログラミングのためのさらなるカソード貯蔵所キャパシタンスを提供させることで達成できる。１６個の要素ＮＡＮＤストリングを使用する場合には、一斉にプログラムされる４つのページが含まれる。これにより、（バイナリフラッシュ装置における）１６ページからなる１組を、４つのデータ書き込みオペレーションでプログラムすることができる。ＮＡＮＤストリング長がこの２倍の３２個である場合には、８ページで構成された１組を一斉にプログラムすることができ、有効なプログラミング速度もほぼ２倍になる。しかし、消去ブロックサイズも２倍になるため、ゴミ収集範囲も同じ比率で増加する。さらに、実際の書き込み速度の増加はベリファイに要する時間に比率に依存するが、これは、一斉にプログラムされるページの各々に対して別個のベリファイオペレーションを実行しなければならないことから変化しない。

この貯蔵所カソード機能のサポートを向上させるべく相対キャパシタンスを増加するために、８個毎、又は１６個毎のメモリセルを一斉にプログラムするようにし、１個の介在メモリセルを隔離部として機能させ、さらに、他の介在メモリに、データコンディションプログラミングのためのさらなるカソード貯蔵所キャパシタンスを提供させることができる。一斉にプログラムされるメモリセルの数は、追加のカソード貯蔵所キャパシタンスを提供する介在メモリセルの数に依存する点に留意すること。必要なさらなるカソード貯蔵所キャパシタンスの提供に要する介在メモリセルの数は、トランジスタとその付近のソース／ドレイン接合との装置物理学に依存する。重要なのは、必要な追加のカソード貯蔵所キャパシタンスを提供するのに十分な数の介在メモリセルを設けることである。

図９は、３２個のメモリセル５０２〜５６４を備えたＮＡＮＤストリングを示す。さらにＮＡＮＤストリングは、ソース側の選択ゲート５００とドレイン側の選択ゲート５６６を備えている。ソース側選択ゲート５００用の制御ゲートには選択信号ＳＧＳが接続されている。ドレイン側選択ゲート５６６用の制御ゲートには選択信号ＳＧＤが接続されている。図９の各メモリセルはワードラインに接続している。メモリセル５０２はワードラインＷＬ０に接続している。メモリセル５０４はワードラインＷＬ１に接続している。メモリセル５０６はワードラインＷＬ２に接続している。メモリセル５０８はワードラインＷＬ３に接続している。メモリセル５１０はワードラインＷＬ４に接続している。メモリセル５１２はワードラインＷＬ５に接続している。メモリセル５１４はワードラインＷＬ６に接続している。メモリセル５１６はワードラインＷＬ７に接続している。メモリセル５１８はワードラインＷＬ８に接続している。メモリセル５２０はワードラインＷＬ９に接続している。メモリセル５２２はワードラインＷＬ１０に接続している。メモリセル５２４はワードラインＷＬ１１に接続している。メモリセル５２６はワードラインＷＬ１２に接続している。メモリセル５２８はワードラインＷＬ１３に接続している。メモリセル５３０はワードラインＷＬ１４に接続している。メモリセル５３２はワードラインＷＬ１５に接続している。メモリセル５３４はワードラインＷＬ１６に接続している。メモリセル５３６はワードラインＷＬ１７に接続している。メモリセル５３８はワードラインＷＬ１８に接続している。メモリセル５４０はワードラインＷＬ１９に接続している。メモリセル５４２はワードラインＷＬ２０に接続している。メモリセル５４４はワードラインＷＬ２１に接続している。メモリセル５４６はワードラインＷＬ２２に接続している。メモリセル５４８はワードラインＷＬ２３に接続している。メモリセル５５０はワードラインＷＬ２４に接続している。メモリセル５２２はワードラインＷＬ２５に接続している。メモリセル５５４はワードラインＷＬ２６に接続している。メモリセル５５６はワードラインＷＬ２７に接続している。メモリセル５５８はワードラインＷＬ２８に接続している。メモリセル５６０はワードラインＷＬ２９に接続している。メモリセル５６２はワードラインＷＬ３０に接続している。メモリセル５６４はワードラインＷＬ３１に接続している。図９のＮＡＮＤストリングは、本発明を説明するために使用される。しかし、本発明はこれ以外の型の不揮発性記憶装置と共に使用することも可能である点に留意する。

例証の目的で、図９のＮＡＮＤストリング上の２個のメモリセルが一斉にプログラムされる実施形態を仮定する。１つの実現では、ＮＡＮＤストリングが２個の領域に分割される。例えば、底部領域がメモリセル５０２〜５３２を含み、頂部領域がメモリセル５３４〜５６４を含むと仮定する。プログラミング工程の最中に、頂部領域の１個のメモリセルが、底部領域の１個のメモリセルと一斉にプログラムされる。頂部領域のどのメモリセルを底部領域のどのメモリセルと対にするかを選択するのに適した方法が多数ある。一例では、頂部領域のメモリセルは、底部領域のメモリセルから離れた場所に位置する１６個のメモリセル（グループの数に分割されたＮＡＮＤストリング上の合計セル数）である。これは即ち、メモリセル５１８をメモリセル５５０と同時にプログラミングでき、メモリセル５２０をメモリセル５５２と同時にプログラミングでき、さらなる同様のプログラミングもできるということである。

図１０は、上記の技術を使用してプログラミングを行う工程の一実施形態を説明するフローチャートである。ステップ６０２では、プログラムされるメモリの部分が選択される。１つの実現では、これは、メモリ構造に適した一又は複数の書き込みユニットであってよい。書き込みユニットの一例はページと呼ばれる。別の実施形態では、別のユニット及び／又は構造も使用できる。ステップ６０４では、どこかの時点で事前プログラミング工程が使用されるが、この場合、アドレス指定されたメモリセルに、データに依存しないプログラミングを実行することで、記憶要素の疲労が一様となり、後続の消去の開始地点がより均一になる。ステップ６０６では、使用の記憶装置要素の型に応じて、消去工程が適宜実行される。適切なスマート消去工程の一例は、米国特許第５，０９５，３４４号に説明されている。この関連出願の全体は、本願明細書に組み込まれる。ステップ６０８は、消去されたメモリセルの閾値電圧を、実際の書き込みフェーズのより均一な開始範囲に位置するように設計された任意のソフトプログラミング工程を含む。一実施形態では、消去の最中（又はソフト・プログラミングの最中）にメモリセルのいずれかがベリファイに失敗した場合、このメモリセルは論理アドレススペースからマップアウトされてよい。この時点で、メモリはデータコンディションプログラミングフェーズに使用できる状態にある。

ステップ６１０では、プログラム電圧（Ｖｐｇｍ）が初期値に設定される。例えば、いくつかの実施形態では、図７の波形を使用し、ステップ６１０は初期パルスの設定を含む。さらにステップ６１０では、プログラムカウンタ（ＰＣ）がゼロに初期化される。

ステップ６１８では、様々なプログラミング状態が確立される。３２個のセルＮＡＮＤチェーン上に２個のグループを含んでいる上述の例では、２つの状態、即ち底部グループのための第１プログラミング状態と、頂部グループのための第２プログラミング状態とが確立されている。３つ以上のグループが存在する場合には（例えば、４つ、５つ、６つ、その他）、（一実施形態で）プログラミング状態はグループ毎に設定される。一つの実現では、プログラミング状態は、ソースラインに最も近いグループから順に設定される。様々なプログラミング状態を異なる時間に設定することができるが、これらの状態は全て、プログラミングパルスが印加される前の共通の時間部分について少なくとも一貫している。例えば、ステップ６１８が完了した後に、全てのグループについてプログラミング状態が確定される。

ステップ６２０では、プログラムパルスが一斉に印加される。２個のメモリセルのプログラミングを一斉に行う場合は、２個のプログラムパルスが印加される。１個のプログラムパルスがプログラミング中の第１メモリセルに印加され、これと同時に、２番目のプログラムパルスもプログラミング中の第２メモリセルに印加される。４個のメモリセルのプログラミングを一斉に行う場合は、４個のプログラムパルスが付加される。

ステップ６２２では、同時プログラミングの最中にあるメモリセルにベリフィケーション工程が実行される。ステップ６２２のベリフィケーション工程の最中に、プログラミング中のメモリセルがそのターゲット閾値電圧状態を取得した場合、このメモリセルは、このデータプログラミングセッションの残り部分でそれ以上のプログラミングを禁止される。同時プログラミング中の２個のメモリセルは、異なる時間にそれぞれのターゲット閾値電圧状態に達することで、それぞれ異なる時間にメモリセルをプログラミング禁止にすることができる。そのため、一方メモリセルがプログラミング中であり、他方のメモリセルが禁止されているという時間がある。このような状況が発生する可能性はあるが、メモリセルのプログラミング工程どうしは時間的にオーバラップする。

ステップ６２４では、閾値電圧がメモリセルのターゲット閾電圧状態であることを各メモリセルがベリファイしたか否かを決定する。その場合は、ステップ６２６で、図１０のプログラミングループから出て、プログラミング工程が成功及び完了する（状態＝パス）。全てのメモリセルがベリファイされなかった場合には、プログラムカウンタ（ＰＣ）が２０未満であるか否かが決定される。プログラムカウンタが２０未満でない場合は（ステップ６２８）、プログラミング工程が「失敗」の状態にあることを示し、再び図１０のプログラムループからブレークアウトされる（ステップ６３０）。プログラムカウンタ（ＰＣ）が２０未満の場合は、ステップ６３２で、プログラムカウンタ（ＰＣ）が１だけ増分され、プログラム電圧が次のパルスにステップアップされる。ステップ６３２の後、工程はステップ６２０に戻り、設定されたプログラミング状態がメモリセルに適用される。

図１１は、プログラム状態を確立する工程の一実施形態（図１０のステップ６１８）をより細部にわたって説明するフローチャートである。図１１のステップは、上述したＮＡＮＤストリングを２個のグループに分割する一例を実現する。説明を簡単にするために、図９のメモリセル５１８と５５０を一斉にプログラムすると仮定する。多くの例は図９のＮＡＮＤストリングに対応しているが、一斉にプログラムされるＮＡＮＤストリングが多数ある点に留意すること（例えば、上述したように、１個のブロックの全ての偶数又は奇数のビットラインを一斉にプログラムすることができる）。

ステップ７００では、ドレイン側の選択ゲート５５６がターンオンされる。例えば、Ｖｄｄを信号ＳＧＤに印加することができる。ステップ７０２では、底部グループのメモリセルのデータがビットラインに印加される。例えば、プログラムされない、底部グループメモリセルのＮＡＮＤストリングに接続しているビットラインがＶｄｄ（例えば最大２．５ボルト）のような禁止電圧を受け、プログラムされるＮＡＮＤストリングに接続しているビットラインがプログラミングを可能にする電圧（例えば最大０ボルト）を受けることができる。別の実施形態では、ビットラインは、部分的なプログラミング又は低速度のプログラミングを可能にする中間電圧（例えば１．５ｖ、又はこれ以外のボルト数値）を受けることができる。例えば、この中間電圧を使用して、雑／ファイン・プログラミング方法の一部として、プログラミングを遅れさせることができる。雑／ファイン・プログラミング方法に関する詳細な情報は次の特許文書、２００４年１月２７日出願の米国特許出願第１０／７６６，２１７号の「Efficient Verification for Coarse/Fine Programming of Non-Volatile Memory」、２００２年１月２２日出願の米国特許出願第１０／０５１，３７２号の「Non-Volatile Semiconductor Memory Device Adapted to Store A Multi-Valued Data in a Single Memory Cell」、米国特許第６，３０１，１６１号、米国特許第５，７１２，８１５号、米国特許第５，２２０，５３１号、米国特許第５，７６１，２２２号、から得られ、これらの全体は本願明細書に組み込まれる。

ステップ７０２でビットラインに印加されるデータは、底部グループのメモリセルのものである。例えば、このデータはメモリセル５１８のものである。

ステップ７０４で、ＮＡＮＤストリングに接続しているワードラインに対し、一又は複数のブースティング電圧が印加される。ビットラインで０電圧を受圧するＮＡＮＤストリングは、ブースティング電圧を消散させる。これにより、ＮＡＮＤストリング（底部グループを含む）のチャネル領域（一又は複数）が０ボルトになる。ビットラインに２．５ボルトの電圧を受圧するＮＡＮＤストリングは、ワードラインに９ボルトのブースティング電圧が印加されると、チャネル領域が例えば約７．５ボルトにまでブーストされる。

Ｖ_G−Ｖ_S＞Ｖ_THである場合に、ＮＡＮＤストリング内のトランジスタがターンオンされると考慮する。この場合、Ｖ_Gはゲートに印加される電圧、Ｖ_Sはソースにおける電圧、Ｖ_THはトランジスタの閾値電圧である。ＮＡＮＤトランジスタは対称であるため、どちら側がソースであってもドレインであっても構わない。一般的には、電圧の低い側がソースと呼ばれる。したがって、電圧が変化すると、どちら側がソースでどちら側がドレインであるかも変化する。Ｖ_GがＶ_THよりも低い場合、トランジスタがカットオフ状態になる（ソースとドレインの間は非導通である）。Ｖ_SとＶ_Dの両方が所与のＶ_Gに対応して上昇する場合には、Ｖ_G−Ｖ_S＜Ｖ_THとなり（Ｖ_D＞Ｖ_Sである点に留意）、やはり装置がカットオフ状態になる。

ＮＡＮＤストリングのプログラミングを禁止するために、禁止されるビットライン（選択されないビットラインと呼ぶ）がＶｄｄ（例えば最大２．５ボルト）にまで上昇される。一実施形態では、ドレイン側選択ゲートの制御ゲートもＶｄｄにあり、これにより選択ゲートが導通される。次に、選択されないビットライン上のＮＡＮＤストリングが、ワードラインに印加されたブースティング電圧によってブーストされて、ＮＡＮＤストリング内の電圧が上昇する。ＮＡＮＤストリング内の電圧がＶ_G−Ｖ_TH（選択ゲートの）に達すると、選択ゲートがカットオフ状態になり、ＮＡＮＤストリングがビットラインから隔離され、ＮＡＮＤストリング上の電圧がビットラインに消散しないようになる。次に、ＮＡＮＤストリング上の電圧が、Ｖ_Gよりも高くなるまで上昇を続けるが、ビットラインポテンシャルがＶ_G−Ｖ_THよりも高いため、選択ゲートはカットオフ状態に留まり、ＮＡＮＤストリング内の電圧が、上昇するブースティング電圧と共に、例えば７．５ボルトにまで上昇し続ける。チャネル内の電圧がこのブーストされたポテンシャル（例えば７．５ボルト）にある場合、トンネル誘電体にかけて生じる差は、プログラミング時間中に電子をフローティングゲート内にトネリングさせるには不十分であり、そのためデータ状態が失敗する。

ステップ７０６では、底部グループと頂部グループの間の境界セルが、各ＮＡＮＤストリングについてカットオフ状態となる。一実施形態では、境界セルは、グループ間の境界にあるメモリセルである。上述の例では、底部グループと頂部グループの間の境界セルは、メモリセル５３２又はメモリセル５３４であってよい。別の実施形態では、境界セルは、プログラム中の２個のメモリセルの中間にあるメモリセルであってよい。また別の実施形態では、境界セルは、プログラム中の２個のメモリセルの間にある別のメモリセルであってよい。１つの実現においては、境界セルは、その閾値電圧よりも低い電圧を制御ゲートに印加されたために、カットオフ状態にある。一例において、消去されたメモリセルが負の閾値電圧を有しているので、境界セルのカットオフ状態を確実に得るべく、境界セルの制御ゲートに負電圧（例えば−４ボルト）が印加される。

いくつかの実施形態では、境界セルは、やはりプログラミングが必要なメモリセルである点に留意すること。境界セルであるメモリセルがプログラムされる時になると、別のメモリセルが境界セルとなる。例えば、隣接したメモリセル、あるいは、ＮＡＮＤストリング内で２個又はそれ以上離れており、プログラミング中のメモリセルを分離しているメモリセルが、新規の境界セルになり得る。

ステップ７０８では、頂部グループのワードラインが（例えば０ボルトに）リセットされる。ステップ７１０では、頂部グループのビットラインにデータが付加される。ステップ７１２では、一又は複数のブースティング電圧が頂部グループのワードラインに印加される、その一方で、底部グループのワードラインに既に印加されている電圧は変化しない。ステップ７１０でビットラインにて０ボルトの電圧を受圧したＮＡＮＤストリングは、ステップ７１２で頂部グループに印加されたブースティング電圧を消散する。これにより、チャネル領域が０ボルト又はこの付近となる。ステップ７１０では、ビットラインに２．５ボルトの電圧を受けるＮＡＮＤストリングは、ワードラインに印加された９ボルトのブースティング電圧によってチャネル（頂部グループの）を約７．５ボルトにまでブーストする。ステップ７１４では、ドレイン側の選択ゲートが、（例えば、制御ゲート電圧を０ボルトに降下されることにより）任意でカットオフ状態にされる。

図１２は、図１１の工程に従って動作する７個の信号（Ｖ_BL、Ｖ_SGD、Ｖ_TUWL、Ｖ_BUWL、Ｖ_WL8、Ｖ_WL24、Ｖ_WL15）の行動を説明する時間線図である。図１２の信号は、図１０のステップ６１８、６２０の両方を実現する。図１２は、様々な信号を電圧対時間のグラフで示したものであることに留意すること。説明をわかり易くするために、タイムユニットに数字を付けている。１つの例証的な実現では、タイムユニットはマイクロ秒に対応している。しかし、本発明は、特定のタイミングに制限されることは全くなく、このタイムユニットは例証的な目的のみによって選択されたものである。

ビットライン電圧Ｖ_BLのグラフは、４個の実行可能なビットライン電圧信号：Ａ、Ｂ、Ｃ、Ｄを示している。タイムユニット１４まで約０ボルトである信号Ａがビットラインに印加され、これにより、底部グループの１個のメモリセルのプログラミングが可能になる。底部グループの１個のメモリセルを禁止するために、タイムユニット１４まで約２．５ボルトを維持している信号Ｂがビットラインに印加される。頂部グループの１個のメモリセルを禁止するために、タイムユニット１８から任意でタイムユニット３３にわたって、約２．５ボルトの信号Ｃがビットラインに印加される。１８タイムユニットから開始し、任意で３３タイムユニットまで約０ボルトに維持される信号Ｄがビットラインに印加されることで、頂部グループの１個のメモリセルのプログラミングが可能になる。これら任意の状態は、以降で説明するＶ_SGDの任意の波形を斟酌した場合のものである。信号Ａ又は信号Ｂのいずれかが、図１１のステップ７０２の一部としてアサートされる。信号Ｃ又は信号Ｄはいずれかがステップ７１０の一部としてアサートされる。これにより、プログラミング時には４つの実行可能な形態のビットライン電圧Ｖ_BLが存在する。（１）信号Ａに続く信号Ｃ。これは、底部グループのメモリセルをプログラムし、頂部グループのメモリセルを禁止する。（２）信号Ａに続く信号Ｄ。これは、底部グループのメモリセルをプログラムし、頂部グループのメモリセルをプログラムする。（３）信号Ｂに続く信号Ｃ。これは、底部グループのメモリセルを禁止し、頂部グループのメモリセルを禁止する。（４）信号Ｂに続く信号Ｄ。これは、底部グループのメモリセルを禁止し、頂部グループのメモリセルをプログラムする。４つの波形のどれがビットラインに印加されるかは、記憶するデータと、メモリセルの電流閾値電圧によって異なる。

ステップ７００の一部として、タイムユニット０で、ドレイン側の選択ゲートに印加された電圧Ｖ_SGDが約５ボルトにまで上昇する。タイムユニット５で、Ｖ_SGDが２．５ボルトにまで降下する。タイムユニット２０で、Ｖ_SGDが５ボルトに上昇し、その後、タイムユニット２５で、２．５ボルトにまで降下する。図１１のステップ７１４に対応して、タイムユニット３０で、Ｖ_SGDが任意で０ボルトに降下する。タイムユニット３０で、Ｖ_SGDを任意で０ｖにすることでビットラインが解放され、Ｖ_BLが変更することを許容し、このビットラインを他の目的に使用できるようになる。あるいは、プログラミングステップの期間中（例えばタイムユニット５８まで）、Ｖ_SGDを、選択した電圧レベル、即ち２．５ボルトに維持し、その後遮断することができる。この場合には、この期間中（例えば、タイムユニット５８まで）、信号Ｃ、Ｄのビットライン電圧状態Ｖ_BLも維持されなければならない。それぞれのブースティングフェーズの前に、Ｖ_SGDが５ボルトであるこの期間を使用してビットラインがプレチャージされる。

信号Ｖ_TUWLは、頂部グループのメモリセルに対応して選択されないワードライン（頂部の選択されないワードライン）上の電圧である。信号Ｖ_BUWLは、底部グループのメモリセルに接続している選択されないワードライン（底部の選択されないワードライン）上の電圧である。信号Ｖ_WL8は、底部グループをプログラムするために選択された図９のメモリセル５１８に接続している、選択されたワードラインＷ_L8上の電圧である。信号Ｖ_WL24は、頂部グループをプログラムするために選択されたメモリセル５５０に接続している、選択されたワードラインＷ_L24上の電圧である。信号Ｖ_WL15は、境界メモリセル５３２に接続しているワードラインＷ_L15上の電圧である。信号Ｖ_TUWL、Ｖ_BUWL、Ｖ_WL8、Ｖ_WL24、Ｖ_WL15は、Ｖ_SGDがビットライン／ＮＡＮＤストリングをプレチャージするべく５ボルトである初期期間中に、約１．５ボルトにまで上昇される。ブースティング電圧を提供するために、タイムユニット５にて、信号Ｖ_TUWL、Ｖ_BUWL、Ｖ_WL8、Ｖ_WL24、Ｖ_WL15は、図１１のステップ７０４に示すように約９．５ボルト（９ボルト又はこれ以外のレベルであってもよい）にまで上昇する。ビットライン上の信号Ｂを受信するＮＡＮＤストリングがブーストされ、ビットライン上の信号Ａを受信するＮＡＮＤストリングは０ボルト又はこの付近に留まる。タイムユニット１０にて、Ｖ_WL15を約−４ボルトにまで降下させることで、境界セルがカットオフ状態となる（ステップ７０６に示すとおり）。ステップ７０８では、タイムユニット１５で、信号Ｖ_TUWLとＶ_WL24を０ボルトにまで降下させることで、頂部グループのワードラインがリセットされる。Ｖ_BUWLは、タイプユニットが５５まで９．５ボルトに留まる。Ｖ_WL8は、タイムユニット３５でプログラミングが開始されるまで９．５ボルトに留まる。

この時点で、第１プログラミング状態が確立され、これがメモリセルの底部グループについて維持される。一実施形態では、底部グループトランジスタのチャネルが、プログラミングについて０ボルト又はこの付近になり、プログラミング禁止について７．５ボルト又はこの付近になる。

ステップ７１０の一部として、Ｖ_BL上に信号Ｃ又は信号Ｄのいずれかがアサートされる。信号Ｖ_TUWLとＶ_WL24は、タイムユニット２０で、ＮＡＮＤストリングのプレチャージを可能にするために約１．５ｖにまで上昇し、また、タイムユニット２５では、ステップ７１２で頂部グループにブースティングを提供するために約９．５ｖにまで上昇して、タイムユニット５５まで９．５ボルトに留まる。タイムユニット３０にて、ステップ７１４に示すとおり選択トランジスタをカットオフ状態にするために、ドレイン側の選択トランジスタの制御ゲート電圧Ｖ_SGDが任意で０ボルトにまで降下する。この時点で、第２プログラミング状態が確立され、これがメモリセルの頂部グループについて維持される。一実施形態では、頂部グループトランジスタのチャネルは、プログラミングのために０ボルト又はこの付近になるか、あるいは、プログラミングを禁止するために７．５ボルト又はこの付近になる。この時点で、第１プログラム状態と第２プログラム状態の両方が存続している点に留意すること。この例証的な波形について説明したタイムユニット間隔０〜５、２０〜２５では、Ｖ_SGDの５ｖへの上昇に関連するプレチャージ状態は任意で実施される。別の実施形態では、このようなプレチャージオペレーションは使用せず、これらのタイムユニット間隔において、Ｖ_SGDは２．５ｖレベルに維持される。

タイムユニット３５では、Ｖ_WL8、Ｖ_WL24にプログラムパルスが印加される。一実施形態では、これらパルスの大きさは１２〜２０ボルトの間で異なる。そのため、タイムユニット３５で、Ｖ_WL8、Ｖ_WL24の両方が所望のプログラムパルス電圧の大きさに上昇され、メモリセル５１８、５５０の両方が、先述したばかりのデータプログラミングステップに対応したビットラインによって指示されたとおりに、一斉にプログラムされる。このプログラムパルスはタイムユニット５５まで継続する。この時点で、Ｖ_TUWL、Ｖ_BUWL、Ｖ_WL8、Ｖ_WL24、Ｖ_WL15（さらに任意でＶ_BL、Ｖ_SGD）の全てが０ボルトに引き下げられている。

図１３は、プログラム状態を確立する工程（図１０のステップ６１８）の別の実施形態をより詳細に説明するフローチャートである。図１３のステップは、ＮＡＮＤストリングを４つのグループに分割して、共通のＮＡＮＤストリング上に４つのメモリセルを一斉にプログラミングできるようにする一例を実現する。図９のＮＡＮＤストリングを使用するこのような一実現では、第１グループはメモリセル５０２〜５１６に対応し、第２グループはメモリセル５１８〜５３２に対応し、第３グループはメモリセル５３４〜５４８に対応し、第４グループはメモリセル５５０〜５６４に対応している。例証的な１組の境界セルは、メモリセル５１６、５３２、５４８を含んでいる。別のメモリセルも境界セルとして機能できる。

図１３のステップ７５０では、ドレイン側の選択ゲート５５６がターンオンされる。例えば、信号ＳＧＤにＶｄｄを印加することができる。ステップ７０２では、ビットラインにデータが印加される。ステップ７５２でビットラインに印加されるデータは、プログラミング中の、第１グループのメモリセルのために印加されるものである。例えば、データはメモリセル５０８用である。ステップ７５４では、ＮＡＮＤストリングに接続しているワードラインに一又は複数のブースティング電圧が印加される。ステップ７５６では、第１グループと第２グループの間の境界セルがカットオフ状態となる。ステップ７５８では、カットオフ状態にされていないグループ（例えば第２グループ〜第４グループ）について、ワードラインがリセットされる。第１グループのワードラインはブースティング電圧に留まる。ステップ７６０では、第２グループのデータがビットラインに印加される。ステップ７６２で、カットオフ状態にされていないグループ（第２グループ〜第４グループ）のワードラインに、一又は複数のブースティング電圧が印加される。ステップ７６４では、第２グループと第３グループの間の境界セルがカットオフ状態になる。

ステップ７６６では、カットオフ状態にないグループ（例えば第３グループと第４グループ）のワードラインがリセットされる。第１グループ、第２グループのワードラインはブースティング電圧に留まる。ステップ７６８では、第３グループのデータがビットラインに印加される。ステップ７７０では、一又は複数のブースティング電圧が、カットオフ状態にないグループ（第３グループと第４グループ）のワードラインに印加される。ステップ７７２では、第３グループと第４グループの間の境界セルはカットオフ状態にある。

ステップ７７４では、カットオフ状態にないグループのワードライン（例えば第４グループ）がリセットされる。第１グループ、第２グループ、第３グループのワードラインはブースティング電圧に留まる。ステップ７７６では、第４グループのデータがビットラインに印加される。ステップ７７８では、一又は複数のブースティング電圧が、カットオフ状態にないグループ（第４グループ）のワードラインに印加される。ステップ７８０では、ドレイン側の選択ゲートが任意でカットオフ状態にされる。この任意の選択ゲートのカットオフの斟酌は、先に２個のグループの場合について説明したものと類似する。一実施形態では、図１３の工程は、多数のＮＡＮＤストリングに同時に実行される点に留意すること。

図１３の工程は、ＮＡＮＤストリング上の４個のメモリセルを一斉にプログラミングできるようにするための、４個のグループの使用について説明している。この図１３の工程は、ＮＡＮＤストリング上の４個以上のメモリセルを一斉にプログラミングするために、４個よりも多いグループと共に使用するよう適用できる。例えば、追加された各グループに対して、ステップ７５８〜７６４（適切なデータを付加するステップ７６０と、適切な境界セルをカットオフ状態にするステップ７６４の繰り返しを伴う）を繰り返し実行することができる。

図１４は、ベリファイ工程の一実施形態を説明するフローチャートである。１つの例証的な実現では、２個のグループに分割されたＮＡＮＤストリングに、図１４の工程が図１０のステップ６２２の一部として実行される。複数のメモリセルを一斉にプログラムする場合でも、一実施形態では、ベリフィケーション工程は連続的に実行される点に留意すること。ステップ８２０では、底部グループに対応した選択されないワードラインにパス電圧が印加される。これは、パス電圧を受圧する、底部グループのプログラミングに選択されたメモリセルを除く全てのメモリセルのワードラインである。パス電圧（例えば４．５ボルト）は、選択されないそれぞれのメモリセルが十分にターンオンされるように設計されている。ステップ８２２では、一又は複数のベリファイパルス（プログラミング中のデータの型に適したもの）が、底部グループのプログラミングに選択されたメモリセルに対応するワードラインに印加される。ステップ８２２は、上述したビットラインのプレチャージをさらに含んでいてよい。各ベリファイパルスについてデータが感知される。１個のベリファイパルスはバイナリメモリ記憶装置に使用され、これ以外の複数のベリファイパルス（例えば図８に示したとおりの、状態総数−１）は複数状態のメモリ記憶装置に使用される。ステップ８２４では、メモリセルがそのターゲット閾値電圧状態に達したかどうかをシステムが決定する。メモリセルがそのターゲット閾値電圧状態に達した場合には、ステップ８２６では、（例えば、そのビットライン電圧をＶｄｄに上昇させることにより）メモリセルがそれ以降のプログラミングからロックアウトされて、このプログラミングセッション期間でのこのメモリセルのプログラミングが終了する。

ステップ８２８では、頂部グループに対応した選択されないワードラインにパス電圧が印加される。これは、頂部グループのプログラミングに選択されたメモリセルを除く全てのワードラインがパス電圧を受圧する。パス電圧（例えば４．５ボルト）は、選択されないメモリセルを十分にターンオンするように設計されている。ステップ８３０では、頂部グループのプログラミングに選択されたメモリセルに対応するワードラインに、一又は複数のベリファイパルスが印加される。ステップ８３０はさらに、上述したようにビットラインのプレチャージを含んでいてよい。それぞれのベリファイパルスについてデータが感知される。ステップ８３２では、メモリセルがそのターゲット閾値電圧に達したかどうかをシステムが決定する。メモリセルがそのターゲット閾値電圧に達している場合には、ステップ８３４（ステップ８２６と類似）にて、メモリセルが（例えば、そのビットライン電圧をＶｄｄに上昇させることで）それ以降のプログラミングからロックアウトされる。図１４の工程は、複数のＮＡＮＤストリングに対して一斉に実行される点に留意すること。さらに、図１４の工程は、さらなる各グループに対してステップ８２０〜８２６を繰り返すことで、３個以上のグループに使用するように適合できる。

前述の本発明の詳細な説明は、例証及び説明の目的で提示されたものである。この詳細な説明は、網羅的なもの、又は本発明を説明と全く同じ形態に制限するものを意図していない。上述の示唆を鑑みた多くの改良及び変更が可能である。説明した実施形態は、当業者が、本発明を様々な実施形態において、又、考案された特定の使用に合った様々な改良と共に利用できるよう、本発明の原理及びその実用的な使用を最良に説明するべく選択されたものである。本発明の範囲は、付属の特許請求の範囲によって定義されるものとする。

ＮＡＮＤストリングの平面図を示す。 ＮＡＮＤストリングの等価回路線図を示す。 ＮＡＮＤストリングの断面図を示す。 本発明の様々な特徴が実現される不揮発性メモリシステムの一実施形態のブロック線図を示す。 メモリアレイの組織の一例を示す。 マルチ状態不揮発性メモリ装置の閾値電圧分布を示す。 時間に沿って大きさが増加するプログラミングパルスのセットを表すプログラミング電圧信号を示す。 図７の信号からの３つのプログラミングパルスと、そのプログラムパルス間のベリフィケーションパルスを示す。 ＮＡＮＤストリングを示す。 フラッシュメモリをプログラムする工程の一実施形態を説明するフローチャートを示す。 プログラム状態を確立する工程の一実施形態を説明するフローチャートを示す。 プログラム工程中における様々な信号の振舞いを説明する時間線図を示す。 プログラム状態を確立する工程の一実施形態を説明するフローチャートを示す。 ベリファイ工程の一実施形態を説明するフローチャートを示す。

Claims (40)

1. 不揮発性記憶装置をプログラムする方法であり、
   第１ＮＡＮＤストリングの第１不揮発性記憶要素をプログラムすることと、
   前記第１ＮＡＮＤストリングの第２不揮発性記憶要素をプログラムすることを備えており、
   前記第１不揮発性記憶要素の前記プログラミングは、前記第２不揮発性記憶要素の前記プログラミングと時間的にオーバラップする方法。
2. 第１不揮発性記憶要素をプログラムする前記ステップは、前記第１不揮発性記憶要素の制御ゲートに第１プログラムパルスを付加することを有しており、
   第２不揮発性記憶要素をプログラムする前記ステップは、前記第１不揮発性記憶要素の前記制御ゲートに前記第１プログラムパルスを付加する一方で、前記第２不揮発性記憶要素の制御ゲートに第２プログラムパルスを付加することを有している請求項１の方法。
3. 第１不揮発性記憶要素をプログラムする前記ステップは、前記第１不揮発性記憶要素に対して第１プログラム状態を確立することを有しており、
   第２不揮発性記憶要素をプログラムする前記ステップは、前記第２不揮発性記憶要素に対して第２プログラム状態を確立することを有しており、
   前記第２プログラム状態は前記第１プログラム状態とは異なる請求項１の方法。
4. 前記第１プログラム状態は、０ボルトのチャネル電圧、又は０ボルトに近いチャネル電圧を有しており、
   前記第２プログラム状態は、禁止レベルにあるチャネル電圧、又は禁止レベルに近いチャネル電圧を有している請求項３の方法。
5. 前記第１プログラム状態は、０ボルトのチャネル電圧、又は０ボルトに近いチャネル電圧を有しており、
   前記第２プログラム状態は、プログラミングを遅速化するが禁止はしないレベルのチャネル電圧、又はプログラミングを遅速化するが禁止はしないレベルに近いレベルのチャネル電圧を有している請求項３の方法。
6. 前記第１不揮発性記憶要素をプログラムする一方で、第２ＮＡＮＤストリングの第３不揮発性記憶要素をプログラムすることと、
   前記第２不揮発性記憶要素をプログラムする一方で、前記第２ＮＡＮＤストリングの第４不揮発性記憶要素をプログラムすることをさらに備えており、
   前記第３不揮発性記憶要素の前記プログラミングは、前記第４不揮発性記憶要素の前記プログラミングと時間的にオーバラップする請求項１の方法。
7. 前記第１ＮＡＮＤストリングの第３不揮発性記憶要素をプログラムすることをさらに備えており、
   前記第３不揮発性記憶要素の前記プログラミングは、前記第１不揮発性記憶要素の前記プログラミングと時間的にオーバラップする請求項１の方法。
8. 前記第１ＮＡＮＤストリングの第４不揮発性記憶要素をプログラミングすることをさらに備えており、
   前記第４不揮発性記憶要素の前記プログラミングは、前記第１不揮発性記憶要素の前記プログラミングと時間的にオーバラップする請求項７の方法。
9. 前記第１ＮＡＮＤストリングは、不揮発性記憶要素の第１グループと不揮発性記憶要素の第２グループを有しており、
   前記第１グループは、前記第１不揮発性記憶要素を有し、
   前記第２グループは、前記第２不揮発性記憶要素を有し、
   前記第１ＮＡＮＤストリングは、前記第１グループと前記第２グループの間において、少なくともある期間機能する境界記憶要素を有し、
   前記第１ＮＡＮＤストリングは、選択ゲートを有している請求項１の方法。
10. 第１不揮発性記憶要素をプログラムする前記ステップと第２不揮発性記憶要素をプログラムする前記ステップは、
    前記第１ＮＡＮＤストリングに対応したビットラインに第１値を付加することと、
    前記第１値に基づいて前記第１グループに対して第１状態を作成するために、前記第１ＮＡＮＤストリングに対応したワードラインをブーストすることと、
    前記第１グループの前記第１状態を維持するために、前記境界記憶要素をカットオフ状態にすることと、
    前記ビットラインに第２値を付加することと、
    前記第２値に基づいて前記第２グループに対して第２状態を作成するために、前記第１ＮＡＮＤストリングに対応した前記ワードラインの少なくとも一部をブーストすることを有しており、
    前記第１状態と前記第２状態が時間的にオーバラップする請求項９の方法。
11. 前記第１不揮発性記憶要素をプログラムする前記ステップは、前記第１不揮発性記憶要素の制御ゲートに第１プログラムパルスを付加することを有しており、
    前記第２不揮発性記憶要素をプログラムする前記ステップは、前記第１不揮発性記憶要素の前記制御ゲートに前記第１プログラムパルスを付加する一方で、前記第２不揮発性記憶要素の制御ゲートに第２プログラムパルスを付加することを有している請求項１０の方法。
12. 前記第１不揮発性記憶要素と前記第２不揮発性記憶要素は、マルチ状態のＮＡＮＤフラッシュメモリトランジスタである請求項１の方法。
13. 前記第１ＮＡＮＤストリングは、取り外し可能なメモリカードに設けられている請求項１の方法。
14. 不揮発性揮発要素をプログラムする方法であり、
    第１不揮発性記憶要素をプログラムすることと、
    前記第１不揮発性記憶要素をプログラムする一方で、第２不揮発性記憶要素をプログラムすることを備えており、
    前記第１不揮発性記憶要素と前記第２不揮発性記憶要素は、共通の選択ラインに対応したチャネルを有する不揮発性記憶要素のグループの一部である方法。
15. 前記第１不揮発性記憶要素の前記プログラミングは、前記第１不揮発性記憶要素に対して第１プログラム状態を確立することを有し、
    前記第２不揮発性記憶要素の前記プログラミングは、前記第２不揮発性記憶要素に対して第２プログラム状態を確立することを有し、
    前記第２プログラム状態は前記第１プログラム状態とは異なる請求項１４の方法。
16. 第３不揮発性記憶要素をプログラミングすることと、
    第４不揮発性記憶要素をプログラムすることをさらに備えており、
    前記第３不揮発性記憶要素は、不揮発性記憶要素の前記グループの一部であり、
    前記第３不揮発性記憶要素の前記プログラミングは、前記第１不揮発性記憶要素の前記プログラミングと時間的にオーバラップしており、
    前記第４不揮発性記憶要素は、不揮発性記憶要素の前記グループの一部であり、
    前記第４不揮発性記憶要素の前記プログラミングは、前記第１不揮発性記憶要素の前記プログラミングと時間的にオーバラップする請求項１４の方法。
17. 第１不揮発性記憶要素をプログラムする前記ステップと第２不揮発性記憶要素をプログラムする前記ステップは、
    共通のビットラインに第１値を付加することと、
    前記第１値に基づき前記第１不揮発性記憶要素に対して第１状態を作成するために、前記グループに対応したワードラインをブーストすることと、
    前記第１不揮発性記憶要素の前記第１状態を維持するために、前記グループに対応した境界記憶要素をカットオフ状態にすることと、
    前記共通ビットラインに第２値を付加することと、
    前記第２値に基づき第２不揮発性記憶要素に対して第２状態を作成するために、前記グループに対応した前記ワードラインの少なくとも一部をブーストすることを有しており、
    前記第１状態と前記第２状態は時間的にオーバラップする請求項１４の方法。
18. 前記第１不揮発性記憶要素と前記第２不揮発性記憶要素は、ＮＡＮＤフラッシュメモリ装置であり、
    前記共通選択ラインは、ドレイン側の選択ゲート制御ラインである請求項１７の方法。
19. 前記第１不揮発性記憶要素と前記第２不揮発性記憶要素は、マルチ状態のＮＡＮＤフラッシュメモリ装置であり、
    前記第１不揮発性記憶要素を前記プログラムすることは、前記第１不揮発性記憶要素の閾値電圧を第１のプログラムされた状態にまで上昇させることを有しており、
    前記第２不揮発性記憶要素を前記プログラムすることは、前記第２不揮発性記憶要素の閾値電圧を第２のプログラムされた状態にまで上昇させることを有している請求項１４の方法。
20. 共通のソース／ドレイン制御ラインと共通の選択ラインとに対応した不揮発性記憶要素のグループと、
    制御回路を備えており、
    前記グループは、第１不揮発性記憶要素と第２不揮発性記憶要素を有しており、
    前記制御回路は、前記第１不揮発性記憶要素をプログラムすることを生じさせ、
    前記制御回路は、前記第１不揮発性記憶要素の前記プログラミング中に、前記第２不揮発性記憶要素をプログラムすることを生じさせる不揮発性記憶システム。
21. 前記制御回路は、前記第１不揮発性記憶要素に対して第１プログラム状態を確立し、前記第２不揮発性記憶要素に対して第２プログラム状態を確立し、
    前記第２プログラム状態は前記第１プログラム状態とは異なる請求項２０の不揮発性記憶システム。
22. 前記グループは、第３不揮発性記憶要素と第４不揮発性記憶要素を有しており、
    前記制御回路は、前記第１不揮発性記憶要素の前記プログラミング中に、前記第３不揮発性記憶要素をプログラムすることを生じさせ、
    前記制御回路は、前記第１不揮発性記憶要素の前記プログラミング中に、前記第４不揮発性記憶要素をプログラムすることを生じさせる請求項２０の不揮発性記憶システム。
23. 前記制御回路は、
    前記共通ソース／ドレイン制御ラインに第１値を付加することと、
    前記第１値に基づき前記第１不揮発性記憶要素に対して第１状態を作成するために、前記グループに対応したワードラインをブーストすることと、
    前記第１不揮発性記憶要素の前記第１状態を維持するために、前記グループに対応した境界記憶要素をカットオフ状態にすることと、
    前記共通のソース／ドレイン制御ラインに第２値を付加することと、
    前記第２値に基づき第２不揮発性記憶要素に対して第２状態を作成するために、前記グループに対応した前記ワードラインの少なくとも一部をブーストすることを有する方法を実行するものであり、
    前記第１状態と前記第２状態は時間的にオーバラップする請求項２０の不揮発性記憶システム。
24. 前記制御回路は、前記第１不揮発性記憶要素の制御ゲートに第１プログラムパルスを付加することにより、前記第１不揮発性記憶装置要素をプログラムし、
    前記制御回路は、前記第１不揮発性記憶要素の前記制御ゲートに前記第１プログラムパルスを付加する一方で、前記第２不揮発性記憶要素の制御ゲートに第２プログラムパルスを付加することにより、前記第２不揮発性記憶要素をプログラムする請求項２３の不揮発性記憶システム。
25. 前記不揮発性記憶要素のグループは、ＮＡＮＤストリングのＮＡＮＤフラッシュメモリ装置を有しており、
    前記共通のソース／ドレイン制御ラインは、前記ＮＡＮＤストリングのビットラインであり、
    前記共通の選択ラインは、前記ＮＡＮＤストリングのドレイン側の選択ゲート制御ラインである請求項２４の不揮発性記憶システム。
26. 前記制御回路は、制御装置、状態機械、復号器、センス増幅器を有している請求項２０の不揮発性記憶システム。
27. 不揮発性記憶装置をプログラムする方法であり、
    第１不揮発性記憶要素に対して第１プログラム状態を確立することと、
    前記第１プログラム状態の存続中に、第２不揮発性記憶要素に対して第２プログラム状態を確立することと、
    前記第１プログラム状態を使用して前記第１不揮発性記憶要素をプログラムし、前記第２プログラム状態を使用して前記第２不揮発性記憶要素をプログラムすることを備えており、
    前記第１不揮発性記憶要素が前記第２不揮発性記憶要素とは異なるレベルにプログラミングされるように、前記第１プログラム状態は前記第２プログラム状態とは異なっており、
    前記第１不揮発性記憶要素と前記第２不揮発性記憶要素は、共通のソース／ドレイン制御ラインと共通の選択ラインとに対応した不揮発性記憶要素のグループの一部である方法。
28. 前記プログラミングは、前記第１不揮発性記憶要素にプログラムパルスを付加し、前記第２不揮発性記憶要素にプログラムパルスを付加する請求項２７の方法。
29. 第１プログラム状態を確立することは、前記共通のソース／ドレイン制御ラインに第１値を付加し、前記グループに対応したワードラインをブーストし、前記グループに対応した境界不揮発性記憶要素をカットオフ状態にすることを有しており、
    第２プログラム状態を確立することは、前記共通ソース／ドレイン制御ラインに第２値を付加し、前記共通ソース／ドレイン制御ラインに対応した前記ワードラインの少なくとも一部をブーストすることを有している請求項２７の方法。
30. 前記第１不揮発性記憶要素と前記第２不揮発性記憶要素は、ＮＡＮＤストリングのＮＡＮＤフラッシュメモリ装置であり、
    前記共通ソース／ドレイン制御ラインは、前記ＮＡＮＤストリングに接続されたビットラインであり、
    前記共通選択ラインは、前記ＮＡＮＤストリングのドレイン側の選択ゲート制御ラインであり、
    前記第１不揮発性記憶要素の前記プログラミングは、前記第２不揮発性記憶要素の前記プログラミングと時間的にオーバラップする請求項２９の方法。
31. 不揮発性記憶システムであり、
    共通のソース／ドレイン制御ライン及び共通の選択ラインに対応した不揮発性記憶要素のグループと、
    制御回路を備えており、
    前記グループは、第１不揮発性記憶要素と第２不揮発性記憶要素を有しており、
    前記制御回路は、前記第１不揮発性記憶要素に対して第１プログラム状態を確立するとともに、前記第１プログラム状態の存続中に前記第２不揮発性記憶要素に対して別の第２プログラム状態を確立し、
    前記制御回路は、前記第１プログラム状態に基づいて前記第１不揮発性記憶要素をプログラムすることを生じさせ、前記第２プログラム状態に基づいて前記第２不揮発性記憶要素をプログラムすることを生じさせる不揮発性記憶システム。
32. 前記第１不揮発性記憶要素を前記プログラムすることは、前記第１不揮発性記憶要素にプログラムパルスを付加することを有し、
    前記第２不揮発性記憶要素を前記プログラムすることは、前記第２不揮発性記憶要素にプログラムパルスを付加することを有している請求項３１の不揮発性記憶システム。
33. 前記第１プログラム状態を確立することは、前記共通ソース／ドレイン制御ラインへの第１値の付加を生じさせ、前記グループに対応したワードラインに一又は複数のブースティング電圧を印加させ、前記グループに対応した境界不揮発性記憶要素をカットオフ状態にすることを有しており、
    前記第２プログラム状態を確立することは、前記共通ソース／ドレイン制御ラインへの第２値の付加を生じさせ、前記グループに対応した前記ワードラインの少なくとも一部にブースティング電圧を印加させる請求項３１の不揮発性記憶システム。
34. 前記第１不揮発性記憶要素と前記第２不揮発性記憶要素は、ＮＡＮＤストリングのＮＡＮＤフラッシュメモリ装置であり、
    前記共通ソース／ドレイン制御ラインは、前記ＮＡＮＤストリングに接続しているビットラインであり、
    前記共通選択ラインは、前記ＮＡＮＤストリングのドレイン側の選択ゲート制御ラインであり、
    前記第１不揮発性記憶要素の前記プログラミングは、前記第２不揮発性記憶要素の前記プログラミングと時間的にオーバラップする請求項３１の不揮発性記憶システム。
35. 前記第１不揮発性記憶要素をプログラムすることは、前記第１不揮発性記憶要素にプログラムパルスを付加することを有し、
    前記第２不揮発性記憶要素をプログラムすることは、前記第２不揮発性記憶要素にプログラムパルスを付加することを有し、
    前記第１プログラム状態を確立することは、前記共通ソース／ドレイン制御ラインへの第１値の付加を生じさせ、前記グループに対応したワードラインに一又は複数のブースティング電圧を印加させ、前記グループに対応した境界不揮発性記憶要素をカットオフ状態にすることを有しており、
    前記第２プログラム状態を確立することは、前記共通ソース／ドレイン制御ラインへの第２値の付加を生じさせ、前記グループに対応した前記ワードラインの少なくとも一部にブースティング電圧を印加させることを有している請求項３４の不揮発性記憶システム。
36. 不揮発性記憶装置をプログラムする方法であり、
    第１ＮＡＮＤストリングの第１不揮発性記憶要素に対して第１プログラム状態を確立することと、
    前記第１プログラム状態の存続中に、前記第１ＮＡＮＤストリングの第２不揮発性記憶要素に対して第２プログラム状態を確立することと、
    前記第１プログラム状態を使用して前記第１不揮発性記憶要素をプログラムし、前記第２プログラム状態を使用して前記第２不揮発性記憶要素をプログラムすることを備えており
    前記第１プログラム状態は前記第２プログラム状態とは異なる方法。
37. 不揮発性記憶装置をプログラムする方法であり、
    ビットラインに第１値を付加することと、
    前記第１値に基づいて第１状態を作成するために、前記ビットラインに対応している不揮発性記憶要素のグループであって、その不揮発性記憶要素のグループに対応したワードラインをブーストすることと、
    前記グループの第２不揮発性記憶要素の前記第１状態を維持するために、前記グループの第１不揮発性記憶要素をカットオフ状態にすることと、
    前記ビットラインに第２値を付加することと、
    前記第２値に基づいて前記グループの第３不揮発性記憶要素に対して第２状態を作成するために、前記ワードラインの少なくとも一部をブーストすることと、
    前記第２不揮発性記憶要素と前記第３不揮発性記憶要素をプログラムすることを備えており、
    前記第１状態と前記第２状態は時間的にオーバラップする方法。
38. 前記第２不揮発性記憶要素と前記第３不揮発性記憶要素をプログラムすることは、前記第２不揮発性記憶要素にプログラムパルスを付加し、前記第３不揮発性記憶要素にプログラムパルスを付加することを備えている請求項３７の方法。
39. 前記不揮発性記憶要素のグループは、ＮＡＮＤストリングである請求項３７の方法。
40. 前記第１不揮発性記憶要素、前記第２不揮発性記憶要素、前記第３不揮発性記憶要素は、ＮＡＮＤストリングのマルチ状態のＮＡＮＤフラッシュメモリ装置である請求項３７の方法。

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