TWI287228B - Concurrent programming of non-volatile memory - Google Patents

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1287228 九、發明說明： 【發明所屬之技術領域】 t 本發明係關於編程非揮發性記憶體之技術。 【先前技術】 半導體$己憶體裝置用於各種電子裝置中已逐漸變得風 、 行。舉例而言，非揮發性半導體記憶體用於蜂巢式電話、 $ 數位相機、個人數位助理、行動計算裝置、非揮發性計算 裝置及其它裝置中。電可擦可程式唯讀記憶體（eepr〇m) 瞻 及快閃記憶體在最風行之非揮發性半導體記憶體之列。 EEPROM及快閃記憶體皆利用位於半導體基板中之通道 區域上方且與其絕緣之浮動閘極。該浮動閘極位於源極與 • 汲極區域之間。一控制閘極提供於該浮動閘極上方且與該 W 浮動閘極絕緣。電晶體之臨限電壓由保留在浮動閘極上之 電荷量所控制。意即，在接通電晶體以允許在其源極與没 極之間傳導前必須施加於控制閘極之最小電壓量由浮動閘 極上之電荷位準控制。 馨 $ #eepr〇m及㈣記㈣裝置具有詩儲存兩範圍之 電荷的浮動閘極’且因此，該記憶體單元可在兩狀態（已 擦除狀態及已編程狀態)之間被編程/擦除。當編程EEP麵 或諸如NAND(反及)快閃記憶體裝置之快閃記憶體裝置 時’通常將-編程電壓施加於控制閘極且將位元線接地。 將來自通道之電子注入浮動閘極中。當電子積累於浮動閑 極中時，浮動閑極變得帶負電且記憶體單元之臨限電壓被 升高’以使得記憶體單元處於已編程狀態。可在2〇03年3 102435.doc 1287228 • 月5日申請之題為"Self Boosting Technique"之美國專利申 請案第10/379,608號及2003年7月29日申請之題為 "Detecting Over Programmed Memory”之美國專利申請案第 10/629,068號中找到關於編程之更多資訊，該等兩申請案 以全文引用的方式倂入本文中。 藉由識別由禁止電壓範圍所分隔之多個、不同之經允許 經編程的臨限電壓範圍來實施多狀態快閃記憶體單元。每 一不同臨限電壓範圍對應於該組資料位元之一預定值。 _ 通常，施加於控制閘極之編程電壓係作為一系列脈衝來 施加。使該等脈衝之量值隨每一連續脈衝而增大一預定步 長（例如0.2 V、0.4 V或其它）。在脈衝之間的時期，進行 • 驗證操作。隨著可編程狀態之數目增大，驗證操作之數目 W 增大且需要更多時間。一用於減小驗證之時間負擔的方法 為使用一更有效之驗證方法，其諸如在2〇〇2年12月5曰申 請之美國專利申請案第10/314,055號”Smart Verify如 ❿ Multi-State Memories”中所揭示之方法，該申請案以全文 引用的方式併入本文中。然而，存在對盡可能快地編程之 記憶體裝置的消費需求。舉例而言，在快閃記憶卡上儲存 影像之數位相機的使用者不願在照片之間等待。 因此，進一步需要減少編程非揮發性記憶體所需之時間 量。 【發明内容】 本發明粗略地描述係關於減少編程非揮發性記憶體所需 之時間的技術。 102435.doc 1287228 本發明之-實施例包括編程—組非揮發性儲存元件之一 非揮發性健存元件並編程該組非揮發性儲存元件之一 =非揮發性儲存元件。該第—非揮發性錯存元件之編程 在時間上與該第二非揮發性儲存元件之編程重疊。在一實 例=例中，第一非揮發性儲存元件及第二非揮發性儲存 為在相同NAND串上之勵〇快閃記憶體元件。 本^月之某些實施例包括建立一用於一第一非揮發性健 子:之第-編程條件並在該第—編程條件持續的同時建 -用於-第二非揮發性儲存元件之第二編程條件。該第 二=件可不同於該第二編程條件。第一非揮發性儲存 二非揮發性儲存元件為與—共同源極/沒極控制 体ΓΓ—組非揮發性館存元件的一部分。使用第一編程 t來編程第一非揮發性儲存元件，且使用第二編程條件 來編程第二非揮發性儲存元件。 一實例性實施例包括將—第一值施加於一位元線、提昇 〜该位70線相關之字元線以基於該第-值產生一第一條 2及斷開-與該位元線相關之邊界非揮發性儲存元件以 第、與該位元線相關之特定非揮發性儲存元件的該 3=件。將-第二值施加於該位元線，且提昇與該位元 ί相關之該等字元線之至少-子組，以產生-用於-不同 =揮發性健存元件之第二條件。該第一條件及該第二條件 條件來編程。 儲存70件皆基於該等相關 本考X月之各種實加例包括編程一或多個非揮發性儲存元 102435.doc 1287228 件。舉例而言，本發明可用於編程快閃記憶體裝置（或其 匕類！之非揮發性儲存元件）之陣列。一實施例利用 K門η己隐體。在某些實例性實施例中，一或多個非揮發性 儲存元件之編程由控制電路執行或在控制電路之指導下執 行。控制電路之組件可基於特定用途而不同。舉例而言， 控制電路Τ包括下列組件之任意叫固組件或下驗件之兩 個或兩個以上組件的任意組合：控制器、指令電路、狀態 機列&制、行控制 '源極控制、ρ胖或η牌控制，或執行 相似功能性之其它電路。 本發明之此等及其它目標及優點將由以下說明而變得更 加π晰，其中已結合圖式來闡述本發明之較佳實施例。 【實施方式】 藉由實例而不是隨附圖式之數字的限制來說明本發明， 在忒等圖式中相似之參考表示相似之元件。應注意，在此 揭示案中對一（an or one)實施例之參考不一定是相同之實 施例，且該等參考意謂至少一個。 在以下說明中，將描述本發明之各種態樣。然而，對於 熟習此項技術者很明顯，可用本揭示案之僅一些態樣或所 有態樣來實施本發明。為解釋之目的，陳述了具體數目、 材料及組悲以提供對本發明的透徹理解。然而，對於熟習 此項技術者很明顯，無需所有該等細節便可實踐本發明。 在其它情況下，為了不混淆本發明，省略或簡化了熟知之 特徵。 將以最有助於理解本發明之方式將各種實施例依次描述 102435.doc 1287228 為多個離散步驟。然而，此描述之次序不應被解釋為隱含 此等操作必然與次序相關。 適於實施本發明之記憶體系統的一實例使用NAND快閃 δ己憶體結構’其包括在兩選擇閘極之間串行排列多個電晶 體。串行電晶體及選擇閘極被稱作NAND串。圖1為展示一 NAND串之俯視圖。圖2為其等效電路。圖1及圖2所述之 NAND串包括串行且夾於一第一選擇閘極12〇與一第二選擇 閘極122之間的四個電晶體10〇、1〇2、1〇4及1〇6。選擇間 極120將NAND串連接至位元線126。用於NAND串上之電 晶體的該等通道之每一者由位元線126實現。選擇閘極122 將NAND串連接至源極線128。藉由將適當電壓施加於控制 閘極120CG來控制選擇閘極120。藉由將適當電壓施加於 控制閘極122CG來控制選擇閘極122。每一該等電晶體 100、102、104及106均具有一控制閘極與一浮動閘極。電 晶體100具有控制閘極100CG及浮動閘極100FG。電晶體 102包括控制閘極102CG及浮動閘極i〇2FG。電晶體1〇4包 括控制閘極104CG及浮動閘極104FG。電晶體1〇6包括一抑 制閘極106CG及浮動閘極106FG。控制閘極l〇〇CG連接至 字元線WL3，控制閘極102CG連接至字元線WL2，控制閉 極104CG連接至字元線WL1，且控制閘極i〇6CG連接至字 元線WL0。在一實施例中，電晶體1〇〇、1〇2、104及1〇6均 為記憶體單元。在其它實施例中，該等記憶體單元可包括 多個電晶體或可不同於圖1及圖2所述之記憶體單元。選擇 閘極120連接至選擇線SGD。選擇閘極128連接至選擇線 102435.doc 1287228 SGS 〇 圖3提供上述NAND串之橫截面圖。如圖3所述，Nand 串之該等電晶體形成於p阱區域140中。每一電晶體包括一 由控制閘極（100CG、102CG、104CG及106CG)及浮動閉極 (100FG、102FG、104FG及106FG)組成之堆疊閘極結構。 浮動閘極形成於一氧化物或其它介電薄膜之頂部的p畔表 面上。控制閘極位於浮動閘極上方，且一多晶矽間（inter_ polysilicon)介電層分離控制閘極與浮動閘極。記憶體單元 (100、102、104、106)之控制閘極形成字元線。相鄰單元 之間共同N+摻雜層130、132、134、136及138，藉此將該 等單元彼此串行連接以形成一 NAND串。此等N+摻雜層形 成每一該等單元之源極及汲極。舉例而言，N+摻雜層13〇 充當電.晶體122之汲極及電晶體1〇6之源極，N+摻雜層132 充當電晶體106之汲極及電晶體1〇4之源極，摻雜區域 134充當電晶體1〇4之汲極及電晶體1〇2之源極，摻雜區 域136充當電晶體1〇2之汲極及電晶體1〇〇之源極，且N+摻 雜層138充當電晶體1〇〇之汲極及電晶體12〇之源極。N+摻 雜層126連接至該NAND串之位元線，而N+摻雜層128連接 至多個NAND串之一共同源極線。 應注意，儘管圖1 -3展示在NAND串中的四個記憶體單 元’但使用四個電晶體僅作為一實例而提供。nand串可 具有少於四個記憶體單元或多於四個記憶體單元。舉例而 言’某些NAND串將包括8個記憶體單元、i 6個記憶體單 元、32個記憶體單元，等等。本文之討論不限於一 nand 102435.doc 1287228 串中之任何特定數目之記憶體單元。 每一記憶體單元可儲存以類比或數位形式表示之資料。 =存-位元之數位資料時’記憶體單元之可能的臨限電 壓辄圍被分為兩個封圍，為其指派邏輯資料"丨，，及"0"。在 NA·型快閃記憶體之—實例中，在記憶體單元被擦除 後’ 限電壓為負且被界定為邏輯q"。在編程操作後， 限電壓為正且被界定為邏輯"〇，，。當臨限電壓為負且試 圖進行讀取時’記憶體單元將接通以指示正儲存邏輯一。 當臨限電壓為正且試圖進行讀取操作時，記憶體單元將不 接通，其指示儲存了邏輯零。記憶體單元亦可儲存多個狀 恶，舉例而言，藉此儲存多位元之數位資料。在儲存多個 狀態之資料的狀況下，可能之臨限電壓的範圍被分為該等 狀悲之數目。舉例而言，若使用四個狀態，則將有四個臨 限電壓範圍指派給資料值”u”、” 10”、”01 ”及"00,，。在 NAND型δ己憶體之一實例中，在擦除操作後，臨限電壓為 負且被界定為” 11 ’’。正的臨限電壓用於狀態”丨〇"、，，〇丨"及 ，，00，，〇 在以下美國專利/專利申請案中提供了 NAND型快閃記憶 體及其操作之相關實例：美國專利第5，570,3 i 5號、美國專 利第5,774,397號、美國專利第6,〇46,935號、美國專利第 5,3 86,422號、美國專利第6,456,528號及美國專利申請案第 09/893,277號（公開案第1；82003/0002348號），所有該等專 利/專利申請案以全文引用的方式併入本文中。其它類型 之非揮發性記憶體亦可用於本發明。 102435.doc . π . 1287228 圖4為可用於實施本發明之快閃記憶體系統的一實施例 之方塊圖。記憶體單元陣列3 02由行控制電路3 〇4、列控制 電路306、共同源極（c-source)控制電路31〇&p阱控制電路 308來控制。行控制電路3〇4連接至記憶體單元陣列3〇2之 位元線’以讀取餘存於記憶體單元中之資料，判定記憶體 單元在編程操作期間之狀態，且控制位元線之電位位準以 促進編程或禁止編程。列控制電路306連接至字元線，以 選擇該4子元線之一者來施加讀取電壓，施加編程電壓且 施加擦除電壓。共同源極控制電路3 1 〇控制連接至記憶體 單元之共同源極線（圖5中標記為”C源極，，）。p牌控制電路 308控制p阱電壓。 儲存於記憶體單元中之資料由行控制電路3〇4讀出且經 資料輸入/輸出緩衝器3 12輸出至外部I/O線。待儲存於記憶 體單元中之編程資料經外部I/O線輸入至資料輸入/輸出緩 衝器312且傳送至行控制電路3〇4。外部1/〇線連接至控制 器 318 〇 將用於控制快閃記憶體裝置之指令資料輸入控制器 3 18。指令資料通知快閃記憶體何種操作被請求。將輸入 指令傳送至狀態機316，該狀態機316控制行控制電路 304、列控制電路306、共同源極控制31〇、p阱控制電路 308及資料輸入/輸出緩衝器312。狀態機316亦可輸出諸如 READY/BUSY(就緒/忙碌）或PASS/FAIL(通過/失敗）之快門 記憶體的狀態資料。 ' 控制器3 1 8被連接或可與諸如個人電腦、數位相機、個 102435.doc -12- 1287228 人數位助理等之主機系統相連接。控制器3 1 8與主機通 信，以自主機接收指令，自主機接收資料，向主機提供資 料，並向主機提供狀態資訊。控制器318將來自主機之指 令轉換為可由指令電路314解譯並執行之指令訊號，該指 令電路3 14與狀態機316通信。控制器318通常含有用於寫 入記憶體陣列或自記憶體陣列讀取之使用者資料的緩衝琴 記憶體。

一例示性記憶體系統包含一包括控制器318及一或多個 積體電路晶片之積體電路，每一積體電路晶片包含一記憶 體陣列及相關聯之控制、輸入/輸出及狀態機電路。趨勢 是將一系統之記憶體陣列與控制器電路一起整合於一或多 個積體電路晶片上。記憶體系統可作為主機系統之一部分 而嵌入，或可包括於以可抽取方式插入主機系統中之記憶 卡（或其它封裝）中。該抽取式卡可包括整個記憶體系統（例 如包括控制器）或僅包括該（等）記憶體陣列及相關周邊電路 (控制器或控制功能嵌人主機中）。因此，控制器可嵌入主 機中或包括於一抽取式記憶體系統内。 在某—實&例中’可組合圖4之某些組件。在各種設計 中’除記憶體單元陣列302之外，圖4之該等組件中之一或 多個組件可被認為是控制電路。 、亡看广’其描述記憶體單元陣列3〇2之一實例結構。作 為-實例，其插述一分割為⑽塊之nand快閃 EEPR·。同時擦除儲存於每一塊中之資料。在一實施例 中，塊疋被同時擦除之單元的最小單位。在此實例中，每 102435.doc -13 - 1287228 一塊中有分為偶數行及奇數行之8,512行。位元線亦被分 為偶數位元線（BLe)與奇數位元線（BL〇)。圖5展示串行連 接以形成一 NAND串之四個記憶體單元。儘管展示為每一 NAND串中包括四個單元，但可使用多於或少於四個記憶 體單兀。該NAND串之一端子經一第一選擇電晶體SGD連 接至相應位兀線，且另一端子經一第二選擇電晶體SGS連 接至共同源極。 在碩取及編程操作之一實施例期間，同時選擇4,256個 。己憶體單兀。所選記憶體單元具有相同字元線及相同種類 之位元線（例如偶數位元線或奇數位元線）。因此，可同時 頡取或編程532個位元組之資料。被同時讀取或編程之此 等532個位元組的資料形成一邏輯頁。因此，一塊可儲存 至/八個邏輯頁（四個字元線，各具有奇數及偶數頁）。當 每一记憶體單元儲存兩個位元之資料時（例如多位準單 元），一塊儲存16個邏輯頁。其它大小之塊及頁亦可用於 本發明。此外，除圖4及圖5之架構外之架構亦可用於實施 本發明。 在一實施例中’藉由將P阱升高至擦除電壓（例如20伏 特）並將所選塊之字元線接地同時源極及位元線浮動，來 擦除記憶體單元。lf因於電容耦合，未選之字元線、位元 線、選擇線及共同源極亦被升高至2〇 V。因此，一強電場 施加:所選記憶體單元之穿隧氧化物層，且所選記憶體單 7L之貝料在動閘極之電子發射至基板側時被擦除。當電 子自浮動閘極轉移至p阱區域時，所選單元之臨限電壓變 102435.doc -14- 1287228 為負。可在整個記憶體陣列、獨立塊或另一單元單位上執 .行擦除。 在讀取及驗證操作中，將所選塊之選擇閘極（sgd及 SGS)升高至一或多個選擇電壓且將所選塊之未選字元線 (例如WLO、WL1及WL3)升高至讀取通過電壓（例如45伏 特）以使電晶體充當通過閘極。所選塊之所選字元線（例如 WL2)連接至一參考電壓，其位準被指定用於每一讀取及 籲驗證操作以判定所關注之記憶體單元之臨限電壓是否達到 該位準。舉例而言，在對兩位準記憶體單元之讀取操作 中，可將所選子元線WL2接地，以便偵測臨限電壓是否高 於〇 V。在對兩位準記憶體單元之驗證操作中，將所選字 •元線WL2連接至（例如）2·4 V，以便驗證隨編程進展臨限電 •壓是否達到至少2.4 V。源極及ρ阱在驗證期間處於零伏 特。將所選位元線（BLe)預充電至（例如）〇·7 ν之位準。若 臨限電壓高於字元線上之讀取或驗證位準，則所關注之位 φ 元線（BLe)的電位位準由於非傳導性記憶體單元而保持高 位準。另一方面，若臨限電壓低於讀取或驗證位準，則所 關注之位元線（BLe)之電位位準由於傳導性記憶體單元而 減小至例如低於0.5 V之低位準。由一連接至該位元線之 感應放大器來偵測記憶體單元之狀態。 上述擦除、讀取及驗證操作根據該項技術中已知之技術 來執行。因此，所解釋之許多細節可由熟悉此項技術者加 以改變。亦可使用此項技術中已知之其它讀取及驗證技 術。 102435.doc -15- 圖6說明儲存兩位元之資料 體單元的臨限電壓分佈。在列如四個資料狀態）之記憶 處於已擦除狀態（例如倚存”"^例中’分佈460代表-之該等單元的臨限電壓八# 、具有負的臨限電壓位準 元的臨限電壓分佈=二:， 壓分佈。分佈，…二 壓分佈。在其它實_中，每 《早限電 ,.^ ^ 該專分佈可對應於不同於

上文所述之之資料狀態。在某些實施例中，使用格雷碼 (grande)指派將此等資料值（例如邏輯狀態）指派給臨限 範圍’以使得若浮動閘極之臨限電壓錯誤轉變至其相鄰 實體狀態，則僅一個位元將受影響。被編程至記憶體單元 中=資料與該單元之臨限電壓範圍之間的具體關係視記憶 體單元所採取之=貝料編碼機制而定。舉例而言，美國專利 第6,222,762號及2003年6月13日申請之題為"Tracking Cells For A Memory System"之美國專利申請案第1〇/461，244號

描述了用於多狀態快閃記憶體單元之各種資料編碼機制， 兩者皆以全文以引用的方式併入本文中。此外，本發明可 用於儲存兩個以上位元之資料的記憶體單元。 在一實施例中，可將一處於已擦除狀態（例如分佈460) 之記憶體單元編程為該等已編程狀態（分佈462、464或466) 之任一者。在另一實施例中，根據一種兩步（two-step)方 法來編程處於已擦除狀態之記憶體單元。在此兩步方法 中，儲存於一資料狀態中之每一位元對應於不同邏輯頁。 即，儲存於一記憶體單元中之每一位元具有一不同之邏輯 102435.doc -16 - 1287228 :位址’其關於一較低邏輯頁及一較高邏輯頁。舉例而 吕，在狀態"10"，儲存”0”用於較低邏輯頁，且儲存"丨"用 於較高邏輯頁。在第-編程步驟中，根據將被編程至較低 邏輯頁中之位元來設定單元之臨限電壓 邏輯T，則臨限電壓不改變，因為該位:由：= 擦除而處於適當狀態（例如分佈460)，所以。然而，若該位 元將被編程為邏輯"〇"，則增大該單元之臨限位準以使其 在臨限電壓分佈462内。 在第二編程步驟中，根據將被編程至較高邏輯頁中之位 兀來設定記憶體單元之臨限電壓位準。若較高邏輯頁之位 το將為邏輯"丨"，則不發生進一步編程，因為該單元處於 對應於臨限電壓分佈460或462之狀態之一，該等兩狀態載 運一較高頁位元”1”。若較高邏輯頁位元將為邏輯"〇，，且第 步驟使該單元仍處於對應於臨限460之已擦除狀態，則 編程方法之第二步驟包括將該臨限電壓升高至處於臨限分 佈466内。若較高邏輯頁位元將為邏輯”〇"且該單元由於第 一編程步驟而被編程至對應於臨限分佈462之狀態，則編 程方法之第二步驟包括將臨限電壓升高至處於臨限電壓分 佈464内。該兩步驟方法僅用於編程多狀態記憶體之方法 的一實例。可使用許多其它方法，其包括一步方法或兩個 以上步驟。儘管圖6展示了四個狀態（兩位元），但本發明亦 可用於其它多狀態結構，其包括含有八個狀態、十六個狀 態、三十二個狀態及其它狀態之多狀態結構。 在一實施例中，使用一已擦除狀態及僅一已編程狀態之 102435.doc -17- 1287228 記憶體單元將僅使用兩臨限電壓分佈。舉 J叨吕，臨限電 壓分佈460可用於代表已擦除狀態，且臨限電壓分佈々a可 用於代表已編程狀態。其它狀態指派亦可用於本發曰 當編程EEPROM或諸如NAND快閃記愔夢驻里 心烟》衣罝之快閃記 憶體裝置時，通常將編程電壓施加於控制閘極 ° , I rb * 等位元線 接也。來自通道之電子被注入浮動閘極中。卷 、/ 田电于積累於 浮動閘極中時，浮動閘極變得帶負電，且記憶體單元之臨

限電壓升高至上述臨限電壓分佈之一者。 Μ 1 ^，施加於控 制閘極之編程電壓係作為一系列脈衝來施加。在一實施例 中，該等脈衝之量值隨每一連續脈衝而增大一預定+ + 例如0.4 V、0.2 v或其它）。圖7展示—施加於快閃^體 單元之控制閘極的編程電壓訊號Vpgrn。 在編私脈衝之間的時期，執行驗證操作。意即，在連銬 的編程脈衝之間讀取正被並行編程之一組單元的每一單元 之編程位準，以判定其等於還是大於一驗證位準，該單元 正被編程為該驗證位準。對於多狀態快閃記憶體單元之陣 列而口 ’ δ己憶體單元將對每一狀態執行驗證步驟，以判定 該記憶體單元處於哪-狀態。舉例而t*，-能夠儲存四個 狀態之資料的多狀態記憶體單元可能需要對三個比較點執 行驗證操作。圖8展示三個編程脈衝10a、10b及l〇c(每一 該等脈衝亦在圖7中加以描繪）。該等編程脈衝之間為三個 驗也脈衝’以執行三個驗證操作。基於該等三個驗證操 作’系統可判定是否已達到與正被並行編程之多個記憶體 單兀之每一記憶體單元相關的資料狀態之臨限比較點。應 102435.doc 1287228 注意 一處於0伏特。 亥專驗證脈衝中之^ 本發明係關於一種減少將將认旦 肝將、、、口疋里之資料編程至非揮發 性記憶體中所需之總時間的姑淋 w 于間的技術。一實施例藉由並行編程 早一可擦除塊内之多個百氺担说击& , 貝來k供更快的總體編程，藉此增 大寫入效能而不會增大捧降掳女 八栎陈塊大小。舉例而言，可並行編 程同一 NAND串上之多個却愔舻留一； 夕1LJ w己隱體早兀。在一實施例中，在 NAND串内之隔開的記怜濟置畀由 Q體早兀中使用介入的記憶體單元 (稱作邊界記憶體單元）作A„

Μ卞馮具間之隔離物來建立各種資料 條件性通道編程電位。可藉由順床次 、 J稽田川貝序貝枓載入過程、繼之以

隔離（電壓捕捉m作來建立各種㈣電位。㈣載入過程 將於下文更詳盡地解釋，其基本上包括使所選用於編程之 定址記憶體單元的通道處於適於編程之電壓電位，並使未 選擇用於編程之記憶體單元的通道處於適於禁止編程的電 壓電位。一纟完成此"資料載入"序歹,卜則所有所選控制間 極（例如用於將被資料條件性編程之定址記憶體單元的控 制閘極）緩變至其編程電壓（例如，在一實施例中，量值= 達約20 V之脈衝），以實現資料條件性編程。 此編程及所得臨限電壓偏移之量值視通道電位及底層通 道與源極/汲極儲集層之相對儲存強度（即相對電容）兩者而 定。底層通道及源極/汲極儲集層用於將用於維持將被禁 止之記憶體單70的提昇電壓。底層通道及源極/汲極儲集 層亦用於吸收施加於字元線之電壓，以使得通道仍處於或 接近於用於正被編程之記憶體單元的〇伏特（或其它目標電 位）。若底層通道及源極/汲極儲集層太小（例如陰極編程電 102435.doc -19- 1287228 荷有限之情況），則將進行很少之編程，從而需要許多重 複來獲得有用之編程。使用大體上更高之電壓可稍有幫 助’但不具吸引力’其對支持該更高電壓之方法及電路造 成更多負擔，增加了編程干擾之弱點以及降低了總可靠 性0 全一單元之通道與相鄰源極/彡及極之相對電容不足以支 持此儲集層陰極功能，則將需要將更多儲存元件串在一起 來維持適當電壓位準。舉例而言，此可藉由以下做法來完 成：設定每四個記憶體單元（即，列）用於並行編程，且介 入記憶體單元之一者充當隔離物且其它兩個介入記憶體單 元提供用於資料條件性編程的額外陰極儲集層電容。在十 六個元件之NAND串之狀況下，此將包括正被並行編程之 四頁，從而允許以四個資料寫入操作來編程該組十六頁 (在二進位快閃裝置中）。若NAND串長度加倍為三十二， 則可並行編程八頁，近似於使有效編程速度進一步加倍。 然而，擦除塊大小亦加倍，&而增加了相同部分中之垃圾 收集（garbage collection)區域。此外’實際寫入速度視驗 證所需之時間部分而增加，料間部分不會改變，因為必 須對每-被並行編程之頁執行獨立的驗證操作。 為增加相對電容以更好地支持此儲集層陰極功能，每八 個或每十六個記_單元可被並行編程，且料介入記憶 =元之-者充當隔離物且其它介入記憶體單元提供用於 -貝料條件性編程之額外陰極儲集層電容。應注意，並行編 私之⑽體單it的數目視提供額外陰極儲集層電容之介入 102435.doc -20- 1287228 記憶體單元的數目而定。為捭视、，a 為&供必#之額外陰極儲集層電 容所需之介入記憶體單元的數 幻数目視電晶體及相鄰源極/汲 極接點之裝置物理性質而定。最 取I要的是有足夠之介入記 憶體單元來提供必需之額外陰極儲集層電容。

圖9¾繪-具有二十二個記憶體單元之财仙 串。該NAND串亦包括-源極侧選擇閘極及―〉及極侧選 擇閘極566。選擇訊號SGS連接至源極侧選擇閘極則之控 制閘極。選擇訊號SGD連接至没極側選擇閘極之控制 閘極。圖9之每-記憶體單元連接至—字元線。記憶體單 TO 502連接至字元線WL0。記憶體單元5〇4連接至字元線 wL1。記憶體單元506連接至字元線WL2。記憶體單元5〇8 連接至字元線WL3 ^記憶體單元51G連接至字元線腸。 δ己憶體單兀512連接至字元線WL5。記憶體單元514連接至 字兀線WL6。記憶體單s 516連接至字元線WL7。記憶體 單元518連接至字元線WL8。記憶體單元52〇連接至字元線 WL9。s己憶體單元522連接至字元線WL1〇 ^記憶體單元 524連接至字元線WLn。記憶體單元526連接至字元線 WL12。圯憶體單元528連接至字元線WL丨3。記憶體單元 530連接至字元線WL14。記憶體單元532連接至字元線 WL15。5己憶體單元534連接至字元線WLi6。記憶體單元 536連接至字元線WL17。記憶體單元538連接至字元線 WL18。記憶體單元54〇連接至字元線WLi9。記憶體單元 542連接至字元線WL2〇。記憶體單元544連接至字元線 WL21。記憶體單元546連接至字元線wl22。記憶體單元 102435.doc -21 - 1287228 548連接至字元線WL23。記憶體單元550連接至字元線 WL24。記憶體單元552連接至字元線WL25。記憶體單元 554連接至字元線WL26。記憶體單元556連接至字元線 WL27。記憶體單元558連接至字元線WL28。記憶體單元 560連接至字元線WL29。記憶體單元562連接至字元線 WL3〇。記憶體單元564連接至字元線WL3i。圖9之nand 串將用於解釋本發明。然而，應注意，本發明可用於其它 類型之非揮發性儲存器。 為達成實例之目的假定一實施例，在該實施例中圖9之 NAND串上之兩記憶體單元被並行編程。在一實施例中， β NAND串被分為兩個區域。舉例而言，假定一底部區域 ι括-己It體單元5G2-532，且-頂部區域包括記憶體單元 34 5 64。在一編程過程期間，一來自該頂部區域之記憶 體單το將與—來自該底部區域之記憶料元並行編程。存 在許夕合適方法來選擇來自底部區域之哪個記憶體覃元鱼

入單元之一實例稱作一頁 X — 入早兀之一 施例中，此 選擇待編程之記憶體部分。在一實 *憶體結構之一或多個寫入單元。寫 頁。在其它實施例中，亦可使用其 102435.doc ㊣ -22- I287228 早7L及/或、“冓。在步驟6〇4，有時使用一預先編程過 :其中對定址記憶體單元予以無關於資料之編程，以使 :子70件耗知平均化且為隨後之擦除提供—更均句之起 :。在步驟6〇6’執行一適於所用儲存元件類型的擦除過 二。在美國專利第5,〇95,344號中描述了一種適當之敏捷擦 承過程之—實例’其全文以引用的方式併人本文中。步驟 „〇8包括—可選軟編程過程，其被設計成將已擦除記憶體 早:之Ba限電Μ置於更為均勾之開始範圍中以用於實際寫 纟冑轭例中，若任何記憶體單元未能在擦除期 :(或在軟編程期間)得以驗證，則其可被映射至邏輯位址 卜在此點上，該屺憶體準備好進入資料條件性編 程階段。 丄在步驟610 ’將編程電壓(Vpgm)設定為初始值。舉例而 吕，在某些實施例中’使用圖7之波形且步驟61〇包括設定 初始脈衝。而且’在步驟㈣中將—編程計數器㈣初始 化為零。 在步驟618巾’建立各種初始化條件。在上述之32個單 兀之NAND鏈上包括兩組之實例中，建立了兩個條件··一 用於底部組之第一編程條件，及一用於頂部組之第二編程 條件若存在兩個以上之組（例如4、5、6等等），則（在一 實施例中）為每-組建立一編程條件。在一實施例中，順 序地建立編程條件，其以最接近於源極線之組開始。儘管 可在不同時刻建立各種編程條件，但其在施加編程脈衝前 皆持續至少-共用時間部分。舉例而言，在完成步驟618 102435.doc -23- 1287228 後’將設定用於所有組之編程條件。 在步驟620中，並行施加編程脈衝。若正並行編程兩個 °己隐體單元，則施加兩個編程脈衝：一編程脈衝施加於正 被編程之第一記憶體單元，且一第二編程脈衝並行施加於 正被編私之第二記憶體單元。若正並行編程四個記憶體單 元’則施加四個編程脈衝。 在步驟622中，對正被並行編程之記憶體單元執行一驗 證過程。在步驟622之驗證過程期間，若一正被編程之記 憶體單元獲得其目標臨限電壓條件，則禁止其在資料編程 會期之剩餘期間進一步編程。被並行編程之兩個記憶體單 元可在不同時刻達到其目標臨限電壓條件，以使在不同時 刻禁止該等記憶體單元。同樣地，可能存在一時刻，此時 該等記憶體單元之一被編程而其它記憶體單元被禁止。儘 管可能發生該情況，但用於記憶體單元之編程過程在時間 上仍重疊。 在步驟624中，判定每一該等記憶體單元是否已驗證其 臨限電壓處於該記憶體單元之目標臨限電壓條件。若如 此，則該編程過程在步驟626中成功完成（狀態=通過），且 跳出圖10之編程循環。若並非所有記憶體單元均得以驗 證，則判定編程計數器（PC)是否小於20。若編程計數器 (PC)不小於20(步驟62 8) ’則該編程過程指示狀態”失敗，，， 再次跳出圖10之編程循環（步驟630)。若編程計數器（pc)小 於20，則在步驟632中使編程計數器（ρ〇遞增i並使編程電 壓升高至下一脈衝。在步驟632之後，該過程循環返回至 102435.doc •24- 1287228 步驟620且將該組編程條件應用於記憶體單元。 圖11為描述用於建立編程條件（圖10之步驟61 8)之過程的 一實施例之更多細節之流程圖。圖11之步驟實施如上所述 將一 NAND串劃分為兩組之實例。為易於描述，假定圖9之 記憶體單元518及550將被並行編程。應注意，儘管許多該 等實例與圖9之NAND串有關，但在許多實施例中將有許多 NAND串被同時編程（例如，如上所述一塊之所有偶數或所 有奇數位元線可同時編程）。 在步驟700，接通汲極側選擇閘極556。舉例而言，可將 Vdd施加於訊號SGD。在步驟702，將用於底部組中之記憶 體單元的資料施加於位元線。舉例而言，連接至底部組記 憶體單元之將不接收編程之NAND串的位元線可接收一諸 如Vdd(例如約2.5伏特）之禁止電壓，且連接至將接收編程 之NAND串之位元線接收一賦能編程之電壓（例如約0伏 特）。在其它實施例中，位元線可接收一允許部分或降速 編程的中間電壓（例如1 ·5 V或其它值）。舉例而言，該中間 電壓可用於延遲編程以作為粗糙/精細編程方法之一部 分。於以全文引用的方式倂入本文中的以下專利文獻中可 找到關於粗糙/精細編程方法之更多資訊：2004年1月27曰 申請之美國專利申請案第10/766,217號"Efficient Verification for Coarse/Fine Programming of Non-Volatile Memory” ； 2002年1月22曰申請之美國專利申請案第 1 0/05 1，372號 ’’Non-Volatile Semiconductor Memory Device Adapted to Store A Multi-Valued Data in a Single Memory 102435.doc -25- 1287228

Cell” ；美國專利第6,301，161號；美國專利第5,712,815 號；美國專利第5,220,531號；及美國專利第5,761，222號。 在步驟702中施加於位元線之資料係用於底部組中之記 憶體單元。舉例而言，該資料用於記憶體單元518。 在步驟704，將一或多個提昇電壓施加於連接至nanD串 之字元線。在位元線處接收0伏特之彼等NAND串將耗散提 昇電壓，以使得用於彼等NAND串（包括底部組）之該（等）通 道區域將處於或接近於0伏特。在位元線處接收2·5伏特之 彼等NAND串將使通道區域提昇，例如在9伏特提昇電壓被 施加於字元線之狀況下，提昇至約7·5伏特。 考慮到’若Vg_Vs>Vth，則NAND串中之電晶體將接 通’其中Vg為施加於閘極之電壓’ Vs為源極之電壓且γΤΗ 為電晶體之臨限電壓。因為任一側可為源極或汲極，所以 該NAND電晶體對稱。具有較低電壓之該側通常稱作源 極。因此，當電壓改變時，哪側為源極而哪側為汲極亦 可改變。若VG小於VTH，則電晶體斷開（在源極與汲極之 間不傳導）。若Vs及VD皆相對於給定vG而增大，以使得 VG-VS<VTH(謹記VD> Vs)，則該裝置亦斷開。 為禁止NAND串受到編程，使待禁止之位元線（稱為未選 位元線）升高至Vdd(例如約2.5伏特）。在一實施例中，汲極 侧選擇閘極之控制閘極亦處於Vdd，從而使選擇閉極導 電。未選位元線上之NAND串接著由施加於字元線之提昇 電壓來提昇，其升高了 NAND串中之電壓。當NAND串中 之電壓達到（選擇閘極之）VG-VTH，則選擇閘極將斷開，其 102435.doc -26- 1287228 亦將NAND串與位元線隔離以使贴仙串上之電壓不會耗 政於位7L線中。Nand串上之電壓接著將繼續增大，使得 其南於V g ’但因兔你— u馬位兀線電位大於vG-vTH，所以選擇閘極 將仍為斷開的且NAND串中之電壓將繼續與增大的提昇電 壓一致地增大，例如增大至約7·5伏特。當通道中之電壓 處於此提昇電位（例如7·5伏特）時，越過穿隨介電質之差異 不足X允許電子在編程期間穿隧進人浮動閘極中，該穿随 可引起資料狀態失敗。 在步驟706中，每一該等NAND串之底部組與頂部組之間 的邊界單元將被斷開。在一實施例中，邊界單元為處於該 等組之間的邊界處的記憶體單元。在上述實例中，底部組 與頂部組之間的邊界單元可為記憶體單元532或記憶體單 70 534。在另一實施例中，邊界單元可為處於正被編程之 兩記憶體單元之間的中間位置處的記憶體單元。在其它實 施例中，邊界單元可為正被編程之兩記憶體單元之間的某 其它記憶體單元。在-實施例中，藉由將_小於彼邊界單 το之臨限電壓的電壓施加於其控制閘極來斷開該邊界單 元。在-實例中，已擦除之記憶體單元可能具有負的臨限 電壓；因此，將負電壓（例如_4伏特）施加於邊界單元之控 制閘極以確保斷開該等邊界單元。 應注意在某些實施例中，邊界單元為亦可能需要編程 之記憶體單元。當編程一為邊界單元之記憶體單元時，一 不同之記憶體單元將變為邊界單元。舉例而言，^ΝΑΝβ 串中隔離正被編程之記憶體單元的一鄰近記憶體單元或相 102435.doc -27- 1287228 隔兩個或兩個以上之記憶體單元可變為新的邊界單元。 在步驟708，重設用於頂部組之字元線（例如設為〇伏 特）。在步驟710，將資料施加於頂部組之位元線。在步驟 712 ’將一或多個提昇電壓施加於頂部組之字元線，同時 使已施加於底部組之彼等字元線的電壓不變。在步驟7丄〇 中於位元線處接收〇伏特之彼等NAND串將耗散在步驟712 中施加於頂部組之提昇電壓，使得通道區域處於或接近於

〇伏特。在步驟710中於位元線處接收2.5伏特之彼等NAND 串將使（頂部組之）通道提昇，例如對於9伏特提昇電壓被施 加於字元線之狀況，提昇至約7·5伏特。在步驟714，汲極 側選擇閘極視需要可斷開（例如藉由將其控制閘極電壓降 低至0伏特）。 圖12為一解釋根據圖11之過程來操作之七個訊號（VBL、 Vsgd、VTUWL、VBUWL、yWL8、乂|[24及 Vwli5)之狀態的時 序圖。圖12之訊號實施圖i〇之步驟618及620兩者。應注 忍’圖12繪製了各種訊號之電壓對時間之曲線。為改良該 解釋’將數字指派給時間單位。在一實例實施例中，時間 單位可對應於微秒（psec)。然而，本發明決不受限於任何 特定時序且僅為舉例之目的而選擇該等時間單位。 位π線電壓VBL之圖表展示了四個可能之位元線電壓訊 號 A B、C及D。直至14個時間單位一直約為〇伏特之訊 號A施加於一位元線以允許底部組之一記憶體單元受到編 転。直至14個時間單位一直約為2_5伏特之訊號3施加於一 位70線以禁止底部組之一記憶體單元。自18個時間單位開 102435.doc -28- 1287228 始視需要直至33個時間單位一直約為2·5伏特之訊號C施加 於一位元線以禁止頂部組之一記憶體單元。自丨8時間單位 開始約為0伏特且視需要可保持〇伏特直至33個時間單位之 訊號D施加於一位元線以允許頂部組之一記憶體單元受到 編程。此等可選條件為以下所述之Vsgd之可選波形考慮。 作為圖11之步驟702的一部分，將確定訊號A或訊號B。作 為步驟710之一部分，將確定訊號c或訊號D。因此，當編 程時，位元線電壓VBL有四種可能之形式：訊號a，繼 之以訊號C，其用於編程底部組中之記憶體單元而禁止頂 部組中之記憶體單元；（2)訊號a，繼之以訊號d，其用於 編程底部組中之記憶體單元且編程頂部組中之記憶體單 7L ; (3)訊號B，繼之以訊號C，其用於禁止底部組中之記 憶體單元且禁止頂部組中之記憶體單元；及（4)訊號B，繼 之以訊號D，其用於禁止底部組中之記憶體單元且編程頂 部組中之記憶體單元。四個波形中之哪個施加於位元線取 決於待儲存之資料及記憶體單元之當前臨限電壓。 作為步驟700之一部分，在時刻〇將施加於汲極側選擇閘 極之電壓VSGD#高至約5伏特。在時間單位5，將Vsgd降低 至2.5伏特。在時刻20，其升高至5伏特，且接著隨後在時 刻25降低至2.5伏特。在時刻3〇，按照圖u之步驟 714，VSGD視需要降低至〇伏特。應注意，視需要在時間單 位30將VSGD置於0 V釋放了位元線，允許Vbl改變以使該等 位元線可用於其它目的。或者，可在彼編程步驟持續時間 中（例如直至時刻58)將VSGD置於2·5伏特之所選電壓位準且 102435.doc •29- 1287228 在其後將其切斷。在彼狀況下，亦應在該持續時間内（例 如約至時刻58)維持訊號C及d之位元線電壓條件Vbl。Vsgd 處於5伏特之時期用於在各提昇階段前對位元線預充電。 訊號VTUWL為與頂部組中之記憶體單元相關之未選字元 線（頂部未選字元線）上的電壓。訊號Vbuwl為連接至底部 組中之記憶體單元的未選字元線（底部未選字元線）上之電 壓。訊號VWLS為連接至所選用於底部組中之編程的圖9之 記憶體單元518的所選字元線WL8上之電壓。訊號Vwl24為 連接至所選用於頂部組中編程之記憶體單元55〇的所選字 元線WL24上之電壓。訊號VwLi5為連接至邊界記憶體單元 532之字元線WL15上的電壓。訊號Vtuwl、Vbuwl、Vwl8、 VWL24及VWL15在VSGD處於5伏特之初始時期升高至約15伏 特，以對位元線NAND串預充電。在時刻5，按照圖u之步 驟 704，訊號 VTUWL、Vbuwl、VwL8、Vwl24&Vwli5升高至 約9·5伏特（亦可為9伏特或其它位準）來提供一提昇電壓。 在位元線上接收訊號B之彼等NAND串將被提昇且在位元 線上接收訊號A之彼等NAND串將仍處於或接近於〇伏特。 在時刻10，藉由將VWL15降低至約_4伏特來斷開邊界單元 (按照步驟706)。在步驟708，藉由在時刻15將訊號 及vWL24降低至〇伏特來重設頂部組之字元線。Vbu乳保持 處於9.5伏特直至時刻55。Vwls保持處於9·5伏特直至編程 於時刻3 5開始。 在此點，建立並維持用於記憶體單元之底部組的第—編 程條件。在-實施财，底部組電晶體之通道將處於或接 102435.doc -30- 1287228 近於〇伏特以供編程’或處於或接近於75伏特以供禁止編 程。 作為步驟71〇之一部分，將在Vbl上確定訊號c或訊號 D。在時刻20將訊號vTUWL及VwL24升高至約15 v以允許 NAND串預充電，且在時刻25將其提昇至約9·5伏特以提供 用於步驟712之頂部組之提昇，且使其處於9·5伏特直至時 刻55。按照步驟714，視需要將汲極側選擇電晶體之控制 閘極電壓VSGD在時刻30降低至〇伏特以斷開選擇電晶體。 瞻在此點，建立並維持用於記憶體單元之頂部組之第二編程 條件。在一實施例中，頂部組電晶體之通道將處於或接近 於〇伏特以供編程，或處於或接近於入5伏特以供禁止編 • 私。應注意，第一編程條件及第二編程條件在此時皆持 " 續。在此實例波形中所述與在時間間隔0至5及20至25處將

Vsgd升高至5 V相關之預充電條件係可選的。在其它實施 例中’未使用該預充電操作，且在彼等時間間隔期間將 VSGD維持於2_5 V之位準。 在時刻3 5 ’將編私脈衝施加於VWL8及VWL24。在一實施 例中，脈衝之量值可在12伏特與20伏特之間變化。因此， Vwl8及VWL24兩者在時刻35皆升高至所要的編程脈衝電壓 之量值，且如剛才所述之與位元線相關之編程建立所指 示，並行編程兩記憶體單元518及550。編程脈衝持續至時 刻 5 5 ’ 在該時刻 Vtu WL、VbuWL、VwL8、VwL24 及 VwLl 5(及 視需要之Vbl及Vsgd)均置於〇伏特。 圖13為描述用於建立編程條件（圖10之步驟61 8)之過程 102435.doc -31- 1287228 的另一實施例之更多細節的流程圖。圖1 3之步驟實施一實 例，該實例將一 NAND串劃分為四組，以便並行編程一共 同NAND串上之四個記憶體單元。在使用圖9之NAND串的 該實施例中，第一組對應於記憶體單元502_516，第二組 對應於記憶體單元518-532，第三組對應於記憶體單元53肛 548，且第四組對應於記憶體單元550-564。邊界單元之一 實例組包括記憶體單元516、532及548。其它記憶體單元 亦可充當邊界單元。 在圖13之步驟750中，接通汲極侧選擇閘極556。舉例而 言，可將Vdd施加於訊號SGD。在步驟702，將資料施加於 位元線。在步驟752施加於位元線之資料用於正被編程之 第一組中的記憶體單元。舉例而言，該資料用於記憶體單 元5 08。在步驟754，將一或多個提昇電壓施加於連接至 NAND串之字元線。在步驟756，將斷開第一組與第二組之 間的邊界單元。在步驟758，重設用於未斷開之組（例如組 2-4)的字元線。組一之字元線仍處於提昇電壓。在步驟 760，將第二組之資料施加於位元線。在步驟762，將一或 多個提昇電壓施加於未斷開組（組2-4)之字元線。在步驟 764，斷開第二組與第三組之間的邊界單元。 在步驟766，重設用於未斷開組（例如組3-4)之字元線。 組一及組二之字元線仍處於提昇電壓。在步驟768，將第 三組之資料施加於位元線。在步驟770，將一或多個提昇 電壓施加於用於未斷開組（組3-4)之字元線。在步驟772， 斷開第三組與第四組之間的邊界單元。 102435.doc -32· 1287228 在步驟774，重設用於未斷開組（例如組4)之字元線。組 一、組二及組三之字元線仍處於提昇電壓。在步驟776， 將第四組之資料施加於位元線。在步驟778，將一或多個 提昇電壓施加於用於未斷開組（組4)之字元線。在步驟 78〇 ’視需要斷開汲極側選擇閘極。對此可選選擇閘極斷 開之考慮類似於早先對兩組的狀況所述之考慮。應注意， 在一實施例中同時對許多NAND串執行圖13之過程。 圖13之過程描述了使用四個組，以使得可同時編程一 NAND串上之四個記憶體單元。圖13之過程可被調適成用 於四個以上之組，以使得可同時編程一 NAnd串上之四個 以上之記憶體單元。舉例而言，可對每一額外組重複執行 步驟758-764(且重複施加適當資料之步驟760及斷開適當邊 界單元之步驟764)。 圖14為描述一用於驗證之過程的一實施例之流程圖。在 一實例實施例中，作為圖10之步驟622的一部分，對一劃 分為兩組之NAND串執行圖14之過程。應注意，儘管同時 編程多個記憶體單元，但在一實施例中順序執行驗證過 程。在步驟820，將通過電壓施加於關於底部組之未選字 元線。意即，除所選用於底部組中之編程的記憶體單元 外，用於所有記憶體單元之字元線接收一通過電壓。將通 過電壓（例如4.5伏特）設計為確保每一該等未選記憶體單元 充分接通。在步驟8 2 2，將一或多個驗證脈衝（適於正被編 程之資料類型）施加於與所選用於底部組中之編程的記憶 體單元相關之字元線。如上所述，步驟822亦可包括對位 102435.doc -33· 1287228 元線預充電。感測用於每一該等驗證脈衝之資料。一驗$ 脈衝用於二進位記憶體儲存器，且多個驗證脈衝（例如， 按照圖8中之狀態-1之總數）用於多狀態記憶體健存器。在 步驟824，系統判定記憶體單元是否達到其目標臨限電壓 條件。若記憶體單元已達到其目標臨限電壓條件，貝彳& + 驟826鎖定該記憶體單元，使其不被進一步編程（例如藉由 將其位元線電壓升高至Vdd)，藉此在彼編程會期持續期間 終止對彼記憶體單元之編程。 在步驟8 2 8 ’將通過電壓施加於關於頂部組之未選字元 線。意即，除所選用於頂部組中之編程的記憶體單元外， 所有記憶體單元之字元線接收一通過電壓。將通過電壓 (例如4.5伏特）設計為確保每一該等未選記憶體單元充分接 通。在步驟830，將一或多個驗證脈衝施加於與所選用於 頂部組中之編程的記憶體單元相關之字元線。如上所述， 步驟830亦可包括對位元線預充電。感測用於每一該等驗 證脈衝之資料。在步驟832，系統判定記憶體單元是否達 到其目標臨限電壓。若記憶體單元已達到其目標臨限電 壓，則在步驟834(類似於步驟826)鎖定該記憶體單元，使 其不被進一步編程（例如藉由將其位元線電壓升高至 Vdd)。應注意，同時對多個nand串執行圖14之過程。此 外，可藉由對每一該等額外組重複步驟82〇_826來將圖Μ 之過程調適成用於兩個以上之組。 :說：及描述之目的提出本發明之前述詳盡說明。其並 非忍欲δ羊盡無餘或將本發明限制於所揭示之精確形式。根 102435.doc -34- 1287228 據上述教示可能進行許多修改及變化。選擇所述實施例是 為了最好地解釋本發明之原理及其實際應用，藉此使其它 熟習此項技術者能夠最好地在各種實施例中且以適於所涵 蓋之特定用途的各種修改來利用本發明。希望本發明之範 疇由隨附於此之申請專利範圍來界定。 【圖式簡單說明】 圖1為一 NAND串之俯視圖。 圖2為該NAND串之等效電路圖。 •圖3為該NAND串之橫截面圖。 圖4為一非揮發性記憶體系統之一實施例的方塊圖，其 中實施了本發明之各種態樣。 • 圖5說明一記憶體陣列之組織的一實例。 • 圖6展示用於一多狀態非揮發性記憶體裝置之臨限電壓 分佈。 圖7描繪一編程電壓訊號，其包括量值隨時間流逝而增 大之一系列編程脈衝。 圖8描繪來自圖7之訊號之三個編程脈衝及在該等編程脈 衝之間的驗證脈衝。 圖9描繪一 NAND串。 圖10為描述一用於編程快閃記憶體之過程的一實施例之 流程圖。 圖11為描述一用於建立編程條件之過程的一實施例之流 程圖。 圖12為描述在編程過程期間各種訊號之狀態的時序圖。 102435.doc -35 - 1287228 圖13為描述一用於建立編程條件之過程的一實施例之流 程圖。 圖14為描述一用於驗證之過程的一實施例之流程圖。 【主要元件符號說明】 10a, 10b? l〇c 編程脈衝 100, 102, 104, 106 電晶體 100CG，102CG，104CG， 106CG, 120CG, 122CG 控制閘極 100FG，102FG，104FG，106FG 浮動閘極 120, 122 選擇閘極 126 位元線 128 源極線 130, 132, 134, 136, 138 N+摻雜層 140 P阱區域 302 記憶體單元陣列 304 行控制電路 306 列控制電路 308 P阱控制電路 310 312 314 共同源極控制電路 資料輸入/輸出緩衝器 指令電路 316 狀態機 318 控制器 460, 462, 464, 466 臨限電壓分佈 102435.doc -36- 500 1287228 502, 504, 506, 508, 510, 512, 514, 516, 518, 520, 522, 524, 526, 528, 530, 532, 534, 536, 538, 540, 542, 544, 546, 548, 550, 552, 554, 556, 558, 560, 562, 564 566

源極側選擇閘極 記憶體單元 汲極側選擇閘極 選擇電晶體/選擇閘極 選擇電晶體/選擇閘極 字元線

SGD

SGS WLO, WL1，WL2, WL3, WL4, WL5, WL6, W7L，WL8， WL9, WL10, WL11，WL12, WL13? WL14, WL153 WL16? WL17, WL18, WL19, WL20， WL21，WL22, WL23, WL24， WL25, WL265 WL27, WL28, WL29, WL30, WL31 102435.doc 37-

Claims (1)

1. 、7^^119311號專利申請案 申請專利範圍替換本(95年12月） 十、申請專利範圍： 1 · 一種用於編程非揮發性儲存器之方法，其包含· 編程一第-N娜（反及）串上之一第:非二發性錯存 元件；及 編程該第-NAND串上之一第二非揮發性儲存元件， =第一非揮發性儲存元件之該編程在時間上與該第二非 揮發性儲存元件之該編程重疊。 2 ·如請求項1之方法，其中： 編程-第-非揮發性儲存元件之該步驟包括將一第一 編程脈衝施加於一用於該第一 閉極；且 ㈣& _存力件之控制 編程一第二非揮發性儲存元件之該步驟包括將一第二 =脈=加於一用於該第二非揮發性儲存元件之控制 ⑽存將该第一編程脈衝施加於用於該第一非揮發 生儲存70件之該控制閘極。 3·如請求項1之方法，其中： 編程-第-非揮發性儲存元件之該步驟包括 於該第-非揮發性儲存元件之第-編程條件；且 編私-第二非揮發性儲存元件之該步驟 於該第二非揮發性儲在- 建立一用 早^ l'生儲存凡件之第二編程 程條件獨立於該第一編程條件。 6亥第二編 4·如請求項3之方法，其中·· 該第-編程條件包括—處於或接近於 壓；且 \将之通道電 102435-951207.doc • 1287228 道=:編程條件包括或接近於—禁止位準之通 5·如請求項3之方法，其中·· 該第一編程條件包括一 壓；且 ；或接近於0伏特之通道電 該第二編程條件包括一處於或、 編程之位準的通道電壓。 — '正遲但不禁止 6·如請求項1之方法，其進-步包含： 編程一第二NAND串上之一蒙—此故 同時編γ #楚μ 第一非揮發性儲存元件， 予、扁莸该第一非揮發性儲存元件；及 編程該第二NAND串上之一第 同時編程該第二非揮發性餘存 元件， 存元件之該編程在時間上與該第四非揮 該編程重疊。 储存兀件之 7.如請求項1之方法，其進一步包含·· 第編程::第一 _串上之一第三非揮發性储存元件， 揮發性儲存元件之該編程在_上與該第—非 揮Is性儲存元件之該編程重疊。 8·如請求項7之方法，其進一步包含： 編程該第-NAND串上之_第四非揮發㈣存元件， -亥苐四非揮發性儲存元件之該編程在時間上與該第 揮發性儲存元件之該編程重疊。 9·如請求項1之方法，其中·· 該第-NAND串包括第一組非揮發性儲存元件及第二 102435-951207.doc 1287228 組非揮發性儲存元件； 該々第—組包括該第一非揮發性儲存元件； 該第二組包括該第二非揮發性儲存元件； 。亥第-NAND串包括_邊界儲存元件，其在至少 期内充當該第-組與該第二組之間的一邊界，] 該第-NAND串包括—選擇間極。 10.Γΐ求項9之方法’其中編程—第一非揮發性儲存元件 及编程一第二非揮發性儲存元件之該等步驟包含件 線將一第一值施加於-與該第-财，串相關之位元 丄昇與該第一 _D串相關之字元線，以基於該第— 值產生—詩該第-組之第-條# ; 斷開該邊界館存元件，以維持用於該第 條件； 、心孩弟一 將一第二值施加於該位元線；及 提昇與該第-NAND串相關之該等字元線之 組：以基於該第二值產生一用於該第二組之第二條：子 該弟一條件在時間上與該第二條件重疊。 、 11 ·如請求項1 〇之方法，其中·· 編程一第一非揮發性儲存元件之該步驟包括將一第一 =脈:施加於一用於該第一非揮發性儲存元件之控制 編程-第二非揮發性儲存元件之該步驟包括將 編程脈衝施加於-用於該第二非揮發性儲存元件之㈣ 102435-951207.doc 、I287228 °同時將该第-編程脈衝施加 性儲存元件之該控制間極。 4非揮發 i2_如請求項1之方法，其中： 二 ：揮發性健存元件及該第二非揮發性儲存元件 為夕狀怨NAND快閃記憶體電晶體。 U·如請求項！之方法，其中： 該第-NAND串位於一抽取式記憶卡上。 種用於編程非揮發性儲存器之方法，其包含· 編程—第-非揮發性儲存元件；及 編程-第二非揮發性儲存元 發性健存元件， 子、絲该第-非揮 發性儲存元件為二發性儲存元件及該第二非揮 15.如請求項二;Π的非揮發性儲存元… 該二 -非揮發性儲存元件之該編 於 第一非揮發性儲存元件之第—編程條件；1 於该 /弟二㈣發性料元件之該編程 弟二非揮發性儲存元件之第 冑 用於该 件獨立於該第-編程條件。、Μ、 ’該第二編程條 16.如請求項14之方法，其進—步包含： 編私一第三非揮發性儲存元 元件為該組非揮發性儲存_彼"弟二非揮發性儲存 ^ 儲存7"件之部分，該第三非揮發性 儲存兀件之該編程在時 ㈣毛性 之該編程重疊；及 〃邊第一非揮發性儲存元件 編程一第四非揮發性 70 ，垓第四非揮發性儲存 102435-951207.doc 1287228 ，該第四非揮發性 非揮發性儲存元件 70件為該組非揮發性儲存元件之部分 儲存元件之該編程在時間上與該第_ 之該編程重疊。 17·如請求項14之方法，1 jr ^ W 、 第一非揮發性儲存元件 及編私-弟二非揮發性儲存元件之該等步驟包含： 將一第一值施加於一共同位元線，· 提昇與該組相關之字元線，以基於該第__值產生 於該第一非揮發性儲存元件之第一條件； 斷開-與該組相關之邊界儲存元件，以維持用於 一非揮發性儲存元件之該第一條件； / 將一第二值施加於該共同位元線，·及 提昇與該組相關之該等字元線之至 兮篦-指盡；Φ 子 '且’以基於 :第二值產生一用於一第二非揮發性儲存元件之 件’该弟-條件在時間上與該第二條件重疊。 - 1 8 ·如請求項17之方法，其中·· 該第-非揮發性儲存元件及該第：非揮發性 為NAND快閃記憶體裝置；且 牛 該共同選擇線為-沒極測選擇閉極控制線。 19. 一種用於編程非揮發性儲存器之方法，其包含. 非揮發性儲存 元件之一臨限 編程一第一非揮發性儲存元件，該第一 元件之該編程包括將該第一非揮發性 電壓升高至一第—已編程狀態；且 同時編程一第二 於編程該第一非揮發性儲存元件時， 102435-951207.doc 1287228 ?軍發性儲存元件，該第一非揮發性儲存元件及該第二 ¥一揮發性儲存元件為具有與—共同選擇線相關之通道的 :組非揮發性健存元件之部分，該第二非揮發性儲存元 之该編程包括將該第二非揮發性儲存元件之一臨限電 錢雨至-第二已編程狀態，該第—非揮發性儲存元件 =第一非揮發性儲存元件為多狀態n A n D快閃記憶體 裝置。 20· —種非揮發性儲存系統，其包含： 一組非揮發㈣存元件，其與—共同位元線及-共同 遠擇線相關，該組包括一第一非揮發性儲存元件及一第 二非揮發性儲存元件；及 一控制電路，該控制電路引起該第—非揮發性儲存元 件之編程’該控制電路在該第—非揮發性儲存元件之兮 編程期間引起該第二非揮發性儲存元件之編程〇 x 21·如請求項20之非揮發性儲存系統，其中： 該控制電路建立一用於該第一非揮發性健存元件之第 :編程條件且建立一用於該第二非揮發性儲存元件之第 -編私條件’該第二編程條件獨立於該第一編程條件。 22.如請求項20之非揮發性儲存系統，其中： 該組包括一第三非揮發性錯存元件及一第四非揮發性 儲存元件； & 該控制電路在該第一非揮發性鍺存元件之該編程期間 引起該第三非揮發性儲存元件之編程；且 該控制電路在該第-非揮發性錯存元件之該編程期間 J02435-951207.doc -6- .1287228 引起該第四非揮發性儲存元件之編程。 23·如請求項2〇之非揮發性儲存系統，其中 -方法，該方法包含： 市K路執行 將-第-值施加於該共同位元線，· 提昇與該組相關之字元線，以基料第-值產生 於該第-非揮發性錯存元件之第一條件； 用 =-與該組相關之邊界儲存元件， 一非揮發性儲存元件之該第一條件； …亥弟 將一第二值施加於該共同位元線；及 提昇與該組相關之該等字元線之至少一子組 該第二值產生一用於 土於 第二㈣發性儲存元件之第二條 ’该第—條件在時間上與該第二條件重疊。 24.如請求項23之非揮發性儲存系统，其中： 肩控制電路精由將一第一編程脈衝施加於一用於 一非揮發㈣存元件之控制極來編程該第 儲存元件；且 》^早^ /1 °亥控制電路藉由將一第二編程脈衝施加於-用於咳第 二非揮發性儲存元件之控制間極同時將該第-編程I衝 施加於用於該第一非揮發性儲存元件之該控制閉極，來 編私δ亥第二非揮發性儲存元件。 25.如請求項24之非揮發性儲存“，其中： °亥組非揮發性儲存元件包括在一 NAND串上之nand 快閃記憶體裝置；及 102435-95I207.doc .1287228 該共同選擇線為一 控制線。 用於該NAND串 之汲極測選擇閘極 統，其中： 一狀態機、解碼器及感應

   26·如請求項20之非揮發性儲存系 該控制電路包括一控制器、 放大器。 27. 一種心編㈣揮發性料器之方法，其包含： 杜建立—用於―第—非揮發性儲存元件之第-編程條 件； 在該第-編程條件持續的同時建立一用於一第二非揮 U儲存70件之第二編程條件，該第—編程條件不同於 ^二編程條件，以使得㈣—㈣發㈣存元件編程 ;、、、不同於该第：非揮發㈣存元件之位準，該第一非 揮U儲存7C件及該第二非揮發性儲存元件為與一共同 源極/及極控制線及—不同選擇線相關之—組非揮發性儲 存元件之部分；及 使用該第-編程條件來編程該第—非揮發性儲存元 件’且使用《第二編程條件來編程該第二非揮發性儲存 元件。 28·如請求項27之方法，其中： :該編程㈣包括將_編程脈衝施加於該第_非揮發性 儲存元件及將一編程脈衝施加於該第二非揮發性儲存一 件。 70 29·如請求項27之方法，其中： 该建立一第一編程條件之步驟包括將一第一值施加於 102435-951207.doc .j287228 該共同源極/汲極控制線、提昇與該組相關之字元線及斷 開一與該組相關之邊界非揮發性儲存元件；且 該建立一第二編程條件之步驟包括將一第二值施加於 該共同源極/汲極控制線，及提昇與該共同源極/汲極控 制線相關之鵁等字元線之至少一子組。 3〇·如請求項29之方法，其中： 該第-非揮發性儲存元件及該第二非揮發性儲存元件 為在一 NAND串上之NAND快閃記憶體裝置； 該共同源極/汲極控制線為一連接至該财仙串之位元 線； 控制線；且 忒第一非揮發性儲存元件之該編程在時間上與該第二 非揮發性儲存元件之該編程重疊。 31· —種非揮發性儲存系統，其包含·· 及一 性儲存％件，其與—共同源極/沒極控制線 件及二：選Γ“目關，該組包括一第一非揮發性儲存元 弟一非揮發性儲存元件；及 -控制電路，該控制電路建立—用於該第一 儲存元件之第_、_ 天性 ^ ^ 編私條件持續的同 夺建立一用於該第二 鞋你杜— 平灸储存兀件之獨立的第二編 私條件，該控制電路基於該第一 扁 揮發性儲在-放 、為耘條件引起該第一非 70牛之編程且基於該第_編鞋條# 5丨 二非揮發”存元件之編程。第—杨條件引起該第 102435-95I207.doc .1287228 32. 33. m 34.

   35. 如請求項3 1之系統，其中： :第—非揮發性儲存元件之該編程步驟包括將一編程 氏⑽加於該第__非揮㈣儲存元件，且該第二非揮發 性儲存元件之該編程步驟包括將—編程脈衝施加於該^ 一非揮發性儲存元件。 如請求項31之系統，其中： / 亥建立—第—編程條件之步驟包括使-第-值施加於 名共同源極/汲極控制線、使與該組相關之字元線接收一 或夕個提开電壓，及使—與該組相關之邊界非揮發性館 存元件斷開；且 ;該建立一第二編程條件之步驟包括使一第二值施加於 该共同源極/汲極控制線，及使與該組相關之該等字元線 之至少一子組接收提昇電壓。 如請求項3 1之系統，其中： 、該第一非揮發性儲存元件及該第二非揮發性儲存元件 為在一NAND串上之NAND快閃記憶體裝置； 該共同源極/汲極控制線為一連接至該NAND串之位元 線； 該共同選擇線為一用於該NAND串之汲極侧選擇閑極 控制線；且 V ▲第一非揮發性健存元件之該編程在時間上與該第一 非揮發性儲存元件之該編程重疊。 如請求項34之系統，其中·· 該第一非揮發性儲存元件之該編程步驟包括將一編程 102435-951207.doc •10- 1287228 脈衝施加於該第一非揮發性儲存元件，且該第二非揮發 性儲存兀件之该編程包括將一編程脈衝施加於該第二非 揮發性儲存元件； 該建立一第編程條件之步驟包括使一第一值施加於 該共同源極/汲極控制線、使與該組相關之字元線接收一 或多個提昇電壓’及使一與該組相關之邊界非揮發性儲 存元件斷開；且

   該建立-第二編程條件之步驟包括使一第二值施加於 該共同源極/沒極控制線，及使與該組相關之該等字元線 之至少一子組接收提昇電壓。 36. -種詩編程非揮發性儲存器之方法，其包含： —^立用於第一 NAND串上之一第一非揮發性儲存 元件的第一編程條件； 故弟一編程條件持續的同時建 NAND串上之一後—u 件n 第—非揮發性儲存元件之第二編程 ’編程條件獨立於該第：編程條件；及 件使:：Γ—編程條件來編程該第-非揮發性儲存 元件。使用該第二編程條件來編程該第二非揮發性儲 儲存器之方法’其包含； 冬"弟-值施加於一位元線; 該值來:::發性錯存元件相關之字元線，以羞 該位元線相關；—第—條件，該組非揮發性錯存元件 102435-95J207.doc 1287228 开评赞性儲存元件 岍開該組 組之-第二非揮發性儲存元件的該第一條件； 將一第二值施加於該位元線； 提昇該等字元線之至少-子組，以基於該第二值產生 2於該組之-第三非揮發性儲存元件之第二條件，該 條件與該第二條件在時間上重疊；及 %

   元2程該第二非揮發性儲存元件及該第三非揮發性館存 38·如請求項37之方法，其中： 該第一非揮發性儲存元件及該第三非揮發性健存元件 U編程步驟包括將_編程脈衝施加於該第二非揮發性 儲存裔及將一編程脈衝施加於該第三非揮發性儲存元 件0 39·如請求項37之方法，其中·· 該組非揮發性儲存元件為一NAND串。 40·如請求項37之方法，其中： 孩第一非揮發性儲存元件、該第二非揮發性儲存元件 及忒第二非揮發性儲存元件為在一 NAND串上之多狀態 NAND快閃記憶體裝置。 “ 102435-951207.doc -12-