JPH02177088A - リダンダンシー回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明のメモリに関し、特に不良救済のリダンダンシー
回路に関する。

［従来の技術］ メモリの大容量化にしたがって生じる歩留り低下を防ぐ
ため不良ビットを救済するリダンダンシー技術が用いら
れている。不良救済用の予備ビットは通常ライン単位で
設置され、チップ全体でワード線あるいはビット線で数
本分が設置されていた。

ところで、ＩＭ　　ＤＲＡＭ（１メガビツトダイナミツ
ク型ランダムアクセスメモリ）の時代となって、容量の
増大に伴って増加する消費電力の低減のためビット線を
分割してメモリを複数のブロックに分割し、選択された
ビットの含まれるブロックだけを選択的に部分動作させ
る構成がとられるようになってきた。このため、必然的
に予備ビットも分割配置されるようになり、分割したブ
ロック数だけよけいに予備ビットを用意する必要が生じ
ている。

例えば第６図に従来のｉＭ　　ＤＲＡＭて１／２分割動
作をする場合のブロック図を示す。メモリセルをアレイ
１とアレイ２の２つのブロックに分τＩＪＬ／、それぞ
れのアレイ１，２に行デコーダ１１゜１２、センスアン
プ２１，２２、列デコーダ３１゜３２及び予備ピッ）４
．１．４２を備えている。分割制御回路３はブロックの
選択を決定するアドレス信号ｘ８によってそれぞれのア
レイ１，２への行デコーダ駆動信号φＩＸ、　　φ２Ｘ
、センスアンプ駆動信号φＩＳ、φ２Ｓ及び列デコーダ
駆動信号φＩＹ、　　φ２Ｙを発生する。また、リダン
ダンシー制御回路４からそれぞれの予備ビット４１゜４
２を選択駆動する信号φＩＲ，φ２Ｒが発生させられる
。

分割動作は行アドレス信号Ｘ８に応じて制御され、Ｘ８
＝０の場合にはアレイ１が選択されて、その駆動信号で
あるφＩＸ、　　φＩＳ、φＩＹが活性化される一方、
Ｘ８＝１の場合にはアレイ２が選択されてその駆動信号
であるφ２Ｘ、　　φ２Ｓ。

φ２Ｙが活性化される。尚、このとき非選択アレイの駆
動信号は非活性となり、当該アレイは全く動作しないよ
うになっている。従って、例えばアレ、イ１にある不良
ビットを置換する場合には、アレイ１に用意されている
予報ビットを使用しなけれはならない。

［発明が解決しようとする問題点〕 上述した従来のリダンダンシー回路は分割されたメモリ
のブロックことに予備ビットを持ち、その不良ビットの
置換が同一ブロック内に限られているので、他のブロッ
クに未使用の予備ビットがあってもこれを利用して置換
ができず、予備ビットの利用率が低いという欠点がある
。

Ｃ問題点を解決するための手段］ 本発明のリダンダンシー回路は、メモリを複数のブロッ
クに分割して部分動作を行うよう構成されたメモリに設
けられるリダンダンシー回路において、メモリブロック
に設けられた予備ビットを選択するリダンダンシー信号
に基づいて、メモリブロックを選択するブロック選択信
号に拘らず、任意のメモリブロックの予備ビットを選択
してアクセス可能とさせる予備ビット選択手段を有した
ことを特徴とする。

［発明の従来技術に対する相違点コ 上述した従来のリダンダンシー回路に対し、本発明は非
選択ブロックの予備ビットへの置換を可能とするという
相違点を有する。

［実施例］ 第１図に本発明の第１実施例である分割制御回路の論理
回路図を示す。尚、本実施例では１／２分割動作の場合
を示し、アレイ構造は第６図に示したものと全く同じで
、本実施例の分割制御回路は第６図中の分割制御回路３
に該当する。

回路動作をアレイ１が選択された場合を例として説明す
る。

まず通常の動作（アクセスされたアドレスが不良と置換
されたアドレスでない場合）について説明する。メモリ
のブロック（アレイ）を選択する信号Ｘ８　（＝０）、
更には、列デコーダ駆動信号φＹ（＝１）、センスアン
プ駆動信号φ５（＝１）リダンダンシー信号φＩＲ及び
φ２Ｒと択一的に活性化する行デコーダ駆動信号φＸ（
＝１）に応じて、駆動信号φＩＸ、　　φＩＳ、φＩＹ
が活性化され、アレイ」の動作が行われる。このときア
レイ２の駆動信号φ２Ｘ、　　φ２Ｓ、　　φ２Ｙ及び
リダンダンシー制御信号φＩＲ，φ２Ｒはすべて非活性
のままである。

次に、アレイ１内部で不良ビットが置換されている場合
（４−なわち、予備ビット・１１を用いる場合）の動作
を説明する（第２図中の自己置換モード参照）。この場
合にはＸ８＝Ｏ，φＩＲ＝１゜φ２　Ｒ＝　Ｏ，φＸ＝
０．φＳ＝１．φＹ＝１とされ、φ１ｘ＝ｏ、　　φｌ
５＝１．　　φＩＹ＝１である一方、φ２　Ｘ、　　φ
２Ｓ、　　φ２Ｙはすべて非活性となる。従ってφＩＸ
＝０．　　φ２　Ｘ−０により本来の行デコーダ１１．
１２は動作せず、代わりにφＩＲ−１によりリダンダン
シーデコーダが動作して予備ビット４１への置換が行わ
れる。尚、このとき、アレイ１のセンスアンプ２１及び
列デコーダ３１は通常と同じように動作する。

以上説明した２つの動作モードは従来のリダンダンシー
回路と同一のものであるが、次に本発明による動作モー
ドであるアレイ１の不良をアレイ２の予備ビット４２で
置換した場合の動作を説明する（第２図中の他への置換
モード参照）。アレイ１の不良を置換する場合、従来で
あれば活性化される信号はアレイ１のφＩＸ、　　φＩ
Ｓ、φＩＹであるが、リダンダンシー制御回路の信号φ
ＩＲ（＝Ｏ）によってアレイ１を非活性化し、アレイ２
を強制的に活性化してアレイ２の予備ビット４２への置
換を行うのである。すなわち、Ｘ　８　＝　Ｏ。

φＩＲ＝Ｏ，φ２Ｒ＝１．　　φＸ＝０．φＳ＝１゜φ
Ｙ＝１とし、　φ２Ｘ＝０．　　φ２Ｓ＝１．　　φ２
Ｙ＝１である一方、φＩＸ、　　φＩＳ、φＩＹはすべ
て非活性として予備ビット４２での置換を行う。

第３図は本発明の第２実施例を示すブロック図、第４図
はその分割制御回路３の回路図である。本実施例はビッ
ト線分割を主副ビット線方式を用いて行フた場合に適用
する回路である。主副ビット線方式とは第５図に示すよ
うに、メモリセルの接続されている複数の副ヒツト線（
図では１／２分割を示しているため２組ある）をそれぞ
れトランスファーのトランジスタを介して主ビット線に
接続する方式であり、センスアンプは主ビット線に接続
されている。従って、第３図に示す構成では、各アレイ
１，２のメモリセルをそれぞれ副ビット線に接続し、こ
れら副ビット線を各副ビット線毎のトランジスタを有し
たトランスファー５１，５２を介して主ビット線に接続
し、センスアンプ２０、列デコーダ３０及び各アレイ毎
の予備ビット４１．４２を主ビット線に接続しである。

この場合のアレイの選択動作はトランスファーによる副
ビット線の選択によって行われるもので、センスアンプ
２０は常に動作している。従って、リダンダンシー制御
回路４でトランスファー駆動信号φＩＴ、　　φ２Ｔを
制御し、副ビット線の選択を制御してやることで非選択
ブロックの予備ビットへの置換ができる。

［発明の効果コ 以上説明したように、本発明は分割されたメモリブロッ
クの活性化、非活性化を制御計する１３号を有し、選択
されたメモリブコックとは別のメモリブロックを活性化
し、その予備ビットを不良ビットに置換する手段とを有
することにより、他のブロックの未使用の予備ビットに
よっても置換が可能となり、予備ビットの利用率を高く
し、少ない予備ビット数で不良救済率を高くできる効果
かある。

【図面の簡単な説明】

第１図は本発明の第１実施例の論理回路図、第２図はそ
の制御信号の動きを示すタイミングチャート、第３図は
第２実施例を示すブロック図、第４図はその制御回路の
論理回路図、第５図は主副ビット線方式の説明をする回
路図、第６図は従来のリダンダンシー回路の構成を示す
ブロック図である。 φＳ・　・ φＹ・　・ φＩＸ・ φＩＳ　・ φＩＹφ φ２Ｘ・ φ２Ｓ修 φ２Ｙ・ φＩＲ幸 φＩＴ。 Ｘ８　・　・ ・・・・・・・・センスアンプ駆動信号、・・・・・・
・・列デコーダ駆動信号、・・・アレイ１の行デコーダ
駆動信号、・・・アレイ１のセンスアンプ駆動信号、・
・・アレイ１の列デコーダ駆動信号、・・・アレイ２０
行デコーダ駆動信号、・・・アレイ２のセンスアンプ駆
動信号、・・・アレイ２の列デコーダ駆動信号、・・・
・アレイ１の予備ビット駆動信号（リダンダンシー信号
）、 ・アレイ２の予備ビット駆動信号 （リダンダンシー信号）、 φ２Ｔ・・・トランスファーの駆動信号、・・・・・・
アレイの分割動作制御信号（ブロック選択信号）。 φ２Ｒ・　・　・　・

Claims (1)

【特許請求の範囲】
1. メモリを複数のブロックに分割して部分動作を行うよう
   構成されたメモリに設けられるリダンダンシー回路にお
   いて、メモリブロックに設けられた予備ビットを選択す
   るリダンダンシー信号に基づいて、メモリブロックを選
   択するブロック選択信号に拘らず、任意のメモリブロッ
   クの予備ビットを選択してアクセス可能とさせる予備ビ
   ット選択手段を有したことを特徴とするリダンダンシー
   回路。