KR20070086994A - 멀티―랭크 듀얼 인라인 메모리 모듈을 위한 버퍼 칩 - Google Patents

멀티―랭크 듀얼 인라인 메모리 모듈을 위한 버퍼 칩 Download PDF

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Abstract

본 발명은 멀티-랭크 듀얼 인라인 메모리 모듈(MR-DIMM)의 인쇄회로기판 상에 장착된 소정 갯수(N)의 메모리 칩들에 상기 멀티-랭크 듀얼 인라인 메모리 모듈에 인가된 외부 입력 신호들을 구동하기 위한 버퍼 칩에 관한 것이며, 여기에서 상기 버퍼 칩은 몇몇 신호 드라이버들을 각각 구비한 적층된 레지스터 다이들을 포함하며, 적어도 2개의 신호 드라이버들은 상기 메모리 칩들에 대하여 외부 입력신호를 구동시키도록 평행하게 연결된다.
멀티-랭크 듀얼 인라인 메모리 모듈, 버퍼 칩, 레지스터, 다이, 메모리, 드라이버, 신호,

Description

멀티―랭크 듀얼 인라인 메모리 모듈을 위한 버퍼 칩{Buffer chip for a multi-rank dual inline memory module}
본 발명은 멀티-랭크 듀얼 인라인 메모리 모듈(MR-DIMM)에 관한 것이며, 특히 등록된 멀티-랭크 듀얼 인라인 메모리 모듈(DIMM)에 대한 명령 및 어드레스 부스 버퍼 칩에 관한 것이다.
메모리 모듈들은 컴퓨터 장치의 메모리 용량을 증가시키기 위해서 제공된다. 원래, 단일 인라인 메모리 모듈들(SIMM)은 메모리 크기를 증가시키기 위해서 개인용 컴퓨터에서 사용된다. 단일 인라인 메모리 모듈은 단지 일면에만 인쇄회로기판(PCB)이 인쇄된 DRAM 칩들을 포함한다. 단일 인라인 메모리 모듈들(SIMM)의 인쇄회로기판을 연결하기 위한 접점들은 모듈의 양측에서 과다하게 존재한다. SIMM의 첫번째 변형 예로는 30개의 핀들을 구비하고 8비트의 데이터를 제공하는 것을 들 수 있다(등가 버전에서는 9비트의 데이터를 제공함). SIMM의 두 번째 변형 예는 PS/2로 일컬어지는데, 72개의 핀들을 포함하고 32비트의 데이터를 제공한다(등가 버전에서는 36비트의 데이터를 제공함).
동일한 프로세서들에서 메모리 모듈의 각기 다른 데이터 부스 폭으로 인하여, 때로는 몇몇 SIMM 모듈들이 메모리 뱅크를 채우도록 쌍을 이루어 설치된다. 예를 들면, 32비트의 데이터 부스 폭을 갖는 80386 혹은 80486 장치들에 있어서, 4개의 30핀 SIMM들이나 하나의 72핀 SIMM이 하나의 메모리 뱅크에 대하여 필요하다. 64비트의 데이터 부스 폭을 갖는 펜티엄장치에 대해서는, 2개의 72 핀 SIMM들이 필요하다. 단일의 인라인 메모리 모듈(SIMM)을 설치하기 위해서, 모듈이 소켓 내에 위치한다. 단일의 인라인 메모리 모듈에 의해서 사용된 RAM 기술들은 EDO 및 FPM을 포함한다.
인텔 펜티엄 프로세서가 시장에서 널리 판매된 경우, 듀얼 인라인 메모리 모듈(DIMM)은 메모리 모듈의 두드러진 형식으로서 단일의 인라인 메모리 모듈(SIMM)을 교체하기 시작하였다.
단일의 인라인 메모리 모듈(SIMM)이 인쇄회로기판(PCB)의 단지 일면에 장착된 메모리 유니트들 혹은 DRAM 칩들을 구비하는 반면, 듀얼 인라인 메모리 모듈(DIMMS)은 모듈들의 인쇄회로기판의 양면에 장착된 메모리 유닛들을 포함한다.
각기 다른 타입의 듀얼 인라인 메모리 모듈(DIMMS)이 존재한다. 언버퍼드(unbuffered) 듀얼 인라인 메모리 모듈은 모듈 상에 위치된 버퍼들이나 레지스터들을 포함하지 않는다. 이러한 언버퍼드 듀얼 인라인 메모리 모듈은 데스크탑 PC장치들과 워크스테이션에서 통상적으로 사용된다. 핀들의 수는 통상적으로 단일 데이터율(SDR) 메모리 모듈에서 168핀이며, 더블 데이터율 모듈 및 DDR-2 모듈에서는 184핀이다. DDR-2-DRAMs는 현존하는 DDR-DRAMs의 자연적인 확장이다. DDR-2는 200MHz의 작동 주파수에서 도입되고, 메인 메모리에 대하여 266MHz(DDR-2 533), 300MHz(DDR-2 667), 특별한 용도에 대하여 심지어 400MHz(DDR-2 800)으로 확장된다. DDR-SDRAM(동기 DRAMs)은 클록 펄스(clock pulse)의 상승 에지(rising edge)와 하강 에지(falling edge)에서 데이터를 판독함에 의해 속도가 증가하고, 클록 시그널의 클록 주파수를 증가시킴이 없이 데이터 대역을 필수적으로 2배 증가시킨다.
듀얼 인라인 메모리 모듈(DIMMS)의 다른 형식은 등록된 듀얼 인라인 메모리 모듈(DIMMS)이다. 등록된 듀얼 인라인 메모리 모듈(DIMMS)은 특히 명령 어드레스 신호들을 리드라이브(redrive)하도록 레지스터와 같은 리드라이버 버퍼 부품에서 모듈 상에서 몇몇의 추가적인 회로들을 포함한다. 위상 고정 루프(phase locked loop; PLL)는 클록 신호들을 리드라이브하도록 타이밍 정렬을 위해서 제공된다. 등록된 듀얼 인라인 메모리 모듈은 고등급 서버와 고등급 워크스테이션에서 통상적으로 사용된다.
ECC-듀얼 인라인 메모리 모듈은 에러 보정 비트 혹은 ECC 비트들을 포함한다. 이러한 형식의 듀얼 인라인 메모리 모듈은 64 데이터 비트에 8 ECC 비트들의 합이며, 서버 컴퓨터에 대하여 대부분 사용된다. 등록된 듀얼 인라인 메모리 모듈은 ECC와 함께 혹은 ECC가 없이 SDR, DDR 및 DDR-2에 대하여 사용된다.
이러한 형식의 듀얼 인라인 메모리 모듈은 소위 작은 아웃라인 DIMM(SO-DIMM)으로 일컬어진다. 이들은 표준 듀얼 인라인 메모리 모듈의 향상된 버전이고, 랩톱과 몇몇 특정 서버에서 사용된다.
듀얼 인라인 메모리 모듈은 인쇄회로기판 상에서 소정 개수의 메모리 칩 들(DRAMs)을 포함한다. 각각의 메모리 칩의 데이터 폭은 통상적으로 4비트, 8비트 혹은 16비트이다. 현재 개인용 컴퓨터는 만일 DIMM이 메인 메모리로서 선택되지 않은 경우에 대부분 언버퍼드 듀얼 인라인 메모리 모듈을 사용한다. 그러나, 높은 주 메모리 볼륨 요구조건들을 갖는 컴퓨터 장치에 대하여, 특정한 서버에 있어서, 등록된 듀얼 인라인 메모리 모듈은 대중적인 선택이다.
컴퓨터 장치에서 메모리 요구조건들은 메모리 크기와 메모리 속도의 견지에서 볼 때 나날이 증가하기 때문에, 최대 수의 메모리 칩들(DRAMs)을 각각의 메모리 모듈(DIMM)에 위치하는 것이 바람직하다.
도 1에는 종래 기술에 따른 각각의 메모리 모듈(DIMM)이 도시되어 있다. 각각의 메모리 모듈(DIMM)은 인쇄회로기판(PCB)의 상부측에 장착된 N DRAM 칩들을 포함한다. 도 1에 도시된 바와 같이 등록된 각각의 메모리 모듈(DIMM)은 듀얼 인라인 메모리 모듈에 인가된 명령 및 어드레스 신호들을 버퍼하고 명령 및 어드레스 부스(CA)를 경유하여 인쇄회로기판 상에 장착된 DRAM 칩들에 이러한 신호들을 출력하는 명령 및 어드레스 버퍼를 포함한다. 칩 선택 신호(S)는 명령 및 어드레스 버퍼에 의해서 버퍼되고, DIMM 회로기판 상에 장착된 원하는 DRAM 칩을 선택하기 위해서 제공된다. 모든 DRAM 칩들은 듀얼 인라인 메모리 모듈(DIMM) 상에 장착된 클록 신호 버퍼에 의해서 버퍼된 클록 신호 CLK에 의해서 클록된다. 각각의 DRAM 칩은 q 데이터 라인을 갖는 별도 데이터부스(DQ)에 의해서 마더보드에 연결된다. 각각의 DRAM 칩의 데이터 부스는 통상적으로 4 내지 16비트를 포함한다.
도 2는 도 1에서 선 A-A'를 따라서 도시된 바와 같이 듀얼 인라인 메모리 모 듈(DIMM)의 단면도이다. 메모리 용량을 증가시키기 위해서, DIMM은 인쇄회로기판(PCB)의 양측에 장착된 DRAM 칩들을 구비한다. DIMM 모듈의 상부면에 장착된 DRAM 칩과 DIMM 모듈의 바닥면에 장착된 DRAM 칩이 존재한다. 따라서, 도 2에 도시된 바와 같이 DRAM 듀얼 인라인 메모리 모듈은 2개의 메모리 랭크 혹은 메모리 수준, 즉 메모리 랭크 0와 메모리 랭크 1을 포함한다.
듀얼 인라인 메모리 모듈(DIMM)의 메모리 용량을 증가시키기 위해서, 더욱 적층된 DRAM 칩들이 개발된다.
도 3에는 상부 메모리 다이와 하부 메모리 다이를 구비하여 하나의 적층된 DRAM 칩 내에 2개의 메모리 랭크들을 제공하는 적층된 DRAM 칩이 도시되어 있다. 2개의 메모리 다이들은 기판 상에서 하나의 칩 내에 패키지화된다. 적층된 DRAM 칩은 용접 볼들과 같은 패드들을 경유하여 인쇄회로기판에 연결된다. 인쇄회로기판의 양면상에서 도 3에 도시된 바와 같이 적층된 DRAM 칩들을 구비하는 듀얼 인라인 메모리 모듈(DIMM)은 4개의 메모리 랭크들, 즉 상부면상에서 2개의 메모리 랭크들과 바닥면상에서 2개의 메모리 랭크들을 구비한다.
2개의 메모리 랭크들을 갖는 현재의 컴퓨터 듀얼 인라인 메모리 모듈(DIMM)이 허용된다. 4개의 메모리 랭크들 혹은 8개의 메모리 랭크들로 메모리 장치들 내에서 메모리 랭크들의 수가 증가하는 경우에, 도 1에 도시된 바와 같이 DQ 부스와 CA 부스 상의 부하가 증가한다. CA 부스에 대하여, 부하의 증가는 극적이지 않다. 명령 및 어드레스 부스(CA)는 데이터 부스와 비교하여 1/2 속도로 수행되고, 명령 및 어드레스 버퍼는 듀얼 인라인 메모리 모듈에 대한 마더보드 상에 프로세서에 의 해서 인가된 어드레스와 명령어 신호들을 리드라이브(redrive)한다. 듀얼 인라인 메모리 모듈 상에서 메모리 랭크들의 증가는 DQ 데이터 부스의 부하의 증가를 야기하며, 이는 마더보드 상에서 컨트롤러에 의해서 구동된다. DQ 상의 데이터 율은 DDR-2 데이터 율에서 수행하는 경우에 특히 매우 높다. 결과적으로, 각각의 DQ 데이터 부스에 연결된 부하의 증가는 데이터 신호들 등급을 저하시키고, 그래서 데이터 에러들은 배척되지 않을 수 있다. 따라서, 상기 칩의 DQ 부스에 연결된 DRAM 칩내에서 메모리 랭크들의 개수(M)의 제한이 존재한다. DRAM 칩내에 허용된 메모리 랭크들의 수를 제한함으로써, 듀얼 인라인 메모리의 메모리 용량이 또한 제한된다.
듀얼 인라인 메모리 모듈(DIMM)의 인쇄회로기판 상에서 DRAM 칩들의 개수를 증가시키기 위해서, DRAM 칩들은 2열들에 장착된 대부분의 듀얼 인라인 메모리 모듈이다. 도 4에는 인쇄회로기판의 일면에서 DRAM 메모리칩들의 2열들을 갖는 종래 기술에 따른 듀얼 인라인 메모리 모듈이 도시되어 있다. 통상적인 실시 예에 있어서, 5개까지의 DRAM 메모리 칩들이 각각의 열 내에 제공된다. 동일한 수의 DRAM 칩들이 인쇄회로기판의 배면에 장착되어 있기 때문에, 도 4에 도시된 바와 같이 종래 기술의 듀얼 메모리 모듈의 DRAM 메모리 칩들의 전체 개수는 36이다. DRAM 메모리칩들의 각각의 열에 대하여, 명령 및 어드레스 버퍼 칩이 제공된다. 명령 및 어드레스 버퍼 칩은 선택 신호들, 어드레스 신호들 및 제어 신호들과 같은 K 외부 입력 신호들을 수용하고, 대응하는 열 내에서 모든 DRAM 칩들로 이러한 입력 신호들을 구동한다. 피동 신호들의 개수(K)는 통상적인 실시예에서 28이고, 그래서 명령 및 어드레스 버퍼 칩과 DRAM 칩들 사이에서 명령 및 어드레스의 부스 폭 K은 28이다.
도 5는 도 4에 도시된 바와 같이 종래의 명령 및 어드레스 버퍼 칩에 대한 레지스터 다이 요소가 도시되어 있다. 메인 보드로부터 명령 및 어드레스 버퍼 칩에 인가된 각각의 외부 신호는 상기 버퍼 칩의 레지스터 다이 내에 제공된 2개의 드라이버들(D)에 인가된다. 도 5B에 도시된 바와 같이 종래 기술에 따른 종래의 명령 및 어드레스 버퍼 레지스터는 상기 버퍼 칩의 패키지 내로 집적된 단지 하나의 레지스터 다이를 포함한다.
듀얼 인라인 메모리 모듈의 메모리 용량을 증가시키기 위해서, 각각의 DRAM 메모리칩 내에서 메모리 랭크들의 수는 하나의 DRAM 패키지 내에서 메모리 다이들을 적층함으로써 증가된다. 인쇄회로기판 상에 DRAM 칩들을 추가할 만한 충분한 공간이 없기 때문에, 듀얼 인라인 메모리 모듈 상에서 DRAM 칩들의 수(N)는 제한된다. 결과적으로, 보다 많은 메모리 랭크들이 하나의 DRAM 칩으로 집적된다. 여기에서 DRAM 메모리 다이들이 패키지 내에서 서로 적층된다. 그런데, DRAM 메모리 다이들의 수를 증가시키는 경우, 명령 및 어드레스 버퍼 칩 내에서 각각의 신호 드라이버에 의해서 구동될 부하가 또한 증가한다.
도 6A,6B에는 도 4에 도시된 바와 같은 종래 기술에 따른 듀얼 인라인 메모리 모듈 내의 명령 및 어드레스 버퍼 칩이 보다 상세하게 도시되어 있다. 버퍼 칩은 상기 칩의 패키지 내에 적층된 2개의 레지스터 다이를 포함한다. 각각의 외부 신호가 신호 드라이버의 2 쌍으로 인가되는데, 여기에서 신호 드라이버들의 제 1 쌍이 제 1 레지스터 다이 내에 제공되고, 제 2 쌍이 상기 버퍼 칩의 제 2 레지스터 다이 내에 제공된다. 다이들은 나란히 하나가 다른 하나 위로 위치한다. DRAM 다이 들의 크기는 통상적으로 크고, 그래서 하나가 다른 하나 위로 위치한다.메인보드로부터 버퍼 칩에 인가된 각각의 내부 입력 신호에 대하여 2개의 카피 신호들이 발생되고, 여기에서 제 1 신호 카피는 인쇄회로기판의 좌측에 있는 DRAM 메모리 칩에 인가되고, 제 2 신호 카피는 인쇄회로기판의 우측에 있는 DRAM 메모리 칩에 인가된다.
도 6에 도시된 바와 같이, 버퍼 칩과 DRAM 칩들 사이에서 명령 및 어드레스 부스의 각각의 신호 라인은 단지 하나의 신호 드라이버에 의해서 구동된다. 명령 및 어드레스 부스를 경유하여 DRAM 칩들에 인가된 각각의 명령 및 어드레스 신호에 대하여 단지 하나의 신호 드라이버가 존재하기 때문에, 각각의 신호 드라이버에 대한 부하는 높고, 그래서 도 4에 도시된 바와 같이 종래의 듀얼 인라인 메모리 모듈(DIMM)의 작동 주파수가 제한된다. 각각의 DRAM 칩은 메인 보드와 데이터를 교환하기 위해서 별도의 DQ 데이터 부스를 구비한다. DQ 데이터 부스들은 이중 데이터율(DDR)에서 정상적으로 작동한다. 즉, 이들은 장치 클록율 fCLK의 2배로 작동한다. 종래의 듀얼 인라인 메모리 모듈(DIMM)에서 명령 및 어드레스 버퍼 칩 내에서 각각의 신호 드라이버에 연결된 고 부하로 인하여, 명령 및 어드레스 부스는 장치 클록율의 1/2을 초과하지 않는 제한된 작동 주파수에서 정상적으로 작동한다.
따라서, 본 발명의 목적은 최대 작동 주파수를 허용하는 멀티-랭크 듀얼 인라인 메모리 모듈에 대한 버퍼 칩을 제공하려는 것이다.
이러한 목적은 특허청구범위 제 1 항의 특징들을 갖는 버퍼 칩에 의해서 달성된다.
본 발명은, 멀티-랭크 듀얼 인라인 메모리 모듈(MR-DIMM)의 인쇄회로기판(PCB) 상에 장착된 소정 개수(N)의 메모리 칩들에 상기 멀티-랭크 듀얼 인라인 메모리 모듈에 인가된 외부 입력 신호들을 구동하기 위한 버퍼 칩으로서,
상기 버퍼 칩은 몇몇 신호 드라이버들을 각각 구비한 적층된 레지스터 다이들을 포함하며, 적어도 2개의 신호 드라이버들은 상기 메모리 칩들에 대하여 외부 입력신호를 구동시키도록 평행하게 연결된 것을 특징으로 하는 버퍼 칩을 제공한다.
본 발명에 따른 버퍼 칩에서, 장치 클록당 1 CA 명령에서 듀얼 인라인 메모리 모듈을 구동시킬 수 있다. 본 발명에 따른 버퍼 칩은 버퍼 칩을 DRAM 칩에 연결하는 각각의 신호 라인 상에서 전력 출력을 증가시킨다. 따라서, 본 발명에 따른 버퍼 칩은 주어진 작동 주파수에서 인쇄회로기판 상에 장착된 DRAM 칩들을 구동시킬 수 있다. 듀얼 인라인 메모리 모듈 인쇄회로기판 상에 장착된 주어진 수의 DRAM 칩들에 대하여, 작동 주파수는 본 발명에 따른 버퍼 칩을 사용하는 경우에 증가할 수 있다.
본 발명의 바람직한 실시 예에 있어서, 본 발명에 따른 버퍼 칩은 메모리 칩들에 대하여 명령 및 어드레스 신호들을 구동시키기 위한 명령 및 어드레스 버퍼 칩이다.
본 발명의 바람직한 실시 예에 있어서, 본 발명에 따른 버퍼 칩은 듀얼 인라인 메모리 모듈의 인쇄회로기판의 중앙에 위치한다.
본 발명의 바람직한 실시 예에 있어서, 본 발명에 따른 버퍼 칩에 의해서 구동된 메모리 칩들은 DRAM 메모리 칩들이다.
본 발명의 바람직한 실시 예에 있어서, 본 발명에 따른 버퍼 칩은 장치 클록 당 1CA 명령에서 작동한다.
본 발명의 바람직한 실시 예에 있어서, 본 발명에 따른 버퍼 칩 내에서 집적된 적층된 레지스터 다이들의 수는 DIMM 상에서 메모리 다이들/칩들의 수에 대응한다.
본 발명의 바람직한 실시 예에 있어서, 본 발명에 따른 버퍼 칩은 외부 클록 신호가 인가되는 위상 고정 루프(PLL)를 포함한다.
도 1은 종래 기술에 따른 듀얼 인라인 메모리 모듈을 나타낸 도면;
도 2는 도 1에 도시된 바와 같은 종래 기술에 따른 듀얼 인라인 메모리 모듈의 단면도;
도 3은 종래 기술에 따른 적층된 DRAM 메모리 칩의 단면도;
도 4는 종래 기술에 따른 다른 듀얼 인라인 메모리 모듈을 나타낸 도면;
도 5a는 도 4에 도시된 바와 같은 종래 기술에 따른 종래의 명령 및 어드레스 버퍼 칩 내에서 하나의 외부 신호를 구동하기 위한 레지스터 다이 요소를 나타 낸 도면;
도 5b는 도 4에 도시된 바와 같은 종래 기술에 따른 종래의 명령 및 어드레스 버퍼 칩의 단면도;
도 6은 도 4에 도시된 바와 같은 종래 기술에 따른 종래의 명령 및 어드레스 버퍼 칩 내에서 외부 입력 신호를 카피하기 위한 신호 드라이버를 나타낸 도면;
도 7a,7b,7c는 본 발명에 따른 버퍼 칩의 제 1 실시 예를 나타낸 도면;
도 8a,8b는 본 발명에 따른 버퍼 칩의 제 2 실시 예를 나타낸 도면; 그리고
도 9a,9b는 본 발명에 따른 버퍼 칩의 제 3 실시 예를 나타낸 도면.
도 7a를 참조하면, 본 발명에 따른 버퍼 칩(1)의 제 1 실시 예가 도시되어 있다.
도시된 실시 예에 있어서, 버퍼 칩(1)은 2개의 적층된 레지스터 다이들(2-1,2-2)을 포함하며, 여기에서 각각의 등록된 다이(2-1,2-2)는 도 7b에 도시된 바와 같이 다수의 신호 드라이버들(3)을 포함한다. 도시된 실시 예에 있어서, 한쌍의 신호 드라이버들(3a,3b)이 서로 평행하게 연결되고, 여기에서 각각의 신호 드라이버들(3a,3b)은 마더보드로부터 듀얼 인라인 메모리 모듈에 인가된 외부 입력 신호를 입력 측에서 수용하고, 공통 출력단에서 버퍼 신호를 출력한다. 도 7b에 잘 도시된 바와 같이, 상기 버퍼 칩(1)의 상부 레지스터(1)와 바닥 레지스터(2)에 제공된 신호 드라이버(3a,3b) 쌍들은 공통 입력 노드(4)와 출력 노드(5)를 구비한다. 본 발 명에 따른 버퍼 칩(1)은 본 발명의 바람직한 실시 예에 있어서 멀티-랭크 듀얼 인라인 메모리 모듈에 대한 명령 및 어드레스 버퍼 칩을 형성한다. 버퍼 칩(1)은 멀티-랭크 듀얼 인라인 메모리 모듈의 인쇄회로기판 상에 제공된 명령 및 어드레스 부스(6)의 K 명령 및 어드레스 신호 라인들을 구동시키기 위해서 제공된다. 도시된 실시 예에 있어서, 명령 및 어드레스 부스(6)는 버퍼 칩(1)을 인쇄회로기판의 좌측에 장착된 모든 DRAM 칩들에 연결하고, 제 2 명령 및 어드레스 부스는 버퍼 칩(1)을 인쇄회로기판의 우측에 장착된 모든 DRAM 칩들에 연결한다. 마더보드상에 장착된 프로세서에 의해서 듀얼 인라인 메모리 모듈에 인가된 외부 입력 신호들은 도 7a에 도시된 바와 같이 입력 제어 부스(7)를 경유하여 듀얼 인라인 메모리 모듈 상에서 버퍼 칩(1)에 인가된다. 이러한 입력 제어 부수의 부스 폭은 K이다. 도 7a에 도시된 실시 예에 있어서, K 입력 신호 라인들은 K/2 입력 라인들을 각각 갖는 2 그룹들로 분할된다. 입력 라인들의 제 1 그룹은 상부 레지스터 다이(2-1)에 연결되고, 제 2 그룹은 버퍼 칩(1) 내에서 바닥 레지스터 다이에 연결된다. 각각의 입력 신호 라인(7-i)은 동일한 레지스터 다이 상에서 2개의 다이 요소들(8-i,8-i)에 연결되고, 여기에서 각각의 다이 요소는 노드들(4,5) 사이에서 평행하게 연결된 2개의 신호 드라이버들(3a,3b)을 포함한다. 각각의 다이 요소(8-i) 내에서 평행하게 2개의 신호 드라이버들(3a,3b)을 연결하는 동안, 본 발명에 따른 버퍼 칩(1)에 의해서 구동되는 각각의 명령 및 어드레스 신호는 보다 큰 동력으로 구동된다. 따라서, 듀얼 인라인 메모리 모듈 상에서 각각의 명령 및 어드레스 신호 라인에 연결된 DRAM 수(N)는 주어진 작동 주파수에서 증가할 수 있다. 듀얼 인라인 메모리 모듈 상에 장착된 주어진 수(N)의 DRAM 칩들에 있어서, 작동 주파수는 각각의 다이 요소(8-i) 내에서 평행한 신호 드라이버들(3a,3b)을 포함하는 버퍼 칩을 사용하는 경우에 증가할 수 있다. 각각의 출력 명령 및 어드레스 신호 라인(6-i)에 대하여, 대응하는 다이 요소(8-i)는 버퍼 칩(1) 내에 제공된다. 각각의 다이 요소(8-i) 내에서 적어도 2개의 신호 드라이버들(3a,3b)이 제공되고, 여기에서 상기 신호 드라이버들(3a,3b)은 서로 평행하게 연결된다.
본 발명의 다른 실시 예에 있어서, 각각의 다이 요소(8-i)는 2개 이상의 신호 드라이버들, 예를 들면 4개의 신호 드라이버들을 포함한다. 이것은 큰 짝수의 DRAM 메모리 칩들이 각각의 명령 및 어드레스 신호 라인(6-i)에 연결될 수 있게 한다. 각각의 입력 신호 비트에 대하여, 도 7a에 도시된 바와 같이 2개의 카피들이 버퍼 칩(1)에 의해서 발생된다. 따라서, 도 7a는 제 1 실시 예에 따른 버퍼 칩(1)에 대한 K 비트(1,2)가 도시되어 있다.
도 7c에 도시된 바와 같이, 본 발명의 가능한 추가적인 실시 예에 있어서, 상부 레지스터 다이(2-1) 내에서 다이 요소들(8-i)은 듀얼 인라인 메모리 모듈의 좌측에 있는 DRAM 칩을 구동하고, 바닥 레지스터 다이(2-2) 내에 제공된 다이 요소들은 모듈의 우측에서 DRAM 칩들을 구동하기 위해 제공된다. 본 발명에 따른 2개의 버퍼 칩들(1)을 평행하게 연결함으로써, K 신호 라인들을 갖는 제어 부스(6)를 구동시킬 수 있다.
본 발명의 다른 실시 예에 있어서, 제 1 버퍼 칩(1A) 내에서 모든 다이 요소들(8-i)은 듀얼 인라인 메모리 모듈의 좌측에 있는 DRAM 칩들을 구동시키기 위해서 제공되고, 제 2 버퍼 칩(1B) 내에서 모든 다이 요소들은 듀얼 인라인 메모리 모듈의 우측에 있는 DRAM 칩들을 구동시키기 위해서 제공된다. 두 실시 예들에 있어서, 다이 요소들(8-i,8-i)은 도 7b에 도시된 바와 같이 동일한 레지스터 다이(2-i), 즉 나란히 하나가 다른 하나 위로 위치되는 제 1 레지스터 다이(2-1) 혹은 제 2 레지스터 다이(2-2)에 속한다.
본 발명의 바람직한 실시 예에 있어서, 본 발명에 따른 버퍼 칩(1) 내의 레지스터 다이(2-1)의 수는 듀얼 인라인 메모리 모듈(DIMM)의 인쇄회로기판(PCB) 상에 장착된 각각의 DRAM 메모리 칩 내에 있는 메모리 랭크들의 수(M)에 대응한다.
본 발명의 바람직한 실시 예에 있어서, 본 발명에 따른 버퍼 칩(1)은 마더보드에 의해서 듀얼 인라인 메모리 모듈로 인가된 외부 클록 신호를 구동시키기 위한 위상 고정 루프(9)를 더 포함한다. 위상 고정 루프(9)는 클록 라인들(10,10-)을 경유하여 듀얼 인라인 메모리 모듈 상에서 DRAM 칩들에 클록 신호를 구동시킨다.
도 8a,8b는 본 발명에 따른 버퍼 칩(1)의 또 다른 실시 예를 나타낸다. 이러한 실시 예에 있어서, 버퍼 칩(1)은 동일한 패키지 내에서 적층된 4개의 레지스터 다이들(2-1,2-2,2-3,2-4)을 포함한다. 각각의 입력 신호에 대하여, 버퍼 요소들의 각각의 쌍에 의해서 버퍼 칩(1)에 의해 2개의 카피 신호들이 발생된다. 외부 입력 신호에 대하여 2개의 카피 신호들을 발생시키는 2개의 신호 드라이버들(3a,3b)을 각각 갖는 버퍼 요소(8-i)의 쌍은 버퍼 칩(1)의 동일한 레지스터 다이(2-i) 내에 제공된다. 하나의 버퍼 칩(1) 내에 4개의 레지스터 다이들(2-i)을 적층함으로써, 듀얼 인라인 메모리 모듈에서 보다 많은 DRAM 메모리 칩들을 구동시키는 것이 가능 하며, 여기에서 DRAM 메모리 칩들은 도 4에 도시된 바와 같이 듀얼 인라인 메모리 모듈의 인쇄회로기판 상에서 2개 열들로 제공된다. 하나의 버퍼 칩(1) 내에서 4개의 레지스터 다이들(2-1, 2-4)을 집적함으로써, 도 4에 도시된 바와 같이 2개의 명령 및 어드레스 버퍼 칩들(Ⅰ,Ⅱ)을 본 발명에 따른 단일 버퍼 칩(1)으로 대체하는 것이 가능하다. 이러한 방식에 있어서, 듀얼 인라인 메모리 모듈의 인쇄회로기판 상에서 지연은 본 발명에 따른 버퍼 칩(1)을 사용하는 경우에 어셈블리의 대칭적인 구조로 인하여 보상된다.
도 9는 본 발명에 따른 버퍼 칩(1)의 또 다른 실시 예를 나타낸다. 이러한 실시 예에 있어서 각각의 입력 신호에 대하여 2개의 카피 신호들이 발생한다. 각각의 카피 신호는 2개의 신호 드라이버들(3a,3b)이 서로 평행하게 연결된 다이 요소들(8-i)에 의해서 발생한다. 도 9에 도시된 바와 같은 실시 예에 있어서, 다이 요소들(8-i,8 - i)는 버퍼 칩(1)의 다른 레지스터 다이들(2-i) 내에 제공된다.
모든 실시 예에 있어서, 다이 요소(8-i) 내에서 신호 드라이버들(3)의 수는 본 발명에 따른 버퍼 칩(1)에 연결된 DRAM 칩들의 수에 적합할 수 있다. 도 7 내지 도 9에 도시된 실시 예들에 있어서, 각각의 다이 요소(8-i)는 평행하게 연결된 2개의 신호 드라이버(3a,3b)를 포함한다. 다른 실시 예에 있어서, 평행하게 연결된 신호 드라이버들의 수는 크다. 예를 들면 3, 4 및 그 이상의 신호 드라이버들(3)이다.
본 발명에 따른 버퍼 칩(1) 내에서 레지스터 다이(2-i)의 수는 다른 실시 예와 다르다. 도 7,9에 도시된 실시 예들에 있어서, 레지스터 다이들(2-i)의 수는 2 이다. 도 8에 도시된 실시 예에 있어서, 레지스터 다이들(2-i)의 수는 4이다. 추가적인 실시 예들에 있어서, 본 발명에 따른 버퍼 칩(1) 내의 레지스터 다이들(2-i)의 수는 서로 적층된 8개의 레지스터 타이들(2-1 내지 2-8)과 같이 큰 짝수이다.
버퍼 칩(1) 내에서 레지스터 다이들을 적층함으로써, 인쇄회로기판(PCB) 상에 장착된 버퍼 칩들의 수를 줄이는 것이 가능하고, 그에 따라 신뢰도가 증가하고 생산비가 낮아진다. 또한, 인쇄회로기판 상의 제어 라인들의 루팅(routing)이 보다 쉬워진다. 본 발명에 따른 버퍼 칩(1)의 추가적인 장점은 도 8b에 도시된 바와 같이 대칭적인 방식으로 형성될 수 있다. 2열의 DRAMs에 대한 2개의 별도 명령 및 어드레스 버퍼 칩들(Ⅰ,Ⅱ)을 갖는 종래 기술에 따른 듀얼 인라인 메모리 모듈(DIMM)을 나타낸 도 4와 비교하면, 도 8b에 도시된 바와 같은 버퍼 칩(1)을 구비한 듀얼 인라인 메모리 모듈은 2열의 DRAMs에 대하여 명령 및 어드레스 신호들을 버퍼링하고, 본 발명에 따른 버퍼 칩(1)을 사용하는 경우에 제어 신호 라인에 대한 루팅이 단순해진다. 듀얼 인라인 메모리 모듈의 좌측과 우측에 대한 제어 신호들 사이의 지연 차이는 대칭적인 구조로 인하여 최소화된다. 본 발명에 따른 단지 하나의 버퍼 칩(1)이 도 8b에 도시된 바와 같이 듀얼 인라인 메모리 모듈(DIMM)의 인쇄회로기판(PCB)의 각 측에 제공되므로, 인쇄회로기판(PCB) 상에서 일부 영역이 절감될 수 있다. 적어도 2개의 신호 드라이버들(3a,3b)의 출력들을 평행하게 연결함으로써, 출력 신호를 높아진 전력으로 인가하는 강한 드라이버들이 제공되고, 그래서 듀얼 인라인 메모리 모듈(DIMM) 상에서 높은 수의 DRAM 칩들이 구동될 수 있다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당기술분야의 숙련된 당업자는 하기의 특허등록청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (9)

  1. 멀티-랭크 듀얼 인라인 메모리 모듈(MR-DIMM)의 인쇄회로기판 상에 장착된 소정 갯수(N)의 메모리 칩들에 상기 멀티-랭크 듀얼 인라인 메모리 모듈에 인가된 외부 입력 신호들을 구동하기 위한 버퍼 칩으로서,
    상기 버퍼 칩은 몇몇 신호 드라이버들을 각각 구비한 적층된 레지스터 다이들을 포함하며, 적어도 2개의 신호 드라이버들은 상기 메모리 칩들에 대하여 외부 입력신호를 구동시키도록 평행하게 연결된 것을 특징으로 하는 버퍼 칩.
  2. 제 1 항에 있어서, 상기 버퍼 칩은 상기 메모리 칩들에 대한 명령 및 어드레스 신호들을 구동하기 위한 명령 및 어드레스 부스 버퍼 칩인 것을 특징으로 하는 버퍼 칩.
  3. 제 1 항에 있어서, 상기 버퍼 칩은 상기 듀얼 인라인 메모리 모듈의 상기 인쇄회로기판의 중앙에 위치한 것을 특징으로 하는 버퍼 칩.
  4. 제 1 항에 있어서, 상기 메모리 칩들은 DRAM들인 것을 특징으로 하는 버퍼 칩.
  5. 제 1 항에 있어서, 상기 버퍼 칩은 장치 클록 율로 작동하는 것을 특징으로 하는 버퍼 칩.
  6. 제 1 항에 있어서, 상기 버퍼 칩 내에 집적된 적층 레지스터 다이들의 수는 각각의 메모리 칩 내에 일체화된 메모리 다이들의 수에 대응하는 것을 특징으로 하는 버퍼 칩.
  7. 제 1 항에 있어서, 상기 버퍼 칩은 외부 클록 신호가 인가된 위상 고정 루프(PLL)를 포함하는 것을 특징으로 하는 버퍼 칩.
  8. 제 1 항에 있어서, 2개의 신호 드라이버들은 다이 드라이버 요소 쌍을 형성하도록 평행하게 연결되는 것을 특징으로 하는 버퍼 칩.
  9. 제 1 항에 있어서, 평행하게 연결된 상기 신호 드라이버들은 상기 버퍼 칩의 동일한 레지스터 다이 상에 제공되는 것을 특징으로 하는 버퍼 칩.
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