KR20100078958A - 플립 칩 패키지 및 그의 제조방법 - Google Patents

플립 칩 패키지 및 그의 제조방법 Download PDF

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Abstract

본 발명에 따른 플립 칩 패키지 및 그의 제조방법은, 본드핑거를 갖는 기판과, 상기 기판 상에 배치되며, 본딩패드를 갖는 반도체 칩 및 상기 반도체 칩과 상기 기판 사이에 개재되며, 내부에 상기 반도체 칩의 본딩패드와 상기 기판의 본드핑거 간을 전기적으로 연결하는 접속부가 설치된 백 그라인딩 테이프를 포함한다.

Description

플립 칩 패키지 및 그의 제조방법{FLIP CHIP PACKAGE AND METHOD OF FABRICATING THE SAME}
본 발명은 플립 칩 패키지 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 내부에 바 또는 기둥 형상의 접속부가 설치된 백 그라인딩 테이프를 이용한 플립 칩 패키지 및 그의 제조방법에 관한 것이다.
각종 전기, 전자 제품의 크기가 소형화되는 추세에 따라, 한정된 크기의 기판에 보다 많은 수의 칩을 실장시켜 소형이면서도 고용량을 달성하고자 하는 많은 연구가 전개되고 있고, 이에 따라, 기판 상에 실장되는 반도체 패키지의 크기 및 두께가 점차 감소되고 있는 실정이다.
예들 들어, 패키지의 전체 사이즈에 대해 반도체 칩의 사이즈가 80% 이상이 되는 칩 사이즈 패키지(Chip Size Package)가 제안되었으며, 이러한 칩 사이즈 패키지는 경박단소의 잇점 때문에 여러 가지 형태로 개발되고 있다.
한편, 전형적인 반도체 패키지 및 일부 칩 사이즈 패키지는 인쇄회로기판(Printed Circuit Board)에의 실장방법으로 리드프레임에 의한 솔더링(Soldering) 방식을 이용하고 있다.
그러나, 상기 리드프레임에 의한 솔더링 방식은 공정 진행이 용이하고 신뢰성 측면에서 우수하다는 잇점이 있지만, 반도체 칩과 인쇄회로기판 간의 전기적 신호 전달 길이가 긴 것과 관련하여 전기적 특성 측면에서는 불리함이 있다.
이에, 반도체 칩과 인쇄회로기판 간의 전기적 신호 전달 경로를 최소화시킬 목적으로, 범프(Bump)를 이용한 플립 칩 패키지 구조가 제안되었다.
상기 플립 칩 패키지는 반도체 칩의 본딩패드 상에 형성시킨 범프에 의해 상기 반도체 칩이 인쇄회로기판에의 접착이 이루어지도록 함과 동시에 반도체 칩과 인쇄회로기판 간의 전기적 접속이 이루어지도록 한 구조로서, 상기 반도체 칩과 인쇄회로기판 간의 전기적 신호 전달이 단지 범프에 의해서만 이루어지므로 신호 전달 경로가 매우 짧으며, 따라서, 전기적 특성 측면에서 잇점을 갖는다
그러므로, 이러한 플립 칩 패키지는 반도체 칩과 인쇄회로기판을 전기적으로 연결하는 상기와 같은 범프의 조인트(Joint) 안정성을 확보하는 것이 가장 중요하며, 따라서, 상기 플립 칩 패키지는 상기 범프의 조인트 안정성을 확보하고 상기 범프를 외부 환경의 여러 요인으로부터 보호하기 위해 상기 범프가 형성되는 부분, 즉, 반도체 칩과 기판 사이의 공간이 충진되도록 갭-필(Gap-Fill) 부재로 갭-필하는 방식으로 형성되고 있다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 전술한 종래 기술의 경우에는, 상기와 같은 플립 칩 패키지 제작시, 먼저, 웨이퍼에 범프를 부착하고, 상기 범프가 부착된 웨이퍼를 백 그라인딩한 다음, 상기 백 그라인딩된 웨이퍼를 반도체 칩 레벨로 쏘잉하고, 이어서, 쏘잉된 상기 각 반도체 칩에 대해 플립 칩 본딩 공정 및 갭 필 공정이 수행됨에 따라, 상기 쏘잉되지 않은 웨이퍼 상에 범프 형성시, 상기 범프의 높이를 일정하게 구현하기가 어려울 뿐만 아니라, 상기 범프 형성에 따른 갭 필 공정을 미세하기 조절하기가 어렵다.
본 발명은 플립 칩 패키지 형성시, 범프 적용에 따라 유발되는 범프의 일정한 높이 구현 및 갭 필 공정의 미세 조절 등과 같은 문제점을 원천적으로 해결할 수 있는 플립 칩 패키지 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 플립 칩 패키지는, 본드핑거를 갖는 기판; 상기 기판 상에 배치되며, 본딩패드를 갖는 반도체 칩; 및 상기 반도체 칩과 상기 기판 사이에 개재되며, 내부에 상기 반도체 칩의 본딩패드와 상기 기판의 본드핑거 간을 전기적으로 연결하는 접속부가 설치된 백 그라인딩 테이프;를 포함한다.
상기 접속부는 구리, 금, 솔더 및 그들로 이루어진 합금 중 어느 하나 이상을 포함한다.
상기 접속부는 바 또는 기둥 형상을 포함한다.
상기 백 그라인딩 테이프는, 절연층; 상기 절연층 내에 관통되게 형성된 다수의 접속부; 및 상기 접속부를 포함한 절연층의 상면 및 하면 각각에 각 접속부를 노출시키도록 각각 부착된 제1 및 제2접착층;을 포함한다.
상기 반도체 칩 및 백 그라인딩 테이프를 포함한 기판의 일면을 밀봉하는 봉 지 부재를 더 포함한다.
또한, 본 발명의 실시예에 따른 플립 칩 패키지의 제조방법은, 본딩패드를 갖는 반도체 칩으로 이루어진 웨이퍼를 마련하는 단계; 상기 본딩패드와 대응하여 접속부가 내부에 설치된 백 그라인딩 테이프를 상기 웨이퍼의 상면 상에 부착하는 단계; 상기 백 그라인딩 테이프가 부착된 웨이퍼의 후면을 백 그라인딩 하는 단계; 상기 백 그라인딩 테이프를 포함하는 상기 백 그라인딩된 웨이퍼를 반도체 칩 레벨로 쏘잉하는 단계; 및 상기 쏘잉된 각 반도체 칩을 본드핑거를 갖는 기판 상에 상기 접속부의 타면과 상기 기판의 본드핑거 간이 서로 대응되어 연결되게 부착하는 단계;를 포함한다.
상기 접속부는 금으로 형성한다.
상기 백 그라인딩 테이프는, 절연층과, 상기 절연층 내에 관통되게 형성된 다수의 접속부 및 상기 접속부를 포함한 절연층의 상면 및 하면 각각에 각 접속부를 노출시키도록 각각 부착된 제1 및 제2접착층의 적층 구조로 형성한다.
상기 웨이퍼의 상면 상에 부착하는 단계는, 상기 본딩패드와 상기 접속부의 일면 간이 서로 대응되어 연결되도록 수행한다.
상기 웨이퍼의 상면 상에 부착하는 단계는, 열 압착 또는 초음파 열 압착 방식으로 수행한다.
상기 접속부의 타면과 상기 기판의 본드핑거 간이 서로 대응되어 연결되게 부착하는 단계는, 열 압착 또는 초음파 열 압착 방식으로 수행한다.
상기 접속부의 타면과 상기 기판의 본드핑거 간이 서로 대응되어 연결되게 부착하는 단계 후, 상기 반도체 칩 및 백 그라인딩 테이프를 포함한 기판의 일면을 봉지 부재로 밀봉하는 단계;를 더 포함한다.
본 발명은 플립 칩 패키지 형성시, 내부에 서로 이격된 다수의 접속부가 설치된 백 그라인딩 테이프만이 이용됨으로써, 종래의 범프 및 갭 필 부재를 이용함에 따른 범프의 일정한 높이 구현 및 갭 필 공정의 미세 조절 등과 같은 문제점을 원천적으로 해결할 수 있다.
또한, 본 발명은 플립 칩 패키지 형성시, 상기와 같은 백 그라인딩 테이프가 종래의 범프 및 갭 필 부재를 대신할 수 있으므로, 그에 따른 범프 형성 공정 및 갭 필 공정을 생략할 수 있다..
그 결과, 본 발명은 플립 칩 패키지를 형성하기 위한 전체 제조 공정을 감소시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 플립 칩 패키지를 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이 본 발명의 실시예에 따른 플립 칩 패키지(100)는, 기판(106), 반도체 칩(102) 및 백 그라인딩 테이프(116)를 포함한다.
기판(106)은 상면 및 하면 각각에 배열된 다수의 본드핑거(108) 및 볼 랜드 (도시안됨)를 포함한다.
반도체 칩(102)은 이러한 기판(106) 상면에 부착되며, 상면에 배열된 다수의 본딩패드(104))를 갖는다.
백 그라인딩 테이프(116)는 이러한 반도체 칩(102)과 기판(106) 사이에 개재되어 반도체 칩(102)과 기판(106) 간을 전기적으로 연결시킨다.
이때, 이러한 백 그라인딩 테이프(116)는 절연층(112), 접속부(114) 및 제1 및 제2접착층(110a, 110b)을 포함한다.
절연층(112)은 이러한 백 그라인딩 테이프(116)의 몸체를 이룬다.
접속부(114)는 이러한 절연층 내에 관통되게 다수 개가 설치된다.
또한, 접속부(114)는 이러한 반도체 칩(102)의 본딩패드(104)와 일면이 접속되고, 기판(106)의 본드핑거(108)와 타면이 접속되도록 설치된다.
제1 및 제2접착층(110a, 110b)은 각각 이러한 절연층(112)의 상면 및 하면에 배치되며, 이때, 제1 및 제2접착층(110a, 110b)은 이러한 절연층(112) 내부에 설치된 다수의 접속부(114)를 각각 상면 및 하면으로 노출시키도록 배치되는 것이 바람직하다.
따라서, 이러한 백 그라인딩 테이프(116) 내부에 설치되어 제1 및 제2접착층(110a, 110b) 상부로 노출된 다수의 접속부(114)에 의해 반도체 칩(102)과 기판(106) 간이 전기적으로 연결된다.
이때, 접속부(114)는 구리, 금, 솔더 및 그들로 이루어진 합금 중 어느 하나 이상을 포함하며, 이러한 접속부(114)는 바 또는 기둥 형상을 포함할 수 있다.
또한, 본 발명의 실시예에 따른 플립 칩 패키지(100)는 이러한 반도체 칩(102)을 외부의 스트레스로부터 보호하기 위해 반도체 칩(102)과 백 그라인딩 테이프(116)를 포함한 기판(106)의 일면을 밀봉하는 봉지 부재(120)를 더 포함할 수 있으며, 이러한 봉지 부재(120)는 예를 들면, EMC(Epoxy Molding Compound)를 포함한다.
아울러, 본 발명의 실시예에 따른 플립 칩 패키지(100)는 실장 수단으로서 기판(106) 하면의 볼 랜드에 부착된 다수의 외부 접속 단자(118)를 더 포함하며, 이러한 외부 접속 단자(118)는 예를 들면 솔더 볼을 포함할 수 있다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 플립 칩 패키지의 제조방법을 설명하기 위해 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 상면에 다수의 본딩패드(104)를 갖는 다수의 반도체 칩(102)으로 이루어진 웨이퍼(122)와, 이러한 반도체 칩(102)의 본딩패드(104)와 대응되는 다수의 접속부(114)가 내부에 설치된 백 그라인딩 테이프(116)가 마련된다.
여기서, 백 그라인딩 테이프(116)는 절연층(112), 접속부(114) 및 제1 및 제2접착층(110a, 110b)의 적층 구조로 형성되며, 이때, 절연층(112)은 이러한 백 그라인딩 테이프(116)의 몸체를 이루며, 서로 이격된 다수의 접속부(114)가 내부에 설치된다.
이때, 접속부(114)는 구리, 금, 솔더 및 그들로 이루어진 합금 중 어느 하나 이상으로 형성되며, 이러한 접속부(114)는 바 또는 기둥 형상으로 형성될 수 있다.
제1 및 제2접착층(110a, 110b)은 각각 이러한 절연층(112)의 상면 및 하면에 형성되며, 이때, 제1 및 제2접착층(110a, 110b)은 이러한 절연층(112) 내부에 설치된 다수의 접속부(114)를 각각 상면 및 하면으로 노출시키도록 형성된다.
이어서, 이러한 접속부(114)를 갖는 백 그라인딩 테이프(116)가, 반도체 칩(102)의 본딩패드(104)와 백 그라인딩 테이프(116)의 접속부(114) 간이 서로 대응되도록 부착되며, 이때, 이러한 반도체 칩(102)의 본딩패드(104)와 백 그라인딩 테이프(116)의 접속부(114) 간의 부착은 예를 들면 열 압착 또는 초음파 열 압착 방식에 의해 수행된다.
여기서, 백 그라인딩 테이프(116)의 제2접착층(110b) 상의 보호 테이프(도시안됨)는 제거된 상태로 웨이퍼(122) 상에 부착되며, 이때, 제1접착층(110a) 상의 보호 테이프(124)는 제거되지 않고 잔류된다.
도 2b를 참조하면, 이러한 백 그라인딩 테이프(116)가 부착된 웨이퍼(122)의 후면이 소망하는 두께로 백 그라인딩된다.
도 2c를 참조하면, 소망하는 두께로 백 그라인딩된 웨이퍼(122)가 각각의 반도체 칩(102) 레벨로 쏘잉된다. 이때, 이러한 웨이퍼(122)의 쏘잉시, 웨이퍼(122) 상면에 부착된 백 그라인딩 테이프(116)도 반도체 칩(102)과 같이 쏘잉된다.
도 2d를 참조하면, 쏘잉된 백 그라인딩 테이프(116)의 제1접착층(110a) 상에 잔류된 보호 테이프가 제거되고, 그런 다음, 보호 테이프가 제거된 각 반도체 칩(102)이 상면 및 하면 각각에 본드핑거(108) 및 볼 랜드(도시안됨)를 갖는 기판(106) 상에 부착된다.
여기서, 각 반도체 칩(102)을 기판(106) 상에 부착시, 기판(106)의 본드핑거(108)와 백 그라인딩 테이프(116) 하면으로 노출된 접속부(114) 간이 서로 대응되도록 부착된다.
따라서, 일면이 반도체 칩(102)의 본딩패드(104)와 부착되고, 타면이 기판(106)의 본드핑거(108)와 부착된 접속부(114)를 갖는 백 그라인딩 테이프(116)에 의해 반도체 칩(102)과 기판(106) 간이 전기적으로 연결된다.
이때, 기판(106)의 본드핑거(108)와 백 그라인딩 테이프(116)의 접속부(114) 간의 부착은 예를 들면 열 압착 또는 초음파 열 압착 방식에 의해 수행된다.
도 2e를 참조하면, 이러한 기판(106) 상에 부착된 반도체 칩(102)을 외부의 스트레스로부터 보호하기 위해 반도체 칩(102) 및 백 그라인딩 테이프(116)를 포함한 기판(102)의 일면이 봉지 부재(120)로 밀봉된다. 이때, 이러한 봉지 부재(120)는 예를 들면 EMC(Epoxy Molding Compound)로 형성된다.
그런 다음, 기판(106) 하면의 볼 랜드에 실장 수단으로서 다수의 외부 접속 단자(118)가 부착되어 본 발명의 실시예에 따른 플립 칩 패키지(100)가 완성된다.
이때, 이러한 외부 접속 단자(118)는 솔더 볼로 형성된다.
전술한 바와 같이 본 발명은, 상기와 같이 내부에 서로 이격된 다수의 접속부가 설치된 백 그라인딩 테이프만이 이용되어 플립 칩 패키지가 형성됨으로써, 종래와 같은 범프 및 갭 필 부재를 사용하지 않아도 됨에 따라 상기 범프를 이용함에 따른 범프의 일정한 높이 구현 및 갭 필 공정의 미세 조절 등과 같은 문제점을 원천적으로 해결할 수 있다.
또한, 플립 칩 패키지 형성시, 상기와 같은 백 그라인딩 테이프가 종래의 범프 및 갭 필 부재를 대신할 수 있으므로, 그에 따른 범프 형성 공정 및 갭 필 공정을 생략할 수 있다..
그 결과, 플립 칩 패키지를 형성하기 위한 전체 제조 공정을 감소시킬 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 플립 칩 패키지를 설명하기 위해 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 플립 칩 패키지의 제조방법을 설명하기 위해 도시한 공정별 단면도.

Claims (12)

  1. 본드핑거를 갖는 기판;
    상기 기판 상에 배치되며, 본딩패드를 갖는 반도체 칩; 및
    상기 반도체 칩과 상기 기판 사이에 개재되며, 내부에 상기 반도체 칩의 본딩패드와 상기 기판의 본드핑거 간을 전기적으로 연결하는 접속부가 설치된 백 그라인딩 테이프;
    를 포함하는 것을 특징으로 하는 플립 칩 패키지.
  2. 제 1 항에 있어서,
    상기 접속부는 구리, 금, 솔더 및 그들로 이루어진 합금 중 어느 하나 이상을 포함하는 것을 특징으로 하는 플립 칩 패키지.
  3. 제 1 항에 있어서,
    상기 접속부는 바 또는 기둥 형상을 포함하는 것을 특징으로 하는 플립 칩 패키지.
  4. 제 1 항에 있어서,
    상기 백 그라인딩 테이프는,
    절연층;
    상기 절연층 내에 관통되게 형성된 다수의 접속부; 및
    상기 접속부를 포함한 절연층의 상면 및 하면 각각에 각 접속부를 노출시키도록 각각 부착된 제1 및 제2접착층;
    을 포함하는 것을 특징으로 하는 플립 칩 패키지.
  5. 제 1 항에 있어서,
    상기 반도체 칩 및 백 그라인딩 테이프를 포함한 기판의 일면을 밀봉하는 봉지 부재를 더 포함하는 것을 특징으로 하는 플립 칩 패키지.
  6. 본딩패드를 갖는 반도체 칩으로 이루어진 웨이퍼를 마련하는 단계;
    상기 본딩패드와 대응하여 접속부가 내부에 설치된 백 그라인딩 테이프를 상기 웨이퍼의 상면 상에 부착하는 단계;
    상기 백 그라인딩 테이프가 부착된 웨이퍼의 후면을 백 그라인딩 하는 단계;
    상기 백 그라인딩 테이프를 포함하는 상기 백 그라인딩된 웨이퍼를 반도체 칩 레벨로 쏘잉하는 단계; 및
    상기 쏘잉된 각 반도체 칩을 본드핑거를 갖는 기판 상에 상기 접속부의 타면과 상기 기판의 본드핑거 간이 서로 대응되어 연결되게 부착하는 단계;
    를 포함하는 것을 특징으로 하는 플립 칩 패키지의 제조방법.
  7. 제 6 항에 있어서,
    상기 접속부는 금으로 형성하는 것을 특징으로 하는 플립 칩 패키지의 제조방법.
  8. 제 6 항에 있어서,
    상기 백 그라인딩 테이프는, 절연층과, 상기 절연층 내에 관통되게 형성된 다수의 접속부 및 상기 접속부를 포함한 절연층의 상면 및 하면 각각에 각 접속부를 노출시키도록 각각 부착된 제1 및 제2접착층의 적층 구조로 형성하는 것을 특징으로 하는 플립 칩 패키지의 제조방법.
  9. 제 6 항에 있어서,
    상기 웨이퍼의 상면 상에 부착하는 단계는, 상기 본딩패드와 상기 접속부의 일면 간이 서로 대응되어 연결되도록 수행하는 것을 특징으로 하는 플립 칩 패키지의 제조방법.
  10. 제 9 항에 있어서,
    상기 웨이퍼의 상면 상에 부착하는 단계는, 열 압착 또는 초음파 열 압착 방식으로 수행하는 것을 특징으로 하는 플립 칩 패키지의 제조방법.
  11. 제 6 항에 있어서,
    상기 접속부의 타면과 상기 기판의 본드핑거 간이 서로 대응되어 연결되게 부착하는 단계는, 열 압착 또는 초음파 열 압착 방식으로 수행하는 것을 특징으로 하는 플립 칩 패키지의 제조방법.
  12. 제 6 항에 있어서,
    상기 접속부의 타면과 상기 기판의 본드핑거 간이 서로 대응되어 연결되게 부착하는 단계 후,
    상기 반도체 칩 및 백 그라인딩 테이프를 포함한 기판의 일면을 봉지 부재로 밀봉하는 단계;
    를 더 포함하는 것을 특징으로 하는 플립 칩 패키지의 제조방법.
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