KR100673965B1 - 인쇄회로기판 및 반도체 패키지 제조방법 - Google Patents

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Abstract

본 발명은: 적어도 하나의 장방형 홀이 형성된 기판 기재와; 상기 기판 기재의 적어도 일측면에 패턴 형성된 회로 패턴들과; 상기 기판 기재 및 회로 패턴 상에 형성된 보호층과; 적어도 상기 장방형 홀의 가장자리 중 일부를 따라서 형성되며, 적어도 상기 회로 패턴 상에는 형성되지 않은 크랙 방지층을 구비하는 인쇄회로기판을 제공한다.

Description

인쇄회로기판 및 반도체 패키지 제조방법{Printed circuit board and manufacturing method for semiconductor package using the printed circuit board}
도 1은 통상적인 BOC(board on chip) 패키지를 도시한 단면도이다.
도 2는 본 발명의 바람직한 실시예에 따른 인쇄회로기판을 스트립 단위로 도시한 평면도이다.
도 3은 도 2의 A부의 저면 방향에서 확대 도시한 사시도이다.
도 4는 도 3의 Ⅳ-Ⅳ선을 따라 취한 단면도이다.
도 5는 도 3의 Ⅴ-Ⅴ선을 따라 취한 단면도이다.
도 6은 도 3의 변형예를 도시한 사시도이다.
도 7은 본 발명의 다른 측면에서 바람직한 실시예에 따른 반도체 패키지 제조방법을 도시한 흐름도이다.
도 8 내지 도 13은 도 7에 도시된 반도체 패키지 제조방법의 각 단계들을 도시한 도면들로써, 도 8은 기판 기재를 제공하는 단계를 도시한 사시도이다.
도 9는 도 8의 Ⅸ-Ⅸ선을 따라 취한 단면도이다.
도 10은 기판 기재에 회로 패턴을 형성하는 단계를 도시한 단면도이다.
도 11은 기판 기재에 보호층을 형성하는 단계를 도시한 단면도이다.
도 12는 기판 기재에 장방형 홀을 형성하는 단계를 도시한 단면도이다.
도 13은 기판 기재와 반도체 칩을 패키징하는 단계를 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
110: 인쇄회로기판 120: 기판 기재
125: 장방형 홀 126: 장측 단부
127: 단측 단부 130: 회로 패턴
132:전극 접속부 136: 볼 안착부
140: 보호층 150: 크랙 방지층
160: 반도체 칩 163: 전극부
본 발명은 인쇄회로기판 및 반도체 패키지 제조방법에 관한 것으로, 보다 상세하게는 기판 기재에 윈도우 슬릿을 형성할 때 슬릿 주위에 크랙이 발생하는 것을 방지할 수 있는 구조를 가진 인쇄회로기판 및 상기 크랙이 발생하지 않도록 하는 반도체 패키지의 제조방법에 관한 것이다.
최근에 메모리 반도체의 고속화에 따라서 BOC(board on chip) 구조의 패키지가 각광 받고 있다. BOC 구조란, 패키징된 반도체의 리드 프레임을 통해 집적회로(IC)와 기판 회로간 신호를 주고 받는 기존 방식과 달리, 반도체 칩 자체를 인쇄회로기판에 직접 실장하도록 하는 방식으로, D램이 고속화되면서 발생하는 열ㆍ전기 적 성능 문제에 효율적으로 대응할 수 있다는 장점이 있다.
도 1은, BOC 구조에 의한 패키지를 나타내는 개략 단면도이다. BOC 구조에 의한 패키지에서는, 중앙에 윈도우 슬릿(window slit, 15)를 형성한 인쇄회로기판(10)이 사용된다. 그리고, 반도체 칩(20)은 인쇄회로기판(10) 상면에 접착제(30)를 매개로 접착되어 있으며, 상기 인쇄회로기판(10)의 윈도우 슬릿(15) 내측 공간에 전극부(23)가 배치되어 있다.
인쇄회로기판(10)은 기판 기재(11)와, 상기 기판 기재의 적어도 일측면에 형성된 회로 패턴(12)과, 상기 회로 패턴을 외부로부터 보호하는 보호층(13)이 형성되고, 전도성 볼(14)이 외부 기판과 전기적으로 연결되도록 형성되어 있다.
이 경우 반도체 칩의 전극부(23)와 인쇄회로기판의 회로 패턴(12)은 와이어(33)에 의해 전기적 접속되는데, 이 경우 상기 와이어(33)는 윈도우 슬릿(15)을 관통하도록 형성된다. 그 후에 상기 와이어(33)와, 전극부(23)와, 회로 패턴의 상기 외이어가 접속된 부분을 포함하는 영역에는 몰딩물(40)에 의하여 몰딩된다.
종래에는 상기 BOC용 인쇄회로기판은 스트립 단위로 제조되며, 이 경우 상기 인쇄회로기판(10)의 기재는 글라스 파이버 매트릭스를 압입한 수지재를 경화하여 소성시킴으로써 만들어진다. 상기 인쇄회로기판(10)에 윈도우 슬릿(15)을 형성하기 위해서 통상적으로, 시트(sheet) 형상의 인쇄회로기판을 복수층으로 적층한 뒤에 드릴을 사용하여 윈도우 슬릿이 형성되는 위치에 가압함으로써 이루어진다.
이 경우, 상기 윈도우 슬릿(15)이 형성되는 위치를 맞추기 위하여 먼저 레이저 가공을 통하여 일정 크기의 홀을 형성시킨 후에, 드릴을 통하여 윈도우 슬릿 가 공한다. 따라서, 상기 윈도우 슬릿(15)을 가공하기 위하여 레이저 가공과 드릴 가공을 동시에 사용하여야 함으로써 홀을 가공하는 시간이 증가하고, 제조 비용이 많이 든다.
최근에는 가공 기술의 발달과 함께 인쇄회로기판(10)이 릴투릴(롤투롤) 공정으로 제조될 수 있으며, 이 경우에는 윈도우 슬릿을 형성하기 위하여 드릴을 이용하는 경우 생산 시간이 더욱 더 많이 소요된다.
홀 가공 시간, 및 제조 비용을 감소시키기 위해서는 펀칭 가공을 할 수 있으나, 이 경우에는 상기 인쇄회로기판은 글라스 파이버를 함유하고 있으므로, 윈도우 슬릿의 천공을 위해 펀치로 압력을 가할 경우, 파단면에서 크랙(crack)이 발생할 수 있으며, 이러한 크랙은 외관 불량을 초래할 뿐 아니라, 미세한 회로 패턴에도 영향을 미칠 수 있게 되므로 문제가 된다.
본 발명은 상기와 같은 문제점 등을 포함하여 여러 문제점을 해결하기 위한 것으로서, 장방형 홀을 형성하는 공정에 의하여 상기 장방형 홀 주위에 크랙이 발생하는 것을 방지하는 구조를 가진 인쇄회로기판 및 이를 사용한 반도체 패키지 제조방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명은: 적어도 하나의 윈도우 슬릿이 형성된 기판 기재와; 상기 기판 기재의 적어도 일측면에 패턴 형성된 회로 패턴들과; 상기 기판 기재 및 회로 패턴 상에 형성된 보호층과; 적어도 상기 윈도우 슬릿의 가장자리 중 일부를 따라서 형성되며, 적어도 상기 회로 패턴 상에는 형성되지 않은 크랙 방지층을 구비하는 인쇄회로기판을 제공한다.
이 경우 상기 크랙 방지층은, 상기 보호층과 동일한 소재 및 상기 회로 패턴과 동일한 소재 중 적어도 하나를 포함하여 이루어질 수 있다.
또한 상기 윈도우 슬릿은 펀칭 공정에 의하여 형성될 수 있다.
한편, 본 발명의 다른 측면에서의 반도체 패키지 제조방법은: 기판 기재를 제공하는 단계와; 상기 기판 기재의 적어도 일측면에 회로 패턴을 형성하는 단계와; 상기 기판 기재 상에 보호층을 형성하는 단계와; 상기 기판 기재의 장방형 홀이 형성될 위치의 가장자리 중 적어도 일부에 크랙 방지층을 형성하는 단계와; 상기 기판 기재 중앙부를 펀칭하여 장방형 홀을 형성하는 단계와; 반도체 칩을 상기 기판 기재 상에 안착하는 단계와; 상기 반도체 칩 및 기판 기재를 패키징하는 단계를 포함한다.
이 경우 상기 기판 기재는 FR-4 또는 BT(Bismaleimide Triazine) 소재를 포함하여 이루어지고, 상기 기판 기재를 제공하는 단계는 릴투릴(reel-to-reel) 공정으로 행하여지는 것이 바람직하다.
상기 크랙 방지층은 보호층의 소재와 동일 소재로 이루어지며, 상기 크랙 방지층을 형성하는 단계는 상기 보호층을 형성하는 단계와 동시에 이루어질 수 있다.
또한, 상기 크랙 방지층은 상기 회로 패턴의 소재와 동일한 소재로 이루어지며, 상기 크랙 방지층을 형성하는 단계는 상기 회로 패턴을 형성하는 단계와 동시에 이루어질 수 있다.
또한, 상기 크랙 방지층은, 상기 회로 패턴과 동일한 소재로 이루어진 제1크랙 방지층 및 상기 보호층과 동일한 소재로 이루어진 제2크랙 방지층을 구비하여 이루어지고, 상기 제1크랙 방지층을 형성하는 단계는 상기 회로 패턴을 형성하는 단계와 동시에 이루어지며, 상기 제2크랙 방지층을 형성하는 단계는 상기 보호층을 형성하는 단계와 동시에 이루어질 수 있다.
이하 첨부된 도면을 참조하면서, 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명이 적용될 수 있는 인쇄회로기판을 스트립 단위로 도시한 평면도이다. 도 2를 참조하면, 인쇄회로기판(110)은 복수개가 하나의 유니트 기판(101)을 이루고, 상기 유니트 기판(101)들 사이에는 더미 패턴(105)이 연결될 수 있다. 이러한 유니트 기판(101)들은 릴투릴 공정으로 공급될 수 있다.
도 3은 도 2의 A부의 저면 방향에서 확대 도시한 사시도이고, 도 4는 도 3의 Ⅳ-Ⅳ선을 따라 취한 단면도이고, 도 5는 도 3의 Ⅴ-Ⅴ선을 따라 취한 단면도이다. 도 3 내지 도 5를 참고하면, 본 발명의 바람직한 실시예에 따른 인쇄회로기판(110)은 기판 기재(120)와, 회로 패턴(130)들과, 보호층(140)과, 크랙 방지층(150)을 구비한다.
기판 기재(120)는 적어도 하나의 장방형 홀(125)이 형성된다. 이 기판 기재(120)는 통상 BT(Bismaleimide Triazine)나 FR4 소재로 이루어지는데, 상기 BT(Bismaleimide Triazine)나 FR4 소재는, 프리프레그(122)(prepreg)와 그 주변의 수지재(124)로 이루어진다. 이 경우, 프리프레그(122)는 글래스 파이버(glass fiber)와 레진의 복합체를 의미한다. 이 경우 상기 프리프레그(122)는 레진이 70% 이하의 함량을 가지며, 전체 두께가 커도 0.15mm 이하가 되고, 그 강성이 25 Gpa 이상일 수 있다. 상기 조건은 프리프레그(122) 및 수지재(124)를 구비한 기판 기재(120)가 릴투릴 방식으로 공급할 수 있음과 동시에 일정 이상의 강도를 유지할 수 있는 조건을 충족하는 조건 중 하나이다. 여기서, 프리프레그(122)의 강도는, 글래스 파아바와 함께 프리프레그(122)를 구성하는 레진 함량을 조절함으로써 이루어질 수 있다.
한편 상기 장방형 홀(125)은 윈도우 슬릿(window slit)일 수 있다. 상기 윈도우 슬릿은 반도체 칩(160)과 인쇄회로기판(110) 사이를 전기적으로 연결하는 통로 기능을 하는데, 통상 와이어(168)가 이를 관통하여서 반도체 칩(160)의 전극부(163)와 인쇄회로기판(110)의 전극 접속부(132) 사이를 연결한다. 이 경우 상기 윈도우 슬릿의 장측 단부(126)의 외곽에는 전극 접속부(132)들이 형성되어 있으나, 윈도우 슬릿의 단측 단부(127) 외곽에는 상기 회로 패턴(130)이 형성되지 않는다.
회로 패턴(130)들은 상기 기판 기재(120)의 적어도 일측면에 형성된다. 상기 회로 패턴(130)들 각각은 전극 접속부(132)와, 볼 안착부(136)와, 연결부(134)를 구비할 수 있다. 상기 전극 접속부(132)는 반도체 칩(160)의 전극부(163)와 연결되고, 볼 안착부(136)는 외부 기판과 전기적 연결되는 전도성 볼이 안착되며, 연결부(134)는 상기 전극 접속부(132)와 볼 안착부(136)를 연결하는 기능을 한다. 상기 회로 패턴(130)은 기판 기재(120) 상에 통상 구리 등의 도전막을 형성한 뒤에 노광 및 현상을 통하여 패턴화 될 수도 있고, 이와 다른 여러 방법들이 사용되어 패턴화 될 수 있다. 이 경우 상기 기판 기재(120) 상면에도 회로 패턴(130)들이 형성될 수 있고, 상기 기판 기재(120) 상, 저면에 형성된 회로 패턴들은 비아 홀(via hole)에 의하여 서로 연결될 수 있다.
상기 구조를 가진 인쇄회로기판(110)은, 회로 패턴(130)들이 주로 기판 기재(120) 저면에 많이 형성되어 있고, 반도체 칩(160)이 기판 기재(120) 상부에서 플립칩 본딩되는 BOC(board on chip) 패키지에 사용되는 기판일 수 있다.
보호층(140)은 상기 기판 기재(120) 및 회로 패턴(130) 상에 형성된다. 상기 보호층(140)은 회로 패턴(1300을 외부로부터 보호하고 오염되는 것을 방지하는데, 솔더 레지스트(SR; solder resist)나 포토 솔더 레지스트(photo solder resist)일 수 있다. 이 경우, 상기 보호층(140)은, 반도체 칩(160)의 전극부(163)와 본딩 부재로 연결되는 전극 접속부(132)와, 전도성 볼이 안착되는 볼 안착부(136)에는 형성되지 않도록 패턴된다. 또한 상기 보호층(140)은 상기 장방형 홀(125) 주위에는 형성되지 않는다. 상기 장방형 홀(125)이 윈도우 슬릿인 경우를 예를 들면, 상기 윈도우 슬릿 주위에 전극 접속부(132)가 형성되어 있으며, 상기 전극 접속부(132) 상에는 보호층(140)이 형성되지 않아야 한다. 따라서 윈도우 슬릿의 상기 전극 접속부(132) 영역을 포함하는 주위에는 보호층(140)이 형성되지 않는다.
그런데, 드릴 가공보다 생산성 측면이 우수한 펀칭 가공으로 장방형 홀(125)을 형성하는 경우, 상기 장방형 홀(125) 주위에 크랙이 발생할 가능성이 크다. 그 하나의 이유로는 상기 장방형 홀(125)을 파단하면서, 전단 및 파단응력을 형성하면서 홀을 형성하기 때문에 크랙 등의 문제를 일으킬 수 있기 때문이다. 특히 홀 주 변의 회로 패턴(130)이 형성되지 않은 영역에선, 홀 주변의 상기 회로 패턴(130)이 형성된 곳과 전단이 일어나는 시간적인 차이가 있기 때문에 더욱 크랙이 발생하기 쉽다. 본 발명은 상기 크랙이 발생하는 것을 방지하기 위하여 상기 장방형 홀(125) 주위에 크랙 방지층(150)이 배치된다.
상기 크랙 방지층(150)은 적어도 상기 장방형 홀(125)의 가장자리 중 일부를 따라서 형성되어서 상기 전단 및 파단 응력이 회로 패턴(130)이 형성되지 않은 영역에 집중되지 않도록 한다. 이 경우, 상기 크랙 방지층(150)은 적어도 상기 회로 패턴(130) 상에는 형성되지 않는다.
상기 크랙 방지층(150)은 보호층(140)의 소재와 동일한 소재로 이루어질 수 있다. 이 경우 보호층(140)을 형성시키는 공정에서 상기 크랙 방지층(150)을 동시에 형성시킬 수 있으며, 이로 인하여 제조 공정이 줄어들게 된다. 이와 달리 크랙 방지층(150)이 회로 패턴과 동일한 소재로 이루어질 수 있다. 즉, 외부 기판과 반도체 칩 사이의 전기적 연결에 어떠한 기능도 하지 않는 회로 패턴을 상기 장방형 홀(125)에 형성시킴으로써 전단 및 파단 응력이 한 곳으로 집중되지 않게 되어서 크랙이 발생하지 않게 된다. 상기 회로 패턴과 동일한 소재로 이루어진 크랙 방지층(150a)는 상기 회로 패턴(130)을 형성하는 공정과 동시에 형성될 수 있다.
한편, 상기 크랙 방지층(150)은 도 6에 도시된 바와 같이 회로 패턴과 동일한 소재로 이루어진 제1크랙 방지층(150a)과 함께, 보호층과 동일한 소재로 이루어진 제2크랙 방지층(150b)을 구비할 수도 있다.
도 3 및 도 6을 참조하면, 상기 크랙 방지층(150)은 상기 장방형 홀(125)의 가장자리를 따라서 일정한 폭을 가지고 형성될 수 있다. 이 경우 상기 장방형 홀(125)은, 나란히 길게 형성된 장측 단부(126)들 및 상기 장측 단부(126)들 사이를 연결하는 단측 단부(127)들을 구비하는데, 이 경우 상기 크랙 방지층(150)은 적어도 상기 단측 단부(127) 가장자리에 형성되는 것이 바람직하다. 이는 펀칭 가공시에 상기 전단 응력은 통상 단측 단부(127) 및 상기 단측 단부(127)와 장측 단부(126) 사이의 모서리에 집중되므로, 상기 전단 응력이 집중되는 부분에 크랙 방지층(150)을 형성시킴으로써 장방형 홀(125) 주위에 크랙이 발생하는 것을 방지할 수 있기 때문이다.
한편, 최근에는 가공 기술의 발달과 함께 기판 기재(120)가 릴투릴 공정(롤투롤 공정)으로 제조될 수 있는데, 이 경우에는 윈도우 슬릿을 형성하기 위하여 드릴을 이용하는 경우 생산 시간이 더욱 더 많이 소요되며, 따라서 펀칭 가공으로 장방형 홀(125)을 형성하는 것이 바람직한데, 상기 릴투릴(롤투롤) 공정을 사용하여 상기 기판 기재(120)로부터 본 발명의 구조를 가진 인쇄회로기판(110)을 제조하는 것이 더욱 바람직하다.
도 7은 본 발명의 바람직한 실시예에 따른 반도체 패키지 제조방법을 도시한 흐름도이다. 도 7을 참조하면, 본 발명의 반도체 패키지의 제조방법은: 기판 기재를 제공하는 단계(S10)와; 상기 기판 기재의 적어도 일측면에 회로 패턴을 형성하는 단계(S20)와; 상기 기판 기재 상에 보호층을 형성하는 단계(S30)와; 상기 기판 기재의 윈도우 슬릿이 형성될 위치의 가장자리 중 적어도 일부에 크랙 방지층을 형성하는 단계(S40)와; 상기 기판 기재 중앙부를 펀칭하여 장방형 홀을 형성하는 단 계(S50)와; 반도체 칩을 상기 기판 기재에 안착하는 단계와; 상기 반도체 칩 및 기판 기재를 패키징하는 단계(S60)를 포함한다.
도 8 내지 도 13을 참조하여, 본 발명의 바람직한 실시예에 따른 반도체 패키지 제조방법의 각 단계를 상세히 설명한다. 도 8 및 도 8의 Ⅸ-Ⅸ선을 따라 취한 단면을 도시한 도 9를 참조하면, 먼저 기판 기재(120)를 제공하는 단계를 거친다. 이 경우, 기판 기재(120)는 글래스 파이버와 레진의 복합체로 이루어진 적어도 1층의 프리프레그(122) 및 상기 프리프레그 주위에 형성된 수지재(124)를 구비할 수 있다. 본 발명에서는 프리프레그(122)가 릴(reel) 방식으로 공급된다. 즉, 롤링 공급장치(201)에 복수의 층으로 적층되어 있는 글래스 파이버(122a)는 릴 방식으로 레진 탱크(205)로 주입된다. 레진 저장소(203)로부터 유입된 레진(122b)이 레진 탱크(205)에 액체 상태로 수용되어 있다. 따라서 레진(122b)가, 릴 방식으로 레진 탱크로 유입되는 글래스 파이버(122a)에 충진되고, 이러한 레진이 충진된 글래스 파이버는 오븐(oven)에서 가열되어서 하나의 프리프레그(122)가 완성하게 된다. 그 후에 도시되지 않으나 상기 프리프레그에 수지재가 덮여짐으로써 기판 기재(120)가 완성된다. 이 경우 롤러(13)가 상기 레진 및 프리프레그의 이송을 가이드한다.
이 경우 상기 프리프레그(122)는 레진이 70% 이하의 함량을 가지며, 전체 두께가 커도 0.15mm 이하가 되고, 그 강성이 25 Gpa 이상일 수 있다. 이로써 기판 기재(120)가 릴투릴 방식으로 공급할 수 있음과 동시에, 후 공정을 위하여 굴곡되는 경우에도 기판 기재(120)의 강성을 일정 이상으로 유지할 수 있다. 여기서, 프리프레그(122)의 강도는, 글래스 파이버와 함께 프리프레그(122)를 구성하는 레진의 함 량을 조절함으로써 이루어질 수 있다.
한편, 상기 기판 소재가 FR-4 또는 BT 소재일 수 있는데, 특히 FR-4는 흡습성이 우수하고, 난연성, 접찹력, 전기적 특성이 우수하다는 특징이 있다. 이 경우, 기판 기재(120)의 열팽창계수는 레진에 첨가된 첨가재(filler) 량을 조절함으로 결정할 수 있다.
그 후에 도 10에 도시된 바와 같이 상기 기판 기재(120)의 적어도 일측면에 회로 패턴(130)을 형성하는 단계를 거친다. 상기 공정의 하나의 예를 들면, 도전막을 상기 기판 기재(120)의 적어도 일측에 형성한다. 그 후에 상기 도전막 상부에 감광막을 코팅한 후, 노광, 및 현상에 의해 회로 패턴(130)을 형성할 수 있다.
이 단계에서, 회로 패턴(130)은, 도 3에 도시된 바와 같이, 상기 기판 기재(120)의 저면에 상기 반도체 칩(160)의 전극부(163)와 연결되는 전극 접속부(132)와, 외부 기판과 전기적 연결되는 전도성 볼이 안착되는 볼 안착부(136)와, 상기 전극 패드부와 볼 안착부(136)를 연결하는 연결부(134)를 구비할 수 있다. 그리고 후술하는 패키징 공정에서 상기 기판 기재(120)의 상면에 반도체 칩(160)이 뒤집어져서 본딩될 수 있다.
그 후에 도 11에 도시된 바와 같이 상기 기판 기재(120) 상에 보호층(140)을 형성하는 단계를 거친다. 이 경우, 기판 기재(120)가 릴투릴(Reel-To-Reel) 방식에 의하여 제조된다면, 상기 기판 기재(120)에서의 레진 함량은 커도 70% 이하인 것이 바람직한데, 이로써 기판 기재(120)의 강성을 일정 이상으로 증가시킴으로써 릴투릴 공정으로 공급할 수 있다. 즉, 보호층(140)의 열팽창계수가 약 60ppm 정도로서 잘 휘어질 수 있는데, 기판 기재(120)의 강도가 상기 보호층(140)의 휨 현상을 방지할 수 있을 정도일 필요가 있으며, 이를 위하여 수지재의 함량을 커도 70% 이하로 조절하는 것이 바람직하다.
이 경우 도 3에 도시된 바와 같이 상기 보호층(140)은 볼 안착부(136)와 전극 접속부(132) 상에는 형성되지 않도록 한다. 또한, 반도체 칩(160)에 대응되는 윈도우 슬릿 등의 장방형 홀(125)이 형성되는 위치에도 형성되지 않는다.
이와 더불어 도 10 및 도 11에 도시된 바와 같이 상기 기판 기재(120)의 장방형 홀(125)이 형성될 위치의 가장자리 중 적어도 일부에 크랙 방지층(150)을 형성하는 단계를 거친다. 상기 단계를 통하여 후술하는 장방형 홀(125)을 형성하는 단계에서 홀 주위에 응력 집중으로 인하여 크랙이 발생하는 것이 방지할 수 있다. 특히 장방형 홀(125)의 단측 단부(127) 주위에 상기 크랙 방지층(150)이 형성되는 것이 바람직하다.
이 경우, 상기 크랙 방지층(150b)은 도 11에 도시된 바와 같이 보호층(140)의 소재와 동일 소재(150b)로 이루어지며, 상기 크랙 방지층(150)을 형성하는 단계는 상기 보호층(140)을 형성하는 단계와 동시에 이루어질 수 있다. 이와 달리, 상기 크랙 방지층(150a)이 도 10에 도시된 바와 같이 상기 회로 패턴의 소재(150a)와 동일한 소재로 이루어지며, 상기 크랙 방지층(150)을 형성하는 단계는 상기 회로 패턴을 형성하는 단계와 동시에 이루어질 수도 있다. 이와 더 달리, 상기 크랙 방지층(150)은, 도 5에 도시된 바와 같이 상기 회로 패턴과 동일한 소재로 이루어진 제1크랙 방지층(150a) 및 상기 보호층(140)과 동일한 소재로 이루어진 제2크랙 방 지층(150b)을 구비하여 이루어지고, 상기 제1크랙 방지층(150)을 형성하는 단계는 상기 회로 패턴을 형성하는 단계와 동시에 이루어지고, 상기 제2크랙 방지층(150)을 형성하는 단계는 상기 보호층(140)을 형성하는 단계와 동시에 이루어질 수 있다.
상기 회로 패턴 및/또는 보호층과 동일한 소재로 이루어진 크랙 방지층(150)은 상기 장방형 홀(125)이 형성되는 부분의 주위에 동일한 폭을 가지고 형성될 수 있다. 상기 회로 패턴과 동일한 소재로 이루어진 크랙 방지층(150a)은 회로 패턴(130)과 동일한 응력을 가지고 있으며, 보호층(140)과 동일한 소재로 이루어진 크랙 방지층(150b)은 펀치 가공으로 장방형 홀(125)을 형성시 크랙이 발생하는 것을 방지할 수 있다.
그 후에 도 12에 도시된 바와 같이 기판 기재(120) 중앙부를 펀칭 수단(230)으로 펀칭하여 장방형 홀(125)을 형성하는 단계를 거친다. 즉, 생산성 측면에서 우수한 펀칭 공정에 의하여 장방형 홀(125)을 형성하며, 이 때 발생할 수 있는 홀 주위의 크랙은 상기한 크랙 방지층(150)에 의하여 방지된다. 도 12에서는 사용 편의상 회로 패턴과 동일한 소재를 가진 크랙 방지층이 도시되어 있으나, 본 발명은 이에 한정되지 않으며 상기한 바와 같이 보호층과 동일한 소재로 이루어질 수도 있고, 보호층 및 회로 패턴과 동일한 소재를 가지며 두개 이상으로 형성될 수 있다.
특히 펀칭 가공 시에는 장방형 홀(125)의 단측 단부(127) 주위에 응력 집중이 발생할 수 있는데, 상기 영역에 크랙 방지부가 형성되어 있음으로써 상기 펀칭 공정시에 장방형 홀(125)에서 크랙이 발생하지 않게 된다.
이 경우 장방형 홀(125)은 윈도우 슬릿(window slit)일 수 있다.
그 후에, 도 13에 도시된 바와 같이 반도체 칩(160) 및 기판 기재(120)를 패키징하는 단계를 거친다. 이 경우 상기 반도체 칩(160) 및 기판 기재(120)는 BOC(board on chip) 결합될 수 있다. 즉, 저면에 전극 접속부 및 볼 안착부가 형성된 기판 기재(120)의 상부로부터 반도체 칩(160)을 뒤집어 안착시킨다. 이 경우 접착제(165)가 상기 반도체 칩(160)과 기판 기재(120) 사이에 배치될 수 있다. 상기 반도체 칩(160)의 전극부는 윈도우 슬릿 내측 공간에 배치된다. 그 후에, 반도체 칩(160)의 전극부와 기판 기재(120)의 전극 접속부 사이를 와이어 본딩한다. 그 후에 몰딩물(170)에 의하여 상기 와이어(168) 본딩 부분을 포함하여 몰딩하는 공정을 거친다.
이상과 같은 본 발명에 의하면, 인쇄회로기판에 장방형 홀을 펀칭 가공에 의하여 형성시킬 수 있음으로써 생산시간을 단축할 수 있음과 동시에, 크랙 방지부가 상기 장방형 홀 주위에 형성됨으로써 상기 장방형 홀에서 크랙이 발생하는 것을 방지할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 누구든지 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (11)

  1. 적어도 하나의 윈도우 슬릿이 형성된 기판 기재;
    상기 기판 기재의 적어도 일측면에 패턴 형성된 회로 패턴들;
    상기 기판 기재 및 회로 패턴 상에 형성된 보호층; 및
    적어도 상기 윈도우 슬릿의 가장자리 중 일부를 따라서 형성되며, 적어도 상기 회로 패턴 상에는 형성되지 않은 크랙 방지층을 구비하는 인쇄회로기판.
  2. 제 1 항에 있어서,
    상기 크랙 방지층은, 상기 보호층과 동일한 소재 및 상기 회로 패턴과 동일한 소재 중 적어도 하나를 포함하여 이루어진 인쇄회로기판.
  3. 제 2 항에 있어서,
    상기 크랙 방지층 중 회로 패턴과 동일한 소재를 포함하여 이루어지는 것은 상기 회로 패턴과는 접촉되지 않도록 배치된 인쇄회로기판.
  4. 제 1 항에 있어서,
    상기 윈도우 슬릿은 펀칭 공정에 의하여 형성되는 인쇄회로기판.
  5. 제 1 항에 있어서,
    상기 윈도우 슬릿은, 나란히 길게 형성된 장측 단부들 및 상기 장측 단부들 사이를 연결하는 단측 단부들을 구비하며,
    상기 크랙 방지층은 적어도 상기 단측 단부 가장자리에 형성되는 인쇄회로기판.
  6. 기판 기재를 제공하는 단계;
    상기 기판 기재의 적어도 일측면에 회로 패턴을 형성하는 단계;
    상기 기판 기재 상에 보호층을 형성하는 단계;
    상기 기판 기재의 장방형 홀이 형성될 위치의 가장자리 중 적어도 일부에 크랙 방지층을 형성하는 단계;
    상기 기판 기재 중앙부를 펀칭하여 장방형 홀을 형성하는 단계;
    반도체 칩을 상기 기판 기재 상에 안착하는 단계; 및
    상기 반도체 칩 및 기판 기재를 패키징하는 단계를 포함하는 반도체 패키지 제조방법.
  7. 제 6 항에 있어서,
    상기 기판 기재는 FR-4 또는 BT(Bismaleimide Triazine) 소재를 포함하여 이루어지고, 상기 기판 기재를 제공하는 단계는 릴투릴(reel-to-reel) 공정으로 행하여지는 반도체 패키지 제조방법.
  8. 제 6 항에 있어서,
    상기 크랙 방지층은 보호층의 소재와 동일 소재로 이루어지며, 상기 크랙 방지층을 형성하는 단계는 상기 보호층을 형성하는 단계와 동시에 이루어지는 반도체 패키지 제조방법.
  9. 제 6 항에 있어서,
    상기 크랙 방지층은 상기 회로 패턴의 소재와 동일한 소재로 이루어지며, 상기 크랙 방지층을 형성하는 단계는 상기 회로 패턴을 형성하는 단계와 동시에 이루어지는 반도체 패키지 제조방법.
  10. 제 6 항에 있어서,
    상기 크랙 방지층은, 상기 회로 패턴과 동일한 소재로 이루어진 제1크랙 방지층 및 상기 보호층과 동일한 소재로 이루어진 제2크랙 방지층을 구비하여 이루어지고,
    상기 제1크랙 방지층을 형성하는 단계는 상기 회로 패턴을 형성하는 단계와 동시에 이루어지며,
    상기 제2크랙 방지층을 형성하는 단계는 상기 보호층을 형성하는 단계와 동시에 이루어지는 반도체 패키지 제조방법.
  11. 제 6 항에 있어서,
    BOC(board on chip) 구조로 패키징 되는 것을 특징으로 하는 반도체 패키지 제조방법.
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