TWI839059B - 半導體封裝 - Google Patents
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Abstract
一種半導體封裝，包括封裝基板、第一晶片結構與多個導線。封裝基板具有開口。第一晶片結構設置在封裝基板上。第一晶片結構包括支撐層、第一晶片、第二晶片與第一重佈線層。第一晶片與第二晶片設置在支撐層中。第一晶片與第二晶片彼此分離。部分支撐層位在第一晶片與第二晶片之間。第一重佈線層設置在第一晶片、第二晶片與支撐層上。第一重佈線層電性連接於第一晶片與第二晶片。第一重佈線層包括多個接墊部。多個接墊部設置在第一晶片與第二晶片之間的支撐層上。多個導線穿過開口。每個接墊部藉由所對應的導線而電性連接於封裝基板。
Description
本發明是有關於一種半導體結構，且特別是有關於一種半導體封裝。
在積體電路的製程中，會對半導體晶片進行封裝，而形成半導體封裝。然而，如何能更有效地利用半導體封裝的空間為目前持續努力的目標。
本發明提供一種半導體封裝，其可有效地利用半導體封裝的空間。
本發明提出一種半導體封裝，包括封裝基板、第一晶片結構與多個導線。封裝基板具有開口。第一晶片結構設置在封裝基板上。第一晶片結構包括支撐層、第一晶片、第二晶片與第一重佈線層(redistribution layer，RDL)。第一晶片與第二晶片設置在支撐層中。第一晶片與第二晶片彼此分離。部分支撐層位在第一晶片與第二晶片之間。第一重佈線層設置在第一晶片、第二晶片與支撐層上。第一重佈線層電性連接於第一晶片與第二晶片。第一重佈線層包括多個接墊部。多個接墊部設置在第一晶片與第二晶片之間的支撐層上。多個導線穿過開口。每個接墊部藉由所對應的導線而電性連接於封裝基板。
依照本發明的一實施例所述，在上述半導體封裝中，多個接墊部可位在開口的正上方。
依照本發明的一實施例所述，在上述半導體封裝中，第一晶片可包括多個第一接墊(pad)。第二晶片可包括多個第二接墊。第一重佈線層更可包括多個第一導線部與多個第二導線部。每個第一導線部電性連接於所對應的第一接墊與所對應的接墊部。每個第一導線部可位在所對應的第一接墊與所對應的接墊部之間。每個第二導線部電性連接於所對應的第二接墊與所對應的接墊部。每個第二導線部可位在所對應的第二接墊與所對應的接墊部之間。
依照本發明的一實施例所述，在上述半導體封裝中，彼此相連的第一導線部與接墊部可為一體成型。彼此相連的第二導線部與接墊部可為一體成型。
依照本發明的一實施例所述，在上述半導體封裝中，彼此相連的第一導線部、接墊部與第二導線部可為一體成型。
依照本發明的一實施例所述，在上述半導體封裝中，可包括多個第一晶片結構。多個第一晶片結構堆疊設置在封裝基板上。上述半導體封裝更可包括多個模塑通孔(through mold via，TMV)。多個模塑通孔設置在支撐層中。多個模塑通孔可位在相鄰兩個第一晶片結構中的相鄰兩個第一重佈線層之間。相鄰兩個第一晶片結構中的相鄰兩個第一重佈線層可藉由多個模塑通孔而彼此電性連接。
依照本發明的一實施例所述，在上述半導體封裝中，更可包括多個凸塊。每個凸塊電性連接於所對應的第一重佈線層與所對應的模塑通孔。每個凸塊可位在所對應的第一重佈線層與所對應的模塑通孔之間。
依照本發明的一實施例所述，在上述半導體封裝中，更可包括第二晶片結構與多個模塑通孔。第二晶片結構設置在第一晶片結構上。第二晶片結構可包括第三晶片與第二重佈線層。第二重佈線層設置在第三晶片上。第二重佈線層電性連接於第三晶片。多個模塑通孔設置在支撐層中。多個模塑通孔可位在第一重佈線層與第二重佈線層之間。第一重佈線層與第二重佈線層可藉由多個模塑通孔而彼此電性連接。
依照本發明的一實施例所述，在上述半導體封裝中，更可包括包封體(encapsulant)。包封體覆蓋第一晶片結構。包封體可填入開口。
依照本發明的一實施例所述，在上述半導體封裝中，更可包括第一黏著層與第二黏著層。第一黏著層設置在第一晶片與封裝基板之間。第二黏著層設置在第二晶片與封裝基板之間。
基於上述，在本發明所提出的半導體封裝中，第一重佈線層電性連接於第一晶片與第二晶片。第一重佈線層包括多個接墊部。多個接墊部設置在第一晶片與第二晶片之間的支撐層上。多個導線穿過開口。每個接墊部藉由所對應的導線而電性連接於封裝基板。因此，第一晶片結構中的第一晶片與第二晶片可水平設置在封裝基板上，且第一晶片與第二晶片可經由接墊部與導線而電性連接於封裝基板，藉此可有效地利用半導體封裝的空間。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
下文列舉實施例並配合附圖來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。為了方便理解，在下述說明中相同的構件將以相同的符號標示來說明。此外，附圖僅以說明為目的，並未依照原尺寸作圖。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1為根據本發明的一些實施例的半導體封裝的剖面圖。圖2為圖1的半導體封裝中的部分構件的上視圖。圖2與圖3為面向圖1中的晶片結構102的表面S1的上視圖。圖1為沿著圖2中的I-I’剖面線的剖面圖。圖3為根據本發明的另一些實施例的半導體封裝的上視圖。圖3為面向圖1中的晶片結構102的表面S1的上視圖。
請參照圖1與圖2，半導體封裝10包括封裝基板100、晶片結構102與多個導線104(在圖1中，僅示意性地繪示出一個導線104)。在一些實施例中，半導體封裝10可為窗型球柵陣列(window ball grid array，WBGA)封裝結構。封裝基板100具有開口OP1。在一些實施例中，封裝基板100可包括基底、線路層及焊罩層(solder mask layer)，但本發明並不以此限。
晶片結構102設置在封裝基板100上。晶片結構102包括支撐層106、晶片108、晶片110與重佈線層112。支撐層106可用以支撐及保護晶片108與晶片110。在一些實施例中，支撐層106的材料例如是模製化合物(molding compound)。
晶片108與晶片110設置在支撐層106中。晶片108與晶片110彼此分離。部分支撐層106位在晶片108與晶片110之間。在一些實施例中，部分支撐層106可位在晶片108的側邊與晶片110的側邊。在一些實施例中，支撐層106可圍繞晶片108與晶片110。晶片108與晶片110可為相同晶片或不同晶片。在一些實施例中，晶片108與晶片110可為動態隨機存取記憶體(dynamic random access memory，DRAM)晶片。在一些實施例中，晶片108可包括多個接墊108a。在一些實施例中，接墊108a的材料例如是鋁或銅等導電材料。晶片110可包括多個接墊110a。在一些實施例中，接墊110a的材料例如是鋁或銅等導電材料。在本實施例中，晶片結構102是以包括兩個晶片(如，晶片108與晶片110)為例，但本發明並不以此為限。只要晶片結構102包括多個晶片，即屬於發明所涵蓋的範圍。
在一些實施例中，半導體封裝10更可包括黏著層114與黏著層116。黏著層114設置在晶片108與封裝基板100之間。晶片108可藉由黏著層114而固定在封裝基板100上。黏著層116設置在晶片110與封裝基板100之間。晶片110可藉由黏著層116而固定在封裝基板100上。
重佈線層112設置在晶片108、晶片110與支撐層106上。重佈線層112電性連接於晶片108與晶片110。在一些實施例中，重佈線層112的材料例如是銅等導電材料。
重佈線層112包括多個接墊部112a。多個接墊部112a設置在晶片108與晶片110之間的支撐層106上。在一些實施例中，多個接墊部112a可位在開口OP1的正上方。在一些實施例中，重佈線層112更可包括多個導線部112b與多個導線部112c。每個導線部112b電性連接於所對應的接墊108a與所對應的接墊部112a。在一些實施例中，每個導線部112b可直接連接於所對應的接墊108a與所對應的接墊部112a。每個導線部112b可位在所對應的接墊108a與所對應的接墊部112a之間。每個導線部112c電性連接於所對應的接墊110a與所對應的接墊部112a。在一些實施例中，每個導線部112c可直接連接於所對應的接墊110a與所對應的接墊部112a。每個導線部112c可位在所對應的接墊110a與所對應的接墊部112a之間。
在一些實施例中，彼此相連的導線部112b與接墊部112a可為一體成型。在一些實施例中，彼此相連的導線部112c與接墊部112a可為一體成型。在一些實施例中，彼此相連的導線部112b、接墊部112a與導線部112c可為一體成型。
在本實施例中，如圖2所示，每個接墊部112a可連接於所對應的導線部112b與所對應的導線部112c，但本發明並不以此為限。在另一些實施例中，如圖3所示，部分接墊部112a可僅連接於所對應的導線部112b，部分接墊部112a可僅連接於所對應的導線部112c，且部分接墊部112a可連接於所對應的導線部112b與所對應的導線部112c。
多個導線104穿過開口OP1。每個接墊部112a藉由所對應的導線104而電性連接於封裝基板100。藉此，晶片結構102中的晶片108與晶片110可電性連接於封裝基板100。在一些實施例中，導線104的形成方法例如是打線接合(wire bonding)法。在一些實施例中，導線104例如是焊線。在一些實施例中，導線104的材料例如是金等導電材料。
在一些實施例中，可在重佈線層112上設置保護層(如，聚醯亞胺(polyimide，PI)層或氧化矽層)(未示出)，保護層可具有暴露出接墊部112a的開口(未示出)，且導線104可穿過保護層的開口以及封裝基板100的開口OP1而將接墊部112a電性連接於封裝基板100。在一些實施例中，重佈線層112可設計成單層或多層，於此省略其說明。
在一些實施例中，半導體封裝10更可包括包封體118。包封體118覆蓋晶片結構102。包封體118可填入開口OP1。在一些實施例中，包封體118更可覆蓋封裝基板100與導線104。在一些實施例中，包封體118的材料例如是模製化合物。
在一些實施例中，半導體封裝10更可包括連接端子120。連接端子120設置在基板100的底部，藉此可將基板120與其他電子元件電性連接。連接端子120可為凸塊(如，錫球)，但本發明並不以此為限。
基於上述實施例可知，在半導體封裝10中，重佈線層112電性連接於晶片108與晶片110。重佈線層112包括多個接墊部112a。多個接墊部112a設置在晶片108與晶片110之間的支撐層106上。多個導線104穿過開口OP1。每個接墊部112a藉由所對應的導線104而電性連接於封裝基板100。因此，晶片結構102中的晶片108與晶片110可水平設置在封裝基板100上，且晶片108與晶片110可經由接墊部112a與導線104而電性連接於封裝基板100，藉此可有效地利用半導體封裝10的空間。
圖4為根據本發明的另一些實施例的半導體封裝的剖面圖。圖5為圖4的半導體封裝中的部分構件的上視圖。圖5為面向圖4中的晶片結構102的表面S1的上視圖。圖4為沿著圖5中的II-II’剖面線的剖面圖。圖6為根據本發明的另一些實施例的半導體封裝的上視圖。圖6為面向圖4中的晶片結構102的表面S1的上視圖。
請同時參照圖1、圖2、圖4與圖5，圖4的半導體封裝20與圖1的半導體封裝10的差異如下。半導體封裝20可包括多個晶片結構102。多個晶片結構102堆疊設置在封裝基板100上，藉此可有效地提升晶片密度。多個晶片結構102中的多個晶片(如，多個晶片108與多個晶片110)中的任意兩個晶片可為相同晶片或不同晶片。在一些實施例中，多個晶片結構102可包括晶片結構102A與晶片結構102B。晶片結構102A與晶片結構102B可堆疊設置在封裝基板100上。晶片結構102A可位在晶片結構102B與封裝基板100之間。在一些實施例中，半導體封裝20更可包括設置在晶片結構102A與晶片結構102B之間的黏著層(未示出)，其中黏著層可提供黏著與支撐的功能。在一些實施例中，包封體118可覆蓋多個晶片結構102(如，晶片結構102A與晶片結構102B)。在一些實施例中，包封體118可位在相鄰兩個晶片結構102(如，晶片結構102A與晶片結構102B)之間。在本實施例中，晶片結構102的數量是以兩個為例，但本發明並不以此為限。在另一些實施例中，晶片結構102的數量可為三個以上。
半導體封裝20更可包括多個模塑通孔200。多個模塑通孔200設置在支撐層106中。多個模塑通孔200可位在相鄰兩個晶片結構102中的相鄰兩個重佈線層112之間。在一些實施例中，每個模塑通孔200可對準所對應的接墊部112a。相鄰兩個晶片結構102中的相鄰兩個重佈線層112可藉由多個模塑通孔200而彼此電性連接。在一些實施例中，晶片結構102B中的晶片108與晶片110可經由晶片結構102B中的重佈線層112、模塑通孔200、晶片結構102A中的重佈線層112與導線104而電性連接於封裝基板100。在一些實施例中，模塑通孔200的材料例如是銅等導電材料。
在本實施例中，在每個晶片結構102的支撐層106中可具有模塑通孔200。舉例來說，在晶片結構102A的支撐層106中可具有模塑通孔200，且在晶片結構102B的支撐層106中可具有模塑通孔200，但本發明並不以此為限。在另一些實施例中，在晶片結構102A的支撐層106中可具有模塑通孔200，且在晶片結構102B的支撐層106中可不具有模塑通孔200。
在本實施例中，如圖5所示，半導體封裝20可包括排列成單排的多個模塑通孔200，但本發明並不以此為限。在另一些實施例中，半導體封裝20可包括排列成多排(如，兩排)的多個模塑通孔200。
在一些實施例中，半導體封裝20更可包括多個凸塊202。每個凸塊202電性連接於所對應的重佈線層112與所對應的模塑通孔200。每個凸塊202可位在所對應的重佈線層112與所對應的模塑通孔200之間。在一些實施例中，每個凸塊202可電性連接於所對應的接墊部112a與所對應的模塑通孔200。每個凸塊202可位在所對應的接墊部112a與所對應的模塑通孔200之間。在一些實施例中，凸塊202可直接連接於模塑通孔200與晶片結構102B中的重佈線層112。在一些實施例中，凸塊202可直接連接於模塑通孔200與晶片結構102B中的接墊部112a。在一些實施例中，晶片結構102B中的晶片108與晶片110可經由晶片結構102B中的重佈線層112、凸塊202、模塑通孔200、晶片結構102A中的重佈線層112與導線104而電性連接於封裝基板100。在一些實施例中，凸塊202的材料例如是銅等導電材料。在一些實施例中，凸塊202可為銅柱凸塊(copper pillar bump)。在另一些實施例中，可省略凸塊202，且模塑通孔200可直接連接於晶片結構102A中的重佈線層112(如，重佈線層112的接墊部112a)與晶片結構102B中的重佈線層112(如，重佈線層112的接墊部112a)。
在本實施例中，如圖5所示，每個接墊部112a可連接於所對應的導線部112b與所對應的導線部112c，但本發明並不以此為限。在另一些實施例中，如圖6所示，部分接墊部112a可僅連接於所對應的導線部112b，部分接墊部112a可僅連接於所對應的導線部112c，且部分接墊部112a可連接於所對應的導線部112b與所對應的導線部112c。
另外，在半導體封裝10與半導體封裝20中，相同或相似的構件以相同的符號表示，且省略其說明。
基於上述實施例可知，在半導體封裝20中，重佈線層112電性連接於晶片108與晶片110。重佈線層112包括多個接墊部112a。多個接墊部112a設置在晶片108與晶片110之間的支撐層106上。多個導線104穿過開口OP1。每個接墊部112a藉由所對應的導線104而電性連接於封裝基板100。因此，晶片結構102中的晶片108與晶片110可水平設置在封裝基板100上，且晶片108與晶片110可經由接墊部112a與導線104而電性連接於封裝基板100，藉此可有效地利用半導體封裝20的空間。
圖7為根據本發明的另一些實施例的半導體封裝的剖面圖。圖8為圖7的半導體封裝中的部分構件的上視圖。圖8為面向圖7中的晶片結構102的表面S1的上視圖。圖7為沿著圖8中的III-III’剖面線的剖面圖。圖9為根據本發明的另一些實施例的半導體封裝的上視圖。圖9為面向圖7中的晶片結構102的表面S1的上視圖。
請同時參照圖1、圖2、圖7與圖8，圖7的半導體封裝30與圖1的半導體封裝10的差異如下。半導體封裝30更可包括晶片結構300與多個模塑通孔302。晶片結構300設置在晶片結構102上，藉此可有效地提升晶片密度。在一些實施例中，半導體封裝30更可包括設置在晶片結構102與晶片結構300之間的黏著層(未示出)，其中黏著層可提供黏著與支撐的功能。晶片結構300可包括晶片304與重佈線層306。在一些實施例中，晶片304與晶片108可為不同晶片，且晶片304與晶片110可為不同晶片。在一些實施例中，晶片304可為邏輯晶片(logic chip)。重佈線層306設置在晶片上304上。重佈線層306電性連接於晶片304。在一些實施例中，重佈線層306的材料例如是銅等導電材料。
多個模塑通孔302設置在支撐層106中。多個模塑通孔302可位在重佈線層112與重佈線層306之間。在一些實施例中，每個模塑通孔302可對準所對應的接墊部112a。重佈線層112與重佈線層306可藉由多個模塑通孔302而彼此電性連接。在一些實施例中，晶片結構300中的晶片304可經由重佈線層306、模塑通孔302、重佈線層112與導線104而電性連接於封裝基板100。在一些實施例中，模塑通孔300的材料例如是銅等導電材料。
在本實施例中，如圖8所示，半導體封裝30可包括排列成單排的多個模塑通孔302，但本發明並不以此為限。在另一些實施例中，半導體封裝30可包括排列成多排(如，兩排)的多個模塑通孔302。
在一些實施例中，半導體封裝30更可包括多個凸塊308。每個凸塊308電性連接於重佈線層306與所對應的模塑通孔302。每個凸塊308可位在所對應的重佈線層306與所對應的模塑通孔302之間。在一些實施例中，凸塊308可直接連接於重佈線層306與模塑通孔302。在一些實施例中，晶片結構300中的晶片304可經由重佈線層306、凸塊308、模塑通孔302、重佈線層112與導線104而電性連接於封裝基板100。在一些實施例中，凸塊308的材料例如是銅等導電材料。在一些實施例中，凸塊308可為銅柱凸塊。在另一些實施例中，可省略凸塊308，且模塑通孔302可直接連接於重佈線層306與重佈線層112(如，重佈線層112的接墊部112a)。
在本實施例中，如圖8所示，每個接墊部112a可連接於所對應的導線部112b與所對應的導線部112c，但本發明並不以此為限。在另一些實施例中，如圖9所示，部分接墊部112a可僅連接於所對應的導線部112b，部分接墊部112a可僅連接於所對應的導線部112c，且部分接墊部112a可連接於所對應的導線部112b與所對應的導線部112c。
在本實施例中，半導體封裝30是以包括一個晶片結構102為例，但本發明並不以此為限。在另一些實施例中，半導體封裝30可包括多個晶片結構102(如圖4所示)。另外，在半導體封裝10與半導體封裝30中，相同或相似的構件以相同的符號表示，且省略其說明。
基於上述實施例可知，在半導體封裝30中，重佈線層112電性連接於晶片108與晶片110。重佈線層112包括多個接墊部112a。多個接墊部112a設置在晶片108與晶片110之間的支撐層106上。多個導線104穿過開口OP1。每個接墊部112a藉由所對應的導線104而電性連接於封裝基板100。因此，晶片結構102中的晶片108與晶片110可水平設置在封裝基板100上，且晶片108與晶片110可經由接墊部112a與導線104而電性連接於封裝基板100，藉此可有效地利用半導體封裝30的空間。
綜上所述，上述實施例的半導體封裝包括封裝基板、第一晶片結構與多個導線。封裝基板具有開口。第一晶片結構設置在封裝基板上。第一晶片結構包括支撐層、第一晶片、第二晶片與第一重佈線層。第一晶片與第二晶片設置在支撐層中。第一晶片與第二晶片彼此分離。部分支撐層位在第一晶片與第二晶片之間。第一重佈線層設置在第一晶片、第二晶片與支撐層上。第一重佈線層電性連接於第一晶片與第二晶片。第一重佈線層包括多個接墊部。多個接墊部設置在第一晶片與第二晶片之間的支撐層上。多個導線穿過開口。每個接墊部藉由所對應的導線而電性連接於封裝基板。因此，第一晶片結構中的第一晶片與第二晶片可水平設置在封裝基板上，且第一晶片與第二晶片可經由接墊部與導線而電性連接於封裝基板，藉此可有效地利用半導體封裝的空間。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10, 20, 30:半導體封裝
100:封裝基板
102, 102A, 102B, 300:晶片結構
104:導線
106:支撐層
108, 110, 304:晶片
108a, 110a:接墊
112, 306:重佈線層
112a:接墊部
112b, 112c:導線部
114, 116:黏著層
118:包封體
120:連接端子
200, 302:模塑通孔
202, 308:凸塊
OP1:開口
S1:表面
圖1為根據本發明的一些實施例的半導體封裝的剖面圖。
圖2為圖1的半導體封裝中的部分構件的上視圖。
圖3為根據本發明的另一些實施例的半導體封裝的上視圖。
圖4為根據本發明的另一些實施例的半導體封裝的剖面圖。
圖5為圖4的半導體封裝中的部分構件的上視圖。
圖6為根據本發明的另一些實施例的半導體封裝的上視圖。
圖7為根據本發明的另一些實施例的半導體封裝的剖面圖。
圖8為圖7的半導體封裝中的部分構件的上視圖。
圖9為根據本發明的另一些實施例的半導體封裝的上視圖。
10:半導體封裝
100:封裝基板
102:晶片結構
104:導線
106:支撐層
108,110:晶片
112:重佈線層
112a:接墊部
112b,112c:導線部
114,116:黏著層
118:包封體
120:連接端子
OP1:開口
S1:表面
Claims (9)
- 一種半導體封裝，包括：封裝基板，具有開口；第一晶片結構，設置在所述封裝基板上，且包括：支撐層；第一晶片與第二晶片，設置在所述支撐層中，且彼此分離，其中部分所述支撐層位在所述第一晶片與所述第二晶片之間；以及第一重佈線層，設置在所述第一晶片、所述第二晶片與所述支撐層上，且電性連接於所述第一晶片與所述第二晶片，其中所述第一重佈線層包括多個接墊部，且多個所述接墊部設置在所述第一晶片與所述第二晶片之間的所述支撐層上；以及多個導線，穿過所述開口，其中每個所述接墊部藉由所對應的所述導線而電性連接於所述封裝基板，所述第一晶片包括多個第一接墊，所述第二晶片包括多個第二接墊，所述第一重佈線層更包括多個第一導線部與多個第二導線部，每個所述第一導線部電性連接於所對應的所述第一接墊與所對應的所述接墊部，且位在所對應的所述第一接墊與所對應的所述接墊部之間，且每個所述第二導線部電性連接於所對應的所述第二接墊與所 對應的所述接墊部，且位在所對應的所述第二接墊與所對應的所述接墊部之間。
- 如請求項1所述的半導體封裝，其中多個所述接墊部位在所述開口的正上方。
- 如請求項1所述的半導體封裝，其中彼此相連的所述第一導線部與所述接墊部為一體成型，且彼此相連的所述第二導線部與所述接墊部為一體成型。
- 如請求項1所述的半導體封裝，其中彼此相連的所述第一導線部、所述接墊部與所述第二導線部為一體成型。
- 如請求項1所述的半導體封裝，包括多個所述第一晶片結構，且多個所述第一晶片結構堆疊設置在所述封裝基板上，其中所述半導體封裝更包括：多個模塑通孔，設置在所述支撐層中，且位在相鄰兩個所述第一晶片結構中的相鄰兩個所述第一重佈線層之間，其中相鄰兩個所述第一晶片結構中的相鄰兩個所述第一重佈線層藉由多個所述模塑通孔而彼此電性連接。
- 如請求項5所述的半導體封裝，更包括：多個凸塊，其中每個所述凸塊電性連接於所對應的所述第一重佈線層與所對應的所述模塑通孔，且位在所對應的所述第一重佈線層與所對應的所述模塑通孔之間。
- 如請求項1所述的半導體封裝，更包括：第二晶片結構，設置在所述第一晶片結構上，其中所述第二 晶片結構包括：第三晶片；以及第二重佈線層，設置在所述第三晶片上，且電性連接於所述第三晶片；以及多個模塑通孔，設置在所述支撐層中，且位在所述第一重佈線層與所述第二重佈線層之間，其中所述第一重佈線層與所述第二重佈線層藉由多個所述模塑通孔而彼此電性連接。
- 如請求項1所述的半導體封裝，更包括：包封體，覆蓋所述第一晶片結構，且填入所述開口。
- 如請求項1所述的半導體封裝，更包括：第一黏著層，設置在所述第一晶片與所述封裝基板之間；以及第二黏著層，設置在所述第二晶片與所述封裝基板之間。
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-
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- 2023-01-18 CN CN202310078162.6A patent/CN118299354A/zh active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20180025967A1 (en) * | 2011-04-21 | 2018-01-25 | Tessera, Inc. | Flip-chip, face-up and face-down centerbond memory wirebond assemblies |
| US20150371968A1 (en) * | 2013-02-27 | 2015-12-24 | Invensas Corporation | Microelectronic package with consolidated chip structures |
| TW201916183A (zh) * | 2017-09-28 | 2019-04-16 | 台灣積體電路製造股份有限公司 | 半導體結構 |
| TWI781009B (zh) * | 2021-12-15 | 2022-10-11 | 力晶積成電子製造股份有限公司 | 半導體封裝及其製造方法 |
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