KR20120018756A - Ｉｃ 패키지용 리드프레임 및 제조방법 - Google Patents

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Abstract

집적회로(IC) 패키지에서 사용하기 위한 리드프레임은 제 1 면 상에 부분적으로 에칭된 금속 스트립을 포함한다. 일부 실시예들에서, 리드프레임은 제 1 면 및/또는 제 2 면 상에 선택적으로 도금될 수 있다. 리드프레임은 IC 칩이 그 위에 실장되고 복수의 전기적 콘택들이 리드프레임 및 IC 칩에 전기적으로 결합되게 구성될 수 있다.

Description

ＩＣ 패키지용 리드프레임 및 제조방법{LEADFRAME FOR IC PACKAGE AND METHOD OF MANUFACTURE}
관련출원들에 대한 상호참조
이 출원은 참조로서 여기에 포함되는 2009년 4월 3일에 출원된 미국 임시특허출원번호 61/166,547, 2009년 7월 17일에 출원된 미국 임시특허출원번호 61/226,361의 우선권 혜택을 주장한다.
이 특허출원은 일반적으로 집적회로(IC) 패키징 기술에 관한 것으로, 특히 제한으로서가 아니라, IC 패키지들을 위한 리드프레임들 및 이의 제조방법들에 관한 것이다.
IC 패키징은 C 장치들의 제조에 연루된 최종 단계들 중 하나이다. IC 패키징 동안, 하나 이상의 IC 칩들은 패키지 기판 상에 실장되고, 전기적 콘택들에 연결되고, 이어서 에폭시 혹은 실리콘 몰딩 복합물과 같은 전기적 절연체를 포함하는 엔캡슐레이트재로 피복된다. 이어서, 결과적인 IC 패키지는 인쇄회로기판(PCB) 상에 실장되고 및/또는 그외 전자부품들에 연결될 수 있다.
흔히, IC 패키지들은 외부 단자들보다는 전기적 콘택들을 포함할 수 있는데, 전기적 콘택들은 엔캡슐레이트재에 의해 상면 상에 덮이고 이들이 IC 패키지 밑에 놓여진 전자부품들에 연결될 수 있도록 IC 패키지의 밑면 상에 노출된다. 흔히, 예를 들어, 구리, 니켈, 혹은 그외 금속들 또는 금속 합금들과 같은 더 비용효율적인 재료들이 사용될 수 있고, 이러한 재료들의 사용은 다층 적층 공정들이 아니라 스탬핑 또는 에칭과 같은 더 비용효율적인 제조공정들 사용될 수 있게 하기 때문에, IC 패키지의 부분을 형성하기 위해 금속 리드프레임을 사용하는 것은 적층된 보드 또는 테이프재를 사용하는 것보다 더 비용 효율적일 수 있다.
본원에 개시된 여러 실시예들은 고밀도 콘택들을 가진 집적회로(IC) 패키지들 및 제조방법들에서 사용하기 위해 부분적으로 에칭되고 선택적으로 도금된 리드프레임들을 고찰한다. 발명의 상기 요약은 본 발명의 각각의 실시예 또는 모든 면을 나타내려고 한 것이 아니다.
본 발명의 여러 실시예들의 보다 완전한 이해는 다음 상세한 설명이 동반된 도면들에 관련하여 취해졌을 때 이 설명에 관련하여 얻어질 수 있다.
도 1a ~ 도 1e는 제조공정의 여러 단계들에서 무단자 IC 패키지의 실시예의 특징들을 도시한 것이다.
도 2a 및 도 2b는 복수의 금속 트레이스들이 상면 상에 형성된 금속 리드프레임의 실시예를 도시한 것이다.
도 3a 및 도 3b는 두 행들의 본딩 영역들 및 복수 행들의 콘택 영역들을 갖는 리드프레임의 실시예의 평면도 및 저면도이다.
도 4a 및 도 4b는 부분적으로 에칭되고 선택적으로 도금된 리드프레임의 실시예의 여러 특징들을 도시한 것이다.
도 5는 본딩 영역들을 콘택 영역들에 결합하는 복수의 금속 트레이스들을 가진 부분적으로 에칭된 리드프레임의 실시예도이다.
도 6a ~ 도 6c는 무단자 IC 패키지에서 사용하기 위한 부분적으로 에칭된 리드프레임의 여러 실시예들의 평면도들이다.
도 7은 부분적으로 에칭된 리드프레임을 제조하기 위한 공정의 실시예의 흐름도이다.
도 8은 복수의 부분적으로 에칭된 리드프레임들을 형성할 때 사용하기 위한 리드프레임 스트립의 실시예도이다.
이제 본 발명의 여러 실시예들을 동반한 도면들에 관련하여 더 완전하게 기술할 것이다. 그러나, 발명은 많은 서로 다른 형태들로 실시될 수 있고, 여기에 개시된 실시예들로 제한되는 것으로서 해석되지 않아야 하며, 그보다는 실시예들은 이 개시가 철저하고 완전하게 되고 당업자들에게 발명의 범위를 최대한으로 전달하도록 제공된다.
이제 도 1a ~ 도 1e을 참조하면, 제조공정의 여러 단계들에서 IC 패키지의 실시예의 측단면도들이 도시되었다. 설명 목적을 위해, 제조공정은 단일 IC 패키지에 관련하여 기술되었지만, 이하 상세히 기술되는 바와 같이, 제조공정 단계들은 리드프레임 스트립 상에 배치된 복수의 장치 영역들 중 일부 또는 전부에 적용될 수 있다. 이제 도 1a를 참조하면, 공정은 전반적으로 평탄한 상면 및 밑면을 가진 금속 스트립과 같은 에칭되지 않은 리드프레임(100)을 가지고 시작한다. 흔히, 제조업자는 이를테면 리드프레임에 실장될 IC 칩의 크기 및 리드프레임의 상면 상에 배치될 본딩 영역들 수와 같은 IC 패키지에 대한 설계기준을 수용할 수 있다. 설계기준은 리드프레임의 밑면 상에 배치될 콘택 영역들의 크기 및 위치를 포함할 수도 있다. 콘택 영역들 간에 거리, 또는 피치는 IC 패키지가 예를 들면, PCB에 실장될 전자부품의 최소 요건들에 따를 수 있다. 도 1b에서, 리드프레임(100)은 금속 트레이스들(122)을 형성하는 홈들(126)을 생성하기 위해 상면 상에 부분적으로 에칭된다. 도시된 실시예에서, 금속 도금은 금속 트레이스들(122)의 상면 상에 배치된 본딩 영역들(118)에 그리고 금속 트레이스들(122)의 밑면 상에 배치된 콘택 영역들(106)에 추가되었다. 본딩 영역들(118) 및 콘택 영역들(106)의 금속 도금은 본딩가능 물질 또는 납땜가능 물질을 예를 들면, 은(Ag), 금(Au), 구리(Cu), 또는 그외 본딩가능 물질들과 같은 도금된 또는 피복된 금속과 같은 금속 트레이스들(122)에 적용함으로써 형성될 수 있다. 여러 실시예들에서, 리드프레임(100)의 상면의 에칭은 제조시설과 같은 제 1 위치에서 행해질 수 있고, 나머지 단계들은 예를 들면, 제조시설 또는 다른 제조시설의 다른 영역과 같은 제 2 위치에서 행해질 수 있다. 이러한 실시예들에서, 리드프레임(100)을 부분적으로 에칭함으로써, 금속 트레이스들(122)은 리드프레임(100)이 완전 관통하여 에칭되었을 경우보다 더 안정적이고 덜 이동하게 될 것이다.
도 1c에서, IC 칩(104)은 접착물질 접착물질(110), 예를 들면, 에폭시를 사용하여 리드프레임(100)에 고정되었다. IC 칩이 리드프레임(100)에 실장된 후에, IC 칩은 예를 들면, 와이어 본드들(114)을 통해 다이-부착 영역 밖에 배치된 본딩 영역들에 전기적으로 결합될 수 있다. 도 1d에서, IC 칩(104) 및 와이어 본드들(114)을 엔캡슐레이트하기 위해 엔캡슐레이트 복합물(108)(빗금친 영역들로서 도시됨)이 적용되었다. 또한, 엔캡슐레이트 복합물(108)은 IC 칩(104) 밑에 배치된 홈들(126)을 포함하여, 홈들(126)을 채웠다. 도 1e에서, 리드프레임(100)의 밑면이 에치 백되었다. 여러 실시예들에서, 밑면의 에치 백은 리드프레임(100)을 관통하여 완전하게 에칭함으로써 금속 트레이스들(122)을 서로 간에 전기적으로 분리시켜 리드프레임(100)의 나머지 부분들이 금속 트레이스들(122)을 통해 본딩 영역들(118)을 콘택 영역들(106)에 전기적으로 결합하게 리드프레임(100)의 상면 내 형성되었던 홈들에 대응하는 리드프레임(100)의 부분들(108a)을 에칭하는 것을 포함할 수 있다. 일부 실시예들에서, 에치 백은 엔캡슐레이트 복합물(108)의 부분들의 밑면을 노출시키는 것을 포함할 수 있다. 여러 실시예들에서, 에치 백은 금속 트레이스들(122)의 일부의 부분들(122a)를 에칭하는 것을 포함할 수 있다. 도시된 실시예에서 알 수 있는 바와 같이, 본딩 영역들(118)은 리드프레임(100)의 상면에 수직한 어떠한 라인도 본딩 영역 및 콘택 영역 둘 다와 교차하지 않게 콘택 영역들(106)로부터 측방으로 떨어져 배치된다. 여러 실시예들에서, 금속 트레이스들(122)은 본딩 영역(118)에서 IC 칩(104) 밑에 배치된 측방으로 떨어져 배치된 콘택 영역(106)까지 전기적 경로, 또는 라우팅을 제공하게 구성될 수 있다. 일부 실시예들에서, 보호 코팅(129)이 금속 트레이스들(122)의 밑면들의 한 부분에 추가될 수도 있다. 일부 실시예들에서, 보호 코팅(129)은 리드프레임(100) 및 엔캡슐레이트 복합물(108)의 여러 하측 표면들에 추가될 수도 있다.
이제 도 2a 및 도 2b를 참조하면, 부분적으로 에칭된 리드프레임(200)의 실시예의 여러 특징들이 도시되었다. 도 2a는 IC 칩이 실장되기 전에 부분적으로 에칭된 리드프레임(200)의 평면도이다. 도 2b는 도 2a의 상세 A에 대응하는 리드프레임(200)의 부분의 측단면도이다. 복수의 금속 트레이스들(222)(빗금친 영역들로서 도시됨)의 상측 부분들을 형성하기 위해 소정의 패턴으로 상면 안쪽으로 복수의 홈들(226)(빗금이 없는 부분들로서 도시됨)이 에칭된 리드프레임(200)이 도시되었다. 도시된 실시예에서, 각각의 금속 트레이스(222)은 이의 일단부에 본딩 영역(218)이 배치되었고, 대향 단부엔 콘택 영역(206)이 배치되었다. 설명의 목적으로 실시예에선 에칭된 상면만이 도시되었지만, 콘택 영역들(206)이 리드프레임(200)의 밑면 상에 배치될 위치들은 빗금이 없는 사각형들로서 도시되었다. 도 2b에서, 도 2a의 상세 A의 측단면도는 금속 트레이스들(222)의 상측 부분들을 형성하기 위해 홈들(226)이 상면 안쪽으로 에칭된 후에 리드프레임(200)을 도시한 것이다.
이제 도 3a 및 도 3b를 참조하면, IC 패키지 제조공정에서 사용하기 위해 부분적으로 에칭된 리드프레임(300)의 실시예의 평면도 및 저면도가 도시되었다. 도 3a에서, 설명 목적을 위해, IC 칩(304)의 윤곽이 도시되었다. 이 실시예에서, 본딩 영역들(318)(실선 사각형들로서 도시됨)의 외곽 행은 대응하는 콘택 영역들(306)(점선 사각형들로서 도시됨) 상에 직접 배치된다. 또한, 내측 행의 본딩 영역들(318)은 대응하는 콘택 영역들(306)으로부터 측방으로 떨어져 배치되어 금속 트레이스들(322)을 통해 그에 전기적으로 결합된 것으로 도시되었다.
이제 도 3b를 참조하면, 리드프레임(300)의 저면도를 볼 수 있다. 도시된 실시예에서, 콘택 영역들(306)이 배치될 수 있는 리드프레임(300)의 밑면 상에 위치는 실선 사각형들로서 도시되었다. 일부 실시예들에서, 에칭에 앞서 콘택 영역들(306)에 금속 도금이 적용될 수 있다. 설명 목적을 위해, 금속 트레이스들(322)은 빗금친 부분들로서 도시되었다. 일부 실시예들에서, 콘택 영역들(306)은 예를 들면, PCB 설계 명세에 의해 요구되는 최소 거리와 같이, 서로 간에 적어도 최소 거리로 이격된다. 도시된 실시예에서, 리드프레임(300)의 주변 둘레에 각각의 본딩 영역(318)(점선 사각형들로서 도시됨)은 대응하는 콘택 영역(306) 상에 직접 배치되며, 따라서, 이러한 본딩 영역들(318)도 서로 간에 적어도 최소 거리로 이격되어야 한다. 그러나, 금속 트레이스들(322)은 본딩 영역들(318)의 내측 행을 측방으로 떨어져 배치된 대응하는 콘택 영역들(306)에 전기적으로 결합하기 때문에, 콘택 영역들(306)이 서로 간에 적어도 최소 거리가 될 수 있게 하면서, 본딩 영역들(318)은 PCB 설계 명세에 의해 요구되는 최소 거리 미만만큼 분리될 수 있다.
이제 도 4a를 참조하면, 부분적으로 에칭되고 선택적으로 도금된 리드프레임(400)의 실시예의 평면도가 도시되었다. 설명 목적을 위해, IC 칩(404)이 실장될 수 있는 윤곽이 점선으로서 도시되었다. 이 실시예에서, 홈들(426)은 본딩 영역들(418)이 배치된 금속 트레이스들(422)의 상측 부분들을 형성하기 위해서 리드프레임(400)의 상면의 부분들을 에칭으로 제거함으로써 형성되었다. 이 실시예에서, 콘택 영역들(406)이 리드프레임(400)의 밑면 상에 배치되는 위치들이 잘라진 원들로서 도시되었다. 이하 상세히 기술되는 바와 같이, 본딩 영역들(418)의 모든 외곽 행은 대응하는 콘택 영역들(406) 상에 직접 배치되고, 본딩 영역들(418)의 내측 행의 적어도 일부는 대응하는 콘택 영역들(406) 상에 직접 배치되지 않아, 본딩 영역들(418)의 내측 행이 서로 더 가깝게 이격될 수 있게 한다.
이제 도 4b를 참조하면, 도 4a로부터 상세 A 및 상세 B의 평면도 및 측면도가 도시되었다. 상세 A에서, 홈들(426)은 콘택 영역들(406)이 리드프레임(400)의 밑면 상에 배치될 위치들에 리드프레임(400)의 상면 상에 본딩 영역들(418)을 결합하는 금속 트레이스들(422)의 상측 부분들을 형성하기 위해 리드프레임(400)의 상면 안쪽으로 에칭되었다. 또한, 리드프레임(400)의 상면 및 밑면은 예를 들면, 금속 도금으로 선택적으로 도금되었다. 도시된 실시예에서 알 수 있는 바와 같이, 본딩 영역들(418) 및 콘택 영역들(406)은 실질적으로 동일 폭을 갖는다. 본딩 영역들(418)은 콘택 영역들(406) 상에 직접 배치되기 때문에, 본딩 영역들(418)의 피치는 IC 패키지가 실장될 PCB의 최소 요건이 정하는 콘택 영역들(406)의 피치와 같아야 한다.
이제 상세 B를 참조하면, 바로 밑에 콘택 영역들(406)을 갖는 2개의 본딩 영역들(418) 사이에 개재된 본딩 영역(418)을 도시한 평면도 및 측면도가 제공된다. 도시된 실시예에서, 본딩 영역들(418)은 리드프레임(400)의 상면 상에 배치되고, 직사각형들로서 도시되었으며, 콘택 영역들(406)이 리드프레임(400)의 밑면 상에 배치될 위치는 원들로서 도시되었다. 상세 B에 도시된 실시예에서, 본딩 영역들(418)의 폭들은 상세 A로 도시된 본딩 영역들에 비해 감소된 폭들을 갖는다. 콘택 영역들(도시되지 않음) 중 하나는 중간 본딩 영역(418) 바로 밑으로부터 측방향으로 떨어져서 배치되기 때문에, 모든 본딩 영역들(418)의 폭들은 콘택 영역들(406)의 폭들 미만일 수 있고, 이에 따라 본딩 영역들(418)이 콘택 영역들(406)보다 서로 간에 더 가깝게 배치될 수 있게 된다.
이제 도 5를 참조하면, 리드프레임(500)의 주변 둘레에 외곽 행의 본딩 영역들(518)을 가지며, 내측 행의 본딩 영역들(518)이 IC 칩(504)이 실장될 영역 밑에 배치되는 콘택 영역들(506)을 갖는 리드프레임(500)의 실시예의 평면도가 도시되었다. 이 실시예에서, 본딩 영역들(518)의 내측 행이 배치되는 금속 트레이스들(522)의 단부들은 본딩 영역들(518)을 대응하는 콘택 영역들(506)에 결합하는 금속 트레이스들(522)의 나머지보다 큰 폭을 갖는다. 예를 들면, 여러 실시예들에서, 금속 트레이스들(522)은 5.5 mils 정도의 피치와, 1.5 mils 정도의 폭을 가지며, 서로 간에 4 mils 정도로 이격될 수 있다. 여러 실시예들에서, 본딩 영역들(518)은 5.5 mils 정도의 피치와, 2.5 mils 정도의 폭을 가지며, 서로 간에 3 mils 정도로 이격될 수 있다. 여러 실시예들에서, 콘택 영역들(506)의 최소 피치 는 IC 패키지가 실장될 PCB 의 요건에 의해 결정될 것이다. 여러 실시예들에서, 콘택 영역들(506)은 6 mils 정도의 직경과 15.7 mils의 피치, 7.9 mils의 직경과 19.7 mils의 피치, 혹은 9.8 mils의 직경과 25.6 mils의 피치를 가질 수 있다.
이제 도 6a 내지 도 6c을 참조하면, 부분적으로 에칭된 리드프레임(600)의 여러 실시예들의 평면도들이 도시되었다. 도 6a에서, IC 칩(604)의 적어도 부분이 실장될 수 있는 상면 상에 부분적으로 형성된 다이 부착 패드(DAP)(602)를 갖는 리드프레임(600)의 실시예가 도시되었다. 도시된 실시예에서, IC 칩(604)이 실장될 영역(다이-부착 영역)은 DAP(602)의 금속 트레이스들(622)의 부분들 둘 다를 포함한다. 여러 실시예들에서, DAP(602)은, 무엇보다도, IC 칩(604)을 위한 증가된 방열 및/또는 구조적 지지를 제공할 수 있다. 도 6b에 도시된 실시예에서, 금속 트레이스(622a)는 예를 들면, IC 칩(604)을 위한 전기적 접지를 제공하기 위해서 DAP(602)에 전기적으로 결합된다. 일부 실시예들에서, 다른 격리된 또는 도달하기 어려운 장소들레 엔캡슐레이트 물질의 흐름이 쉽게 흐를 수 있게 하기 위해서, DAP(602) 내에 하나 이상의 채널들이 형성될 수 있다.
이제 도 6c를 참조하면, IC 패키지에서 사용될 수 있는 부분적으로 에칭된 리드프레임(600)의 평면도가 도시되었다. 도시된 실시예에서, IC 칩(604)이 실장될 수 있는 위치가 도시되었다. 알 수 있는 바와 같이, 이 실시예에서 IC 칩(604)은 도 6a 및 도 6b의 IC 칩들(604)보다 작아, 금속 트레이스들의 이용으로 콘택 영역들의 적어도 한 부분은 대응하는 본딩 영역들로부터 떨어져 배치될 수 있게 됨으로써 IC 칩 및 리드프레임의 크기들의 소정의 조합에 대해 가용한 I/O 연결들의 수가 증가함을 보여준다. 도시된 실시예로부터 알 수 있는 바와 같이, 콘택 영역들을 본딩 영역들로부터 떨어져 배치하기 위해서 리드프레임(600) 상에 금속 트레이스들을 사용하는 것은 복수 행들의 본딩 영역들 및 복수 행들의 콘택 영역들을 제공하게 구성될 수 있다. 여러 실시예들에서, 3 이상의 행들의 본딩 영역들은 리드프레임 내로 부분적으로 에칭될 수 있고, 5 이상의 콘택 영역들에 대응하는 금속 도금은 리드 프레임의 밑면 상에 배치될 수 있다. 예를 들면, 5 x 5 mm 리드프레임은 100 이상의 I/O 연결들을 제공하게 구성될 수 있다. 도시된 실시예로부터 알 수 있는 바와 같이, 여러 실시예들은 바깥쪽으로 라우팅과 안쪽으로 라우팅의 조합을 이용할 수 있다.
이제 도 7을 참조하면, IC 패키지 제조공정(700)의 실시예의 흐름도가 도시되었다. 공정은 부분적으로 에칭된 리드프레임에 대한 설계기준이 제조업자에 제공되었을 때 단계(702)에서 시작한다. 여러 실시예들에서, 설계기준의 적어도 일부는 고객 주문을 통해 수신되고/되거나 제조업자에 의해 개발될 수 있다. 설계기준은 최종 IC 패키지에 대한 정보를 포함할 수 있고 및/또는 부분적으로 에칭된 리드프레임에 대한 정보만을 포함할 수도 있다. 예를 들면, 설계기준은 요망되는 리드프레임의 길이, 폭, 및 높이, 리드프레임에 실장될 IC 칩의 크기, 본딩 영역들의 수, 본딩 영역들의 위치, 콘택 영역들의 수, 콘택 영역들의 위치, 및/또는 그외 설계기준을 포함할 수 있다. 단계(704)에서, 제 1 위치에서는 예를 들면, 구리 금속 스트립과 같은 에칭되지 않은 금속 스트립이 제공된다. 단계(706)에서, 금속 스트립은 본딩 영역들이 위에 배치된 금속 트레이스들의 상측 부분들을 형성하는 홈들의 패턴을 생성하기 위해서 임의의 수의 에칭 공정들을 사용하여 상면 상에 부분적으로 에칭된다. 홈들의 패턴은 설계기준에 제공될 수도 있는 콘택 영역들의 위치들에 본딩 영역들을 결함하기 위해 필요한 금속 트레이스들에 대응할 수 있다. 일부 실시예들에서, 에치는 리드프레임 내 형성된 홈들이 반만큼 관통하여 확장하게 반만큼의 에칭일 수 있다. 예를 들면, 4 mil 리드프레임에서, 반만큼의 에치는 2 mil 에치가 될 것이다. 여러 실시예들에서, 리드프레임은 반만큼보다 더 혹은 그 미만으로 관통하여 에칭될 수도 있다. 예를 들면, 일부 실시예들에서, 부분적 에칭은 3 mils +/- 0.5 mils 정도의 깊이까지 일 수도 있다. 상면이 부분적으로 에칭된 후에, 리드프레임 의 상면 및 밑면 중 하나 또는 둘 다는 예를 들면 본딩 영역들 및/또는 콘택 영역들이 배치될 위치들을 도금함으로써 선택적으로 도금될 수 있다. 본딩 영역들의 금속 도금은 본딩가능 물질을 금속 트레이스들에 적용함으로써 형성될 수 있다. 여러 실시예들에서, 접착을 증가시키기 위해 예를 들어 표면을 거칠게 하고/하거나 깨끗하게 하는 등의 표면 접착 향상 처리("AE 처리")가 금속 도금에 이어질 수도 있다.
단계(708)에서, 부분적으로 에칭된 리드프레임은 제 1 위치에서 제 2 위치로 이송될 수 있다. 여러 실시예들에서, 부분적으로 에칭된 리드프레임은 이송동안 금속 트레이스들에 대한 안정성을 제공한다. 예를 들면, 일부 실시예들에서, 제 1 위치는 리드프레임의 상면을 에칭하도록 된 제조시설의 부분일 수 있고, 제 2 위치는 IC 패키징 공정을 완전하도록 된 제조시설의 동일하거나 다른 부분일 수도 있다. 일부 실시예들에서, 제 1 위치는 제 1 제조시설일 수 있고, 제 2 위치는 제 2 제조시설일 수 있다. 일부 실시예들에서, 제 1 위치는 제 1 제조시설일 수 있고, 제 2 위치는 고객의 위치 또는 다른 위치일 수 있다. 단계(710)에서, IC 칩은 부분적으로 에칭된 리드프레임에 실장된다. 다음에, IC 칩은 단계(712)에서 부분적으로 에칭된 리드프레임에 와이어 본딩되고 이어서 단계(714)에서 IC 칩을 엔캡슐레이트한다. 공정은 단계(716)에서 금속 스트립의 밑면의 백 에치로 끝난다.
이제 도 8을 참조하면, 예를 들면, IC 패키지 제조공정에서 사용될 수 있는 유형의 금속 스트립(800)이 도시되었다. 금속 스트립(800)은 이 위에 배치된 복수의 장치 영역들(801)을 포함한다. 일부 실시예들에서, 금속 스트립(800)은 구리 또는 그외 금속 혹은 금속 합금일 수 있고 5 mils, 5 mils 이상, 혹은 5 mils 미만의 두께를 가질 수 있다. 여러 실시예들에서, 장치 영역들(801)은 크기가 다양할 수 있고, 금속 스트립(800) 상에 장치 영역들(801)의 수 또한 다양할 수 있다. 예를 들면, 일부 실시예들에서, 금속 스트립(800) 상에 장치 영역들(801)의 수는 100 미만 내지 1000 이상의 임의의 수일 수 있다. IC 제조공정 동안, 하나 이상의 IC 칩들이 각각의 장치 영역(801)에 부착되고 엔캡슐레이트 복합물 내에 엔캡슐레이트될 수 있다. 여러 실시예들에서, IC 칩들은 와이어 본드들을 통해 장치 영역(801)에 혹은 이에 플립-칩 구성으로 직접 전기적으로 결합될 수 있다. IC 제조공정은 PCB와 같은 외부 장치에 실장되게 구성될 수 있는 복수의 IC 패키지들을 형성하기 위해 장치 영역들(801)을 서로 간에 개체화하는 것을 포함할 수도 있다. IC 패키지들이 PCB 상에 실장될 때, IC 칩들은 IC 패키지들의 밑면 상에 배치된 콘택 영역들을 통해 PCB에 전기적으로 결합될 수 있다.
본 발명의 방법 및 시스템의 여러 실시예들이 동반된 도면들에 예시되고 전술한 상세한 설명에 기술되었을지라도, 발명은 개시된 실시예들로 한정되지 않으며 여기에 개시된 발명의 정신 내에서 많은 재구성, 수정, 및 대체될 수 있음을 알 것이다.

Claims (19)

  1. 집적회로(IC) 패키지를 위한 리드프레임을 제조하는 방법에 있어서,
    IC 패키지에서 사용하기 위해 부분적으로 패터닝된 리드프레임에 대한 설계기준을 수용하는 단계로서, 상기 설계기준은 상기 리드프레임의 상면 상에 배치될 제 1 개수의 본딩 영역들 및 상기 리드프레임의 밑면 상에 배치될 제 2 개수의 콘택 영역들을 포함하는, 단계;
    제 1 위치에서 상면 및 전반적으로 평탄한 밑면을 갖는 금속 스트립을 제공하는 단계;
    상기 제 1 위치에서, 고객 주문으로부터의 본딩 영역들의 수와 동일한 복수의 본딩 영역들을 형성하고 복수의 금속 트레이스들의 상측 부분들을 형성하기 위해 상기 금속 스트립의 상기 상면을 에칭하는 단계로서, 각각의 금속 트레이스는 상기 금속 스트립의 상기 상면에서 상기 밑면까지 확장하며, 상기 복수의 본딩 영역들의 본딩 영역을 콘택 영역이 형성될 상기 금속 스트립의 상기 밑면 상에 배치되는 영역에 결합하는 것인, 단계;
    적어도 하나의 금속 트레이스는 상기 복수의 본딩 영역들의 본딩 영역을 상기 본딩 영역 밑으로부터 측방으로 떨어져 배치된 콘택 영역에 결합하며;
    상기 금속 스트립을 상기 제 1 위치에서 제 2 위치로 이송하는 단계를 포함하고,
    상기 금속 스트립을 이송하는 동안 상기 전반적으로 평탄한 밑면은 이와 일체로 형성된 상기 금속 트레이스들에 대한 지지를 제공하는 것인, 방법.
  2. 청구항 1에 있어서,
    상기 제 1 위치는 제 1 제조 시설에 있고, 상기 제 2 위치는 상기 제 1 제조 시설의 다른 영역, 제 2 제조 시설, 상기 설계기준을 보낸 고객의 위치 중 하나에 있는 것인, 방법.
  3. 청구항 1에 있어서,
    상기 제 2 위치에서, 상기 금속 스트립의 상기 상면에 IC 칩을 실장하는 단계를 포함하는, 방법.
  4. 청구항 3에 있어서,
    상기 IC 칩은 적어도 하나의 금속 트레이스에 실장되고, 상기 적어도 하나의 금속 트레이스는 상기 IC 칩 밑에 배치된 콘택 영역을 상기 IC 칩에 주변에 배치된 본딩 영역에 결합하는, 방법.
  5. 집적회로(IC) 패키지를 위한 리드프레임을 제조하는 방법에 있어서,
    IC 패키지에서 사용하기 위해 부분적으로 패터닝된 리드프레임에 대한 설계기준을 수용하는 단계로서, 상기 설계기준은 상기 리드프레임의 상면 상에 배치될 복수의 본딩 영역들의 위치들의 제 1 패턴 및 상기 리드프레임의 밑면 상에 배치될 복수의 콘택 영역들의 위치들의 제 2 패턴을 포함하는, 단계;
    상면 및 전반적으로 평탄한 밑면을 갖는 금속 스트립을 제공하는 단계;
    상기 제 1 패턴의 상기 위치들에서 상기 복수의 본딩 영역들을 형성하고 복수의 금속 트레이스들의 상측 부분들을 형성하기 위해 상기 금속 스트립의 상기 상면을 에칭하는 단계로서, 상기 복수의 금속 트레이스들은 상기 금속 스트립의 상기 상면 상의 상기 복수의 본딩 영역들의 상기 제 1 패턴의 상기 위치들을 상기 금속 스트립의 상기 밑면 상의 상기 복수의 콘택 영역들의 상기 제 2 패턴의 상기 위치들에 결합하는 것인, 단계를 포함하고,
    상기 복수의 금속 트레이스들 중 적어도 하나는, 상기 금속 스트립의 상기 상면에 수직인 어떠한 라인도 상기 본딩 영역 및 이에 상기 금속 트레이스를 통해 전기적으로 결합된 상기 콘택 영역 둘 다와 교차하지 않도록, 콘택 영역으로부터 측방으로 배치된 본딩 영역을 전기적으로 결합하는 것인, 방법.
  6. 청구항 5에 있어서,
    제 1 위치에서 상기 금속 스트립의 상기 상면의 에칭을 수행하는 단계; 및
    상기 에칭된 금속 스트립을 제 2 위치로 이송하는 단계를 포함하는, 방법.
  7. 청구항 6에 있어서,
    상기 설계기준을 수용하는 단계는 고객 주문에 관련된 것인, 방법.
  8. 청구항 5에 있어서,
    상기 제 2 위치에서, 상기 금속 스트립의 상기 상면에 IC 칩을 실장하는 단계를 포함하는, 방법.
  9. 청구항 5에 있어서,
    상기 본딩 영역들 및 상기 금속 스트립의 상기 밑면 상의 상기 복수의 콘택 영역들의 상기 제 2 패턴의 상기 위치들에 금속 도금을 적용하는 단계를 포함하는, 방법.
  10. 집적회로(IC) 패키지를 위한 리드프레임을 제조하는 방법에 있어서,
    제 1 위치에서 제 1 리드프레임 제조공정을 수행하는 단계로서,
    상기 제 1 제조공정은,
    상면 및 전반적으로 평탄한 밑면을 갖는 금속 스트립을 제공하는 단계;
    복수의 금속 트레이스들의 상측 부분들을 형성하는 상기 금속 스트립의 상기 상면 안쪽으로 패턴을 에칭하는 단계로서, 각각의 금속 트레이스는 상기 상면에서 상기 금속 스트립의 상기 밑면까지 확장하고, 상기 상면 상에는 본딩 영역이 배치되고 상기 밑면 상에는 콘택 영역이 배치된 것인, 단계; 및
    이송하기에 적합하게 한 리드프레임 서브-조립체를 형성하기 위해 각 본딩영역에 금속 도금을 적용하는 단계를 포함하는, 제 1 제조공정;
    상기 리드프레임 서브-조립체를 상기 제 1 위치에서 제 2 위치로 이송하는 단계; 및
    상기 제 2 위치에서 제 2 제조공정을 수행하는 단계로서,
    상기 제 2 제조공정은,
    상기 금속 스트립의 상기 상면 상에 IC 칩을 실장하는 단계;
    상기 IC 칩을 상기 복수의 본딩 영역들에 전기적으로 결합하는 단계;
    상기 IC 칩을 엔캡슐레이트 복합물로 엔캡슐레이트하는 단계; 및
    상기 복수의 금속 트레이스들 중 적어도 하나가 콘택 영역으로부터 측방으로 배치된 본딩 영역을 전기적으로 결합하도록 상기 금속 트레이스들을 서로 간에 전기적으로 분리하기 위하여 상기 리드프레임의 상기 밑면을 에칭하는 단계로서, 상기 금속 스트립의 상기 상면에 수직인 어떠한 라인도 상기 본딩 영역 및 이에 상기 금속 트레이스를 통해 전기적으로 결합된 상기 콘택 영역 둘 다와 교차하지 않는 것인, 단계를 포함하는, 제 2 제조공정을 포함하는, 방법.
  11. 청구항 10에 있어서,
    상기 제 1 제조공정은 적어도 부분적으로 상기 IC 패키지의 설계기준에 따라 수행되는, 방법.
  12. 집적회로(IC) 패키지용 리드프레임에 있어서,
    상면 및 밑면을 갖는 금속 스트립;
    상기 금속 스트립은 상기 금속 스트립의 상기 상면 안쪽으로 에칭된 패터닝된 홈을 가지며, 상기 패터닝된 홈은 깊이가 제한되어 있고 상기 밑면까지 부분적으로 관통하여 확장하며, 상기 패터닝된 홈은 상기 상면에서 상기 금속 스트립의 상기 밑면까지 확장하는 복수의 금속 트레이스들의 상측 부분들을 형성하는 것인, 상기 금속 스트립;
    상기 금속 스트립의 상기 상면 상에 배치된 본딩 영역 및 상기 금속 스트립의 상기 밑면 상에 배치된 콘택 영역을 포함하는 복수의 상기 금속 트레이스들로서, 상기 금속 트레이스는 상기 본딩 영역을 상기 콘택 영역에 전기적으로 결합하는 것인, 복수의 상기 금속 트레이스들;
    상기 복수의 금속 트레이스들 사이에 배치된 상기 금속 스트립의 부분들이 에칭되어 제거될 때, 상기 본딩 영역들을 상기 콘택 영역들에 결합하는 상기 복수의 금속 트레이스들이 서로 간에 전기적으로 분리되게 금속 도금이 적용된 상기 본딩 영역들 및 상기 콘택 영역들을 포함하고,
    상기 복수의 금속 트레이스들 중 적어도 하나는 상기 금속 스트립의 상기 상면에 수직인 어떠한 라인도 상기 본딩 영역 및 이에 상기 금속 트레이스를 통해 전기적으로 결합된 상기 콘택 영역 둘 다와 교차하지 않도록, 콘택 영역으로부터 측방으로 배치된 본딩 영역을 전기적으로 결합하는 것인, 리드프레임.
  13. 청구항 12에 있어서,
    상기 상면 안쪽으로 에칭된 상기 패터닝된 홈은 상기 금속 스트립을 반만큼 관통하여 확장하는, 리드프레임.
  14. 청구항 12에 있어서,
    복수의 상기 금속 트레이스들은 1.5 mils 미만의 폭과 5.5 mils 미만의 피치를 갖는, 리드프레임.
  15. 청구항 12에 있어서,
    적어도 하나의 본딩 영역은 상기 본딩 영역의 폭보다 큰 폭을 갖는 콘택 영역에 결합된, 리드프레임.
  16. 청구항 12에 있어서,
    복수의 상기 본딩 영역들은 이에 결합된 상기 콘택 영역들의 피치 미만의 피치를 갖는, 리드프레임.
  17. 집적회로(IC) 패키지를 위한 리드프레임을 제조하는 방법에 있어서,
    상면 및 전반적으로 평탄한 밑면을 갖는 금속 스트립을 제공하는 단계;
    복수의 금속 트레이스들의 상측 부분들을 형성하는 상기 금속 스트립의 상기 상면 안쪽으로 패턴을 에칭하는 단계로서, 각각의 금속 트레이스는 상기 상면에서 상기 금속 스트립의 상기 밑면까지 확장하며, 상기 상면 상에는 본딩 영역이 배치되고 상기 밑면 상에는 콘택 영역이 배치된 것인, 단계; 및
    각각의 본딩 영역 및 각각의 콘택 영역에 금속 도금을 적용하는 단계를 포함하고,
    상기 복수의 금속 트레이스들 사이에 배치된 상기 금속 스트립의 나머지 부분들이 에칭으로 제거될 때, 상기 복수의 금속 트레이스들은 서로 간에 전기적으로 분리되며;
    상기 복수의 금속 트레이스들 중 적어도 하나는, 상기 금속 스트립의 상기 상면에 수직인 어떠한 라인도 상기 본딩 영역 및 이에 상기 금속 트레이스를 통해 전기적으로 결합된 상기 콘택 영역 둘 다와 교차하지 않도록, 콘택 영역으로부터 측방으로 배치된 본딩 영역을 전기적으로 결합하는 것인, 방법.
  18. 청구항 17에 있어서,
    제 1 위치에서 상기 금속 스트립의 상기 상면의 상기 에칭을 수행하는 단계; 및
    상기 에칭된 금속 스트립을 제 2 위치에 이송하는 단계를 포함하는, 방법.
  19. 청구항 17에 있어서,
    상기 패턴은 적어도 부분적으로 상기 IC 패키지의 설계기준에 따라 상기 금속 스트립의 상기 상면 내로 에칭되는, 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8426254B2 (en) * 2010-12-30 2013-04-23 Stmicroelectronics, Inc. Leadless semiconductor package with routable leads, and method of manufacture
US20120168920A1 (en) 2010-12-30 2012-07-05 Stmicroelectronics, Inc. Leadless semiconductor package and method of manufacture
US8557638B2 (en) * 2011-05-05 2013-10-15 Stats Chippac Ltd. Integrated circuit packaging system with pad connection and method of manufacture thereof
CN105895610B (zh) 2014-11-18 2019-11-22 恩智浦美国有限公司 半导体装置以及具有竖直连接条的引线框

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5468994A (en) 1992-12-10 1995-11-21 Hewlett-Packard Company High pin count package for semiconductor device
JP2735509B2 (ja) * 1994-08-29 1998-04-02 アナログ デバイセス インコーポレーテッド 改善された熱放散を備えたｉｃパッケージ
US5661337A (en) 1995-11-07 1997-08-26 Vlsi Technology, Inc. Technique for improving bonding strength of leadframe to substrate in semiconductor IC chip packages
CN1222252A (zh) 1996-04-18 1999-07-07 德塞拉股份有限公司 制造半导体封装的方法
SG60102A1 (en) 1996-08-13 1999-02-22 Sony Corp Lead frame semiconductor package having the same and method for manufacturing the same
US6670222B1 (en) 1997-06-14 2003-12-30 Jds Uniphase Corporation Texturing of a die pad surface for enhancing bonding strength in the surface attachment
KR100300666B1 (ko) 1997-08-04 2001-10-27 기타지마 요시토시 수지밀봉형반도체장치와거기에사용되는회로부재및회로부재의제조방법
JPH1168006A (ja) 1997-08-19 1999-03-09 Mitsubishi Electric Corp リードフレーム及びこれを用いた半導体装置及びこれらの製造方法
US6498099B1 (en) 1998-06-10 2002-12-24 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
US7247526B1 (en) 1998-06-10 2007-07-24 Asat Ltd. Process for fabricating an integrated circuit package
US7049177B1 (en) 2004-01-28 2006-05-23 Asat Ltd. Leadless plastic chip carrier with standoff contacts and die attach pad
US6585905B1 (en) 1998-06-10 2003-07-01 Asat Ltd. Leadless plastic chip carrier with partial etch die attach pad
US6294100B1 (en) 1998-06-10 2001-09-25 Asat Ltd Exposed die leadless plastic chip carrier
US6229200B1 (en) 1998-06-10 2001-05-08 Asat Limited Saw-singulated leadless plastic chip carrier
US7270867B1 (en) 1998-06-10 2007-09-18 Asat Ltd. Leadless plastic chip carrier
JP3764587B2 (ja) 1998-06-30 2006-04-12 富士通株式会社 半導体装置の製造方法
JP3780122B2 (ja) 1999-07-07 2006-05-31 株式会社三井ハイテック 半導体装置の製造方法
EP1122778A3 (en) 2000-01-31 2004-04-07 Sanyo Electric Co., Ltd. Circuit device and manufacturing method of circuit device
US6306685B1 (en) 2000-02-01 2001-10-23 Advanced Semiconductor Engineering, Inc. Method of molding a bump chip carrier and structure made thereby
US6238952B1 (en) 2000-02-29 2001-05-29 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
US6372539B1 (en) 2000-03-20 2002-04-16 National Semiconductor Corporation Leadless packaging process using a conductive substrate
JP3883784B2 (ja) 2000-05-24 2007-02-21 三洋電機株式会社 板状体および半導体装置の製造方法
US6545347B2 (en) 2001-03-06 2003-04-08 Asat, Limited Enhanced leadless chip carrier
JP3470111B2 (ja) 2001-06-28 2003-11-25 松下電器産業株式会社 樹脂封止型半導体装置の製造方法
SG120858A1 (en) 2001-08-06 2006-04-26 Micron Technology Inc Quad flat no-lead (qfn) grid array package, methodof making and memory module and computer system including same
US6664615B1 (en) 2001-11-20 2003-12-16 National Semiconductor Corporation Method and apparatus for lead-frame based grid array IC packaging
KR100989007B1 (ko) 2002-04-11 2010-10-20 엔엑스피 비 브이 반도체 디바이스
US7799611B2 (en) 2002-04-29 2010-09-21 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US6812552B2 (en) 2002-04-29 2004-11-02 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US6777265B2 (en) * 2002-04-29 2004-08-17 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US6940154B2 (en) 2002-06-24 2005-09-06 Asat Limited Integrated circuit package and method of manufacturing the integrated circuit package
JP2004071670A (ja) 2002-08-02 2004-03-04 Fuji Photo Film Co Ltd Ｉｃパッケージ、接続構造、および電子機器
US7309923B2 (en) * 2003-06-16 2007-12-18 Sandisk Corporation Integrated circuit package having stacked integrated circuits and method therefor
US7880282B2 (en) 2003-12-18 2011-02-01 Rf Module & Optical Design Ltd. Semiconductor package with integrated heatsink and electromagnetic shield
JP2005303039A (ja) 2004-04-13 2005-10-27 Matsushita Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法
KR101070890B1 (ko) 2004-04-16 2011-10-06 삼성테크윈 주식회사 다열리드형 반도체 팩키지 제조 방법
US7411289B1 (en) 2004-06-14 2008-08-12 Asat Ltd. Integrated circuit package with partially exposed contact pads and process for fabricating the same
US6995458B1 (en) * 2004-06-17 2006-02-07 Mindspeed Technologies, Inc. Cavity down no lead package
US7064419B1 (en) 2004-06-18 2006-06-20 National Semiconductor Corporation Die attach region for use in a micro-array integrated circuit package
US7186588B1 (en) 2004-06-18 2007-03-06 National Semiconductor Corporation Method of fabricating a micro-array integrated circuit package
US7161232B1 (en) 2004-09-14 2007-01-09 National Semiconductor Corporation Apparatus and method for miniature semiconductor packages
US7217991B1 (en) 2004-10-22 2007-05-15 Amkor Technology, Inc. Fan-in leadframe semiconductor package
WO2006105734A1 (en) 2005-04-07 2006-10-12 Jiangsu Changjiang Electronics Technology Co., Ltd. A packaging substrate with flat bumps for electronic devices and method of manufacturing the same
KR100618898B1 (ko) * 2005-05-24 2006-09-01 삼성전자주식회사 리드 본딩시 크랙을 방지하는 테이프 패키지
KR101146973B1 (ko) 2005-06-27 2012-05-22 페어차일드코리아반도체 주식회사 패키지 프레임 및 그를 이용한 반도체 패키지
JP3947750B2 (ja) 2005-07-25 2007-07-25 株式会社三井ハイテック 半導体装置の製造方法及び半導体装置
JP4032063B2 (ja) 2005-08-10 2008-01-16 株式会社三井ハイテック 半導体装置の製造方法
US7361977B2 (en) 2005-08-15 2008-04-22 Texas Instruments Incorporated Semiconductor assembly and packaging for high current and low inductance
CN100485893C (zh) 2005-09-09 2009-05-06 鸿富锦精密工业（深圳）有限公司 影像感测芯片封装的制程和结构
US7410830B1 (en) 2005-09-26 2008-08-12 Asat Ltd Leadless plastic chip carrier and method of fabricating same
US8163604B2 (en) 2005-10-13 2012-04-24 Stats Chippac Ltd. Integrated circuit package system using etched leadframe
JP4199774B2 (ja) 2006-02-09 2008-12-17 京セラ株式会社 電子部品搭載構造体
CN101601133B (zh) 2006-10-27 2011-08-10 宇芯（毛里求斯）控股有限公司 部分图案化的引线框以及在半导体封装中制造和使用其的方法
US7834435B2 (en) 2006-12-27 2010-11-16 Mediatek Inc. Leadframe with extended pad segments between leads and die pad, and leadframe package using the same
JP5543058B2 (ja) 2007-08-06 2014-07-09 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の製造方法
US7671452B1 (en) 2007-08-17 2010-03-02 National Semiconductor Corporation Microarray package with plated contact pedestals
US7749809B2 (en) 2007-12-17 2010-07-06 National Semiconductor Corporation Methods and systems for packaging integrated circuits
US8084299B2 (en) 2008-02-01 2011-12-27 Infineon Technologies Ag Semiconductor device package and method of making a semiconductor device package
US7786557B2 (en) 2008-05-19 2010-08-31 Mediatek Inc. QFN Semiconductor package
US7888259B2 (en) 2008-08-19 2011-02-15 Ati Technologies Ulc Integrated circuit package employing predetermined three-dimensional solder pad surface and method for making same
EP2248161B1 (en) 2009-03-06 2019-05-01 Kaixin Inc. Leadless integrated circuit package having high density contacts

Also Published As

Publication number Publication date
CN102395981B (zh) 2014-12-03
US8785253B2 (en) 2014-07-22
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