TW201802956A - 形成具有導電的互連框的半導體封裝之方法及結構 - Google Patents

形成具有導電的互連框的半導體封裝之方法及結構 Download PDF

Info

Publication number
TW201802956A
TW201802956A TW105130437A TW105130437A TW201802956A TW 201802956 A TW201802956 A TW 201802956A TW 105130437 A TW105130437 A TW 105130437A TW 105130437 A TW105130437 A TW 105130437A TW 201802956 A TW201802956 A TW 201802956A
Authority
TW
Taiwan
Prior art keywords
lead
conductive
frame
semiconductor device
top surface
Prior art date
Application number
TW105130437A
Other languages
English (en)
Other versions
TWI716455B (zh
Inventor
馬可 艾倫 馬翰倫
緹錫 芬 范
Original Assignee
艾馬克科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 艾馬克科技公司 filed Critical 艾馬克科技公司
Publication of TW201802956A publication Critical patent/TW201802956A/zh
Application granted granted Critical
Publication of TWI716455B publication Critical patent/TWI716455B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Led Device Packages (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Coupling Device And Connection With Printed Circuit (AREA)

Abstract

一種形成一封裝的半導體裝置的方法包含提供一種導電的框結構。所述導電的框結構包含一具有引線指狀部的第一框，所述引線指狀部是被配置以用於直接附接至一半導體裝置，例如是一包含功率裝置及邏輯類型裝置的整合的功率半導體裝置。所述引線指狀部進一步被配置以提供用於所述半導體裝置的功率裝置部分的高電流容量以及一高的散熱容量。在一實施例中，所述導電的框結構進一步包含一連結至所述第一框的第二框。所述第二框是包含複數個引線，其是被配置以電連接至所述半導體裝置的低功率裝置部分。一封裝主體是被形成以囊封所述半導體裝置以及所述引線指狀部及引線的至少部分。

Description

形成具有導電的互連框的半導體封裝之方法及結構
本發明是大致有關於電子裝置，並且更具體而言是有關於半導體封裝、其結構以及形成半導體封裝的方法。
相關申請案的交互參照
此申請案是主張2016年4月20日申請的名稱為"形成具有導電的互連框的半導體封裝之方法及結構"的美國專利申請案號15/134,330的優先權，所述美國專利申請案的內容是以其整體被納入在此作為參考。
在過去，封裝的功率半導體裝置是利用各種導電的互連技術來將一功率半導體晶粒電連接至一封裝的裝置的導電的引線。在例如是離散的絕緣閘極場效電晶體(IGFET)的半導體裝置的離散的功率半導體裝置中，製造商已經利用導電帶(ribbon)以及接合的導線或是導線接合(wirebond)的互連(每一電極包含多個導線接合)，以用於將在功率半導體裝置上的載有電流的電極連接至封裝的導電的引線。然而，這些類型的互連尚未能夠提供在某些較高功率的裝置中所需的充足的載有電流的功能。作為一替代的互連結構，製造商已經利用較大尺寸的導電的夾以作為帶及導線接合的一種替代，以將在功率半導體裝置上的載有電流的電極連接至封裝的導電的 引線。
在另一方面，在其中例如是IGFET裝置的功率半導體裝置是與互補金屬氧化物半導體("CMOS")邏輯電路整合在單一晶片上的高度整合的功率半導體設計中，這些設計的接合墊的引線間距以及接合墊開口的尺寸並不與導電的夾相容。例如，整合的功率半導體設計是每一個IGFET都需要多個互連，其係使用較緊密的接合墊間距("BPP")以及較緊密的接合墊開口("BPO")，此已經超出過去的夾設計以及夾設置的設備的能力。此外，導電帶以及導線接合(包含較大直徑的線)因為降低的載有電流的能力以及較高的電阻，而尚未提供滿足需要的替代的互連解決方案以用於高度整合的功率半導體設計。
於是，所期望的是具有一種解決先前所指出的問題以及其它問題的結構以及形成一封裝的半導體裝置的方法。所述結構及方法能夠在相同的封裝的裝置中容納不同類型的導電的互連、輕易地被納入到製造流程、而且是符合成本效益也是所期望的。
除了其它特點以外，本說明是包含一種利用一導電的框結構來製造一半導體裝置封裝的方法，所述導電的框結構是包含一被配置以直接附接至一半導體裝置的導電的引線指狀部(leadfinger)。所述引線指狀部是被配置以在附接至一功率半導體裝置或是功率裝置部分時，增加載有電流的容量並且改善熱效能，其可以與其它較低功率的半導體裝置被整合在單一晶片上。在某些實施例中，所述導電的框結構是包含額外的引線，所述額外的引線可以利用例如是導電的導線結構來電耦接至其它較低功率的半 導體裝置。所述引線指狀部是被成形以使得直接的附接至所述半導體裝置變得容易。在某些實施例中，所述引線指狀部是包括具有一或多個彎曲的一種彎曲的形狀。在其它實施例中，所述引線指狀部是包括凹陷部分，例如是半蝕刻的部分。
所述導電的框結構可包含一或多個具有支撐所述引線指狀部以及引線的側邊區段的框元件。所述側邊區段是在製造期間被移除，並且可以進一步包含應力釋放的特點及/或對準特點，以強化所述半導體裝置封裝的可製造性。所述導電的框結構是支援具有較細間距的接合墊以及複雜的電源及邏輯佈局配置的半導體裝置的組件。本實施例是致能直接的引線指狀部附接至一半導體晶粒，而同時提供用於其它類型的互連結構，例如是導線接合的互連。在一實施例中，相較於先前的結構被附接至一底部或第二框的引線，頂端或第一框是被使用於形成具有較厚且較寬的尺寸的特徵的引線指狀部的互連，其形成最終封裝的裝置引線的線或是外部的引線輪廓。
更具體而言，在一實施例中，一種製造一半導體裝置之方法包括提供一導電的框結構。所述導電的框包括一第一框，其具有一第一側邊區段以及一從所述第一側邊區段向內延伸的引線指狀部；以及一第二框，其具有一第二側邊區段以及一從所述第二側邊區段向內延伸的第一引線。所述方法包含提供一具有一主要的表面的半導體裝置，所述主要的表面包含一第一導電的結構以及一第二導電的結構。所述方法包含將所述引線指狀部以及所述第一導電的結構設置成接觸以提供一電連接。所述方法包含將一導電的連接結構附接至所述第二導電的結構以及所述第一引線。 所述方法包含形成一封裝主體，其覆蓋所述導電的連接結構、所述引線指狀部的至少部分、所述第一引線的至少一部分以及所述半導體裝置的至少一部分。所述方法包含移除所述第一側邊區段以及所述第二側邊區段。
在另一實施例中，一種用於形成一封裝的半導體裝置的方法包括提供一導電的框結構，其包括一從所述第一側邊區段向內延伸的引線指狀部以及一第一引線，其中所述引線指狀部包括一引線指狀部頂表面，其具有一第一頂表面區段以及一第二頂表面區段，所述第一頂表面區段是位在一與所述第二頂表面區段不同的平面上。所述方法包含提供一具有一主要的表面的半導體裝置，所述主要的表面包含一第一導電的結構以及一第二導電的結構。所述方法包含將所述引線指狀部附接至所述第一導電的結構。所述方法包含將一導電的連接結構附接至所述第二導電的結構以及所述第一引線。所述方法包含形成一封裝主體，其囊封所述導電的連接結構、所述引線指狀部的至少部分、所述第一引線的至少部分以及所述半導體裝置的至少一部分。所述方法是包含移除所述第一側邊區段。
在另一實施例中，一種封裝的半導體裝置包括一晶粒附接墊以及一引線指狀部，所述引線指狀部具有一第一引線指狀部端、一與所述第一引線指狀部端相對的第二引線指狀部端以及一引線指狀部頂表面，所述引線指狀部頂表面具有一位在一第一平面上的第一頂表面區段以及一位在一第二平面上的第二頂表面區段，其中所述第一平面是不同於所述第二平面。一第一引線是和所述晶粒附接墊間隔開，並且進一步附接至所述第一引線指狀部端。一第二引線是和所述晶粒附接墊間隔開。一半導體裝置包含一第一導電的結構以及一第二導電的結構，其中所述第二引線指狀部 端是直接附接至所述第一導電的結構。一導電的連接結構被附接至所述第二引線以及所述第二導電的墊。一封裝主體是覆蓋或囊封所述導電的連接結構、所述引線指狀部的至少部分、所述第一引線的至少部分、以及所述第二引線的至少部分。
11‧‧‧導電的框結構
12‧‧‧頂端框(第一框)
13‧‧‧底部框(第二框)
16‧‧‧側邊區段
18‧‧‧引線指狀部/導電的指狀部結構
19‧‧‧半導體裝置/半導體晶粒
20‧‧‧晶粒附接材料
21‧‧‧側邊區段
22‧‧‧引線/導電的引線
23‧‧‧引線頂表面
24‧‧‧支撐引線/導電的支撐引線
25‧‧‧接合墊/導電的結構/導電的墊
26‧‧‧導電的連接結構/導電的結構
27‧‧‧晶粒墊/晶粒附接結構
29‧‧‧導電的接合材料
31‧‧‧懸吊引線/聯結桿
33、34‧‧‧對準特點
36‧‧‧封裝主體
41‧‧‧單粒化道/單粒化線
44‧‧‧應力釋放的特點
56‧‧‧聯結桿結構
61‧‧‧第一平面
62‧‧‧第二平面
63‧‧‧第三平面
68‧‧‧引線指狀部頂表面
100‧‧‧半導體封裝/封裝的半導體裝置
110‧‧‧半導體封裝/封裝的半導體裝置
111‧‧‧導電的框結構
116‧‧‧側邊區段
118‧‧‧引線指狀部
120‧‧‧頂端框
121‧‧‧頂端框
130‧‧‧半導體封裝/封裝的半導體裝置
140‧‧‧半導體封裝/封裝的半導體裝置
151‧‧‧載體基板
180‧‧‧間距
181‧‧‧角落半徑/最小的內部的引線間距
182‧‧‧引線指狀部寬度
185‧‧‧部分
186、187‧‧‧尺寸
188、189‧‧‧角度
191‧‧‧功率裝置部分
192‧‧‧低功率裝置部分/低功率部分
211‧‧‧導電的框結構
216‧‧‧側邊區段
218‧‧‧引線指狀部
220‧‧‧內部的邊緣區段/凹陷部分
226‧‧‧頂端框
240‧‧‧內部的邊緣區段/凹陷部分
251‧‧‧導電柱結構
270‧‧‧週邊側邊區段/凹陷部分
271‧‧‧晶粒附接墊/晶粒墊
272‧‧‧凹處/凹陷部分/井部分
311‧‧‧導電的框結構
312‧‧‧頂端框
313‧‧‧底部框結構
316‧‧‧側邊區段
318‧‧‧引線指狀部
321‧‧‧側邊區段
324‧‧‧支撐引線
330‧‧‧開口/凹處
331‧‧‧突出部分
340‧‧‧接腳/突出部
341‧‧‧凹處
342‧‧‧開口
681‧‧‧第一頂表面區段
682‧‧‧第二頂表面區段
1111‧‧‧導電的框結構
1112‧‧‧導電的框結構
1180、1181‧‧‧凹陷部分/半蝕刻的部分
1182‧‧‧完全厚度的部分
1601‧‧‧第一側邊
1602‧‧‧第二側邊
1800‧‧‧共同的引線指狀部
1801‧‧‧第一引線指狀部部分
1802‧‧‧第二引線指狀部部分
1880‧‧‧引線指狀部
1881‧‧‧第一引線指狀部部分
1882‧‧‧第二引線指狀部部分
1883‧‧‧第三引線指狀部部分
1884‧‧‧第四引線指狀部部分
3130‧‧‧凹陷部分
3180‧‧‧頂表面
3181‧‧‧底表面
3182‧‧‧突出部分
圖1是描繪根據本發明的一實施例的一半導體封裝的俯視圖；圖2是描繪圖1的半導體封裝沿著參考線2-2所取的橫截面圖；圖3是描繪具有額外的特點的圖1的半導體封裝的放大的部分俯視圖；圖4是描繪根據本發明的一實施例的一種導電的框結構的部分立體圖；圖5是描繪根據本發明的一實施例的一種導電的框結構的一部分的部分側視圖；圖6是描繪根據本發明的一實施例的一種導電的框結構的部分立體圖；圖7是描繪根據本發明的一實施例的一種導電的框結構的部分俯視圖；圖8是描繪根據本發明的一實施例的一種導電的框結構的部分俯視圖；圖9-13是描繪根據本發明的一實施例的一封裝的半導體裝置在組裝的各種階段的部分橫截面圖；圖14-16是描繪根據本發明的另一實施例的一封裝的半導體裝置在組裝的各種階段的部分橫截面圖；圖17是描繪根據本發明的一實施例的一種導電的框結構的部分橫截面圖；圖18是描繪在根據本發明的一半導體封裝的一實施例中的圖17的導電 的框結構的部分橫截面圖；圖19是描繪一具有根據本發明的一實施例的另一種導電的框結構的半導體封裝的部分橫截面圖；圖20是描繪根據本發明的另一實施例的一種導電的框結構的部分橫截面圖；圖21是描繪根據本發明的另一實施例的一種導電的框結構的部分俯視圖；圖22是描繪根據本發明的另一實施例的一種導電的框結構的部分俯視圖；以及圖23是描繪根據本發明的一實施例的一種被接合到一導電柱的導電的框結構的部分側視圖。
為了說明的簡化及清楚起見，在圖式中的元件並不一定是按照比例繪製的，並且在不同圖中的相同的元件符號是表示相同的元件。此外，為了說明的簡化起見，眾所周知的步驟及元件的說明及細節被省略。如同在此所用的，術語"及/或"是包含相關被表列的項目中的一或多個的任一及所有的組合。此外，在此所用的術語只是為了描述特定實施例之目的而已，因而並不欲是限制本揭露內容的。如同在此所用的，除非上下文有清楚相反的指出，否則單數形是欲亦包含複數形。進一步將會理解到的是，當術語"包括及/或包含"用在此說明書時，其指明所述特點、數量、步驟、操作、元件、及/或構件的存在，但是並不排除一或多個其它特點、數量、步驟、操作、元件、構件、及/或其群組的存在或是添加。將會瞭解到的是，儘管術語"第一、第二、等等"可能在此被使用來描述各種的構件、元件、區域、層 及/或區段，但是這些構件、元件、區域、層及/或區段不應該受限於這些術語。這些術語只是被用來區別構件、元件、區域、層及/或區段的彼此而已。因此，例如在以下論述的一第一構件、一第一元件、一第一區域、一第一層及/或一第一區段可被稱為一第二構件、一第二元件、一第二區域、一第二層及/或一第二區段，而不脫離本揭露內容的教示。對於"一個實施例"或是"一實施例"的參照是表示與所述實施例相關地敘述的一特定的特點、結構或特徵是內含在本發明的至少一實施例中。因此，措辭"在一個實施例中"或是"在一實施例中"在遍及此說明書的各處中的出現並不一定都是參照到相同的實施例，但是在某些情形中其可能是參照到相同的實施例。再者，在一或多個實施例中，所述特定的特點、結構或是特徵可以用對於具有此項技術的通常知識者而言將會是明顯的任何適當的方式來加以組合。此外，術語"當"是表示某一動作是至少在起始的動作的一持續期間的某個部分之內發生的。字詞"大約"、"大致"或是"實質"的使用是表示一元件的一值預期是接近一狀態值或位置。然而，如同在此項技術中眾所週知的，總是有防礙值或是位置不是剛好所述的較小的變異。除非另有指明，否則如同在此所用的字"在…之上"或是"在…上"是包含所指明的元件可以是直接或間接的實體接觸所在的方位、設置、或是關係。進一步理解的是，在以下所描繪及敘述的實施例適當地可以具有在無未明確地在此揭露的任何元件之下的實施例且/或加以實施。
圖1是描繪根據本說明的一第一實施例的一半導體封裝100或是封裝的半導體裝置100的俯視圖。圖2是描繪半導體封裝100沿著圖1 的參考線2-2所取的橫截面圖。根據本實施例，半導體封裝100是包含一種導電的框結構11。在一實施例中，導電的框結構11是包括一種多框的結構(亦即，超過一個框)，其包含一頂端框12或第一框12，所述頂端框12是被堆疊在一底部框13或第二框13的頂端上、或是相鄰所述底部框13來加以堆疊。在稍後將會加以描述的其它實施例中，導電的框結構11可包括單一框，其包含在以下敘述的特點或元件的某些個或是全部。
在一實施例中，頂端框12是包括一種導電材料。在一實施例中，頂端框12主要是由銅所構成的，並且在厚度上大致是100μm到508μm。在一較佳實施例中，頂端框12是具有一約150μm到155μm的厚度。在其它實施例中，頂端框12可以主要是由Fe-Ni(例如，合金42)或是具有此項技術中的技能者已知的任何其它金屬材料所構成的。頂端框12可以利用遮罩及蝕刻技術、沖壓技術、彎曲或成形技術、電鍍技術、沉積技術、加工、及/或其之組合來加以形成或製造。頂端框12是包含多個側邊區段16，並且在一實施例中，頂端框12是包含以一個例如大致被描繪在圖1中的方形框的配置所組成的四個側邊區段16。在其它實施例中，頂端框12是包括一矩陣的框結構以用於組裝複數個半導體裝置，所述複數個半導體裝置接著被分開成為個別的裝置。所了解的是，頂端框12可以具有其它形狀，其包含大於四個的額外的側邊區段。
根據本實施例，頂端框12進一步包含一或多個引線指狀部18或是導電的指狀部結構18，其是從側邊區段16中的一或多個向內延伸地加以設置。根據本實施例，引線指狀部18是被設置在側邊區段16的對應於其中引線指狀部18將會連接到一半導體裝置19或是半導體晶粒19的功率 裝置部分191所在的位置上。在一實施例中，每一個側邊區段16是包含至少一被配置以直接接合或附接至半導體裝置19的引線指狀部18。
在某些實施例中，引線指狀部18較佳的是被形成具有盡可能接近整個引線架的厚度，以便於最大化用於半導體封裝100的電流容量並且最大化熱效能。在某些實施例中，引線指狀部18是利用微影遮罩及蝕刻技術來加以形成，以便於在更一致的結果並且致能在引線指狀部18的金屬縱樑(stringer)及底切上的縮減之下，提供在鄰接的引線指狀部18之間最佳化的間距，同時致能更緊密的特點。在某些實施例中，引線指狀部18是被形成具有一約100μm到300μm的間距180，其具有一約40μm到100μm的引線指狀部寬度182，同時維持一約100μm到160μm的角落半徑181或是最小的內部的引線間距181。在一較佳實施例中，間距180是約200μm，其具有約60μm的引線指狀部寬度182，同時維持約150μm的角落半徑181。
在一實施例中，底部框13是包括一種導電材料。在一實施例中，底部框13主要是由銅所構成的，並且在厚度上是約100μm到250μm。在某些實施例中，底部框13是具有一不同於頂端框12的厚度。在一實施例中，底部框13具有一完全的框厚度是大於頂端框12的完全的框厚度。在其它實施例中，底部框13可以主要是由Fe-Ni(例如，合金42)或是具有此項技術中的技能者已知的任何其它金屬材料所構成的。底部框13可以利用遮罩及蝕刻技術、沖壓技術、彎曲或成形技術、電鍍技術、沉積技術、加工技術、及/或其之組合來加以形成或製造。在其它實施例中，底部框13是包括一矩陣的框以用於組裝複數個半導體裝置，所述複數個半導體裝置接著被分開成為個別的裝置。
底部框13是包含多個側邊區段21，並且在一實施例中，底部框13是包含以一個例如大致被描繪在圖1中的方形框的配置所組成的四個側邊區段21。根據本實施例，底部框13進一步包含一或多個引線22或是導電的引線22，其是從側邊區段21中的一或多個向內延伸地加以設置。根據本實施例，引線22是被設置在側邊區段21的對應於其中導電的連接結構26將會連接至半導體裝置19的低功率裝置部分192所在的位置上。換言之，半導體裝置19的那些部分並不需要引線指狀部18的高電流容量以及高的熱容量。
在一實施例中，每一個側邊區段21是包含至少一引線22。在某些實施例中，底部框13進一步包含支撐引線24或是導電的支撐引線24，其是從側邊區段21向內延伸地加以設置，並且進一步在頂端框12被附接或嚙合底部框13時鄰接引線指狀部18的下表面，以有利地提供支撐給引線指狀部18。再者，支撐引線24是增加和引線指狀部18相關的導電材料的量，因此改善半導體封裝100的電流容量及熱效能。在一實施例中，支撐引線24及引線22是具有實質相同的形狀及尺寸，因而支撐引線24例如可以在頂端框12的實施例具有較少的引線指狀部18時替代地作用為封裝引線，藉此增加用於連接至半導體裝置19的低功率部分192的引線22/24的數目。
在某些實施例中，底部框13進一步包含一晶粒墊27或是晶粒附接結構27，其是被設置在底部框13之內的中心，並且和側邊區段21間隔開。在一實施例中，一或多個懸吊引線31或是聯結桿31是被用來將晶粒墊27固定至底部框13。在一實施例中，晶粒墊27的週邊側邊區段270 以及支撐引線24及引線22的內部的邊緣區段240及220具有如同在圖2中大致描繪的一凹陷或是半蝕刻的配置，其例如是提供引線22/24以及晶粒附接墊27至稍後將描述的模製封裝主體的增大的鎖住功能。
在一實施例中，半導體晶粒19是利用一種晶粒附接材料20來附接至晶粒墊27。例如，晶粒附接材料20可以是一焊料膏、一導電的環氧樹脂、導電的黏著劑、導電的膜、非導電的環氧樹脂、非導電的黏著劑、非導電的膜、或是其它具有此項技術中的技能者已知的適當的附接材料。在一實施例中，在半導體晶粒19被附接至晶粒墊27之後，導電的連接結構26或是導電的結構26是被附接至接合墊25、導電的結構25、或是導電的墊25，所述接合墊25是被設置成相鄰半導體晶粒19的一對應半導體19的一低功率裝置部分192的主要的表面。在某些實施例中，低功率裝置部分192是對應於邏輯類型的半導體裝置或是類似的裝置，其並不具有高的電流及/或高的散熱的需求。在一實施例中，導電的連接結構26是例如金、銀、銅、鋁、其之組合或合金的導線、或是其它利用導線接合技術所形成的適當的線。在其它實施例中，導電的連接結構26是導電帶或是其它適當的導電的互連，其包括一或多種導電材料，例如是金、銀、銅、鋁、其之組合或合金、或是其它適當的材料。在一替代實施例中，導電的連接結構26是在頂端框12被附接至底部框13，並且引線指狀部18直接被附接至在半導體晶粒19上對應於半導體裝置19的功率裝置部分191的其它接合墊25之後加以設置的。在一較佳實施例中，那些其中引線指狀部18將會直接被附接至半導體晶粒19上的接合墊25所在的區域是包含一種導電的接合材料29，例如是一焊料膏或是一預鍍錫的焊料材料。
頂端框12例如可以利用晶粒附接材料20來附接至底部框13。在一實施例中，頂端框12及底部框13中的一或兩者可以利用焊料或是其它例如是一燒結劑或是高導熱的環氧樹脂的適當的導電材料而被預先鍍錫。在一實施例中，頂端框12是在將半導體裝置19的低功率裝置部分192中的接合墊25電連接至引線22之前，先連結到底部框13。在某些實施例中，此在導線接合的步驟致能一致的夾緊，以避免彈跳並且確保各種的構件仍然是對準的。再者，在某些實施例中，此亦改善模製製程，因為頂端框12及底部框13作用像是一連續的結構，此確保適當的模具夾緊，同時最小化例如是模具溢料及翹曲的製造問題。
根據一實施例，頂端框12及底部框13進一步包括對準特點33及34，以確保在所述框之間以及對於半導體裝置19的適當的對準。再者，對準特點33及34是致能頂端框12及底部框13以一種自動化的方式的堆疊。此最小化製造的問題，同時確保所述兩個框當連接或堆疊在一起時的更佳的對準。在本實施例中，如同大致在圖2中所描繪的，對準特點33是包括一延伸穿過頂端框12的側邊區段16的開口或孔洞，並且對準特點34是包括一凸塊或突出部分，其是從側邊區段21向上延伸並且被設置在所述開口之內。其它的對準特點的實施例例如是在圖3、4、5及6中加以描繪，並且稍後將會加以描述。
在一實施例中，如同大致在圖2中所描繪的，半導體封裝100進一步包含一封裝主體36，其覆蓋或囊封導電的連接結構26、至少部分的引線指狀部18、引線22、支撐引線24、晶粒墊27以及半導體晶粒，同時讓引線22、支撐引線24及/或晶粒墊27的下表面露出到半導體封裝100 的外部。在某些實施例中，封裝主體36可以是聚合物基複合材料，例如是具有填充物的環氧樹脂、具有填充物的環氧丙烯酸酯、或是具有適當的填充物的聚合物。封裝主體36是包括一種非導電而且環境保護的材料，其保護半導體裝置19免於外部的元素及污染物。封裝主體36可以利用膏印刷、壓縮模製、轉移模製、液體密封劑模製、真空疊層、其它適當的敷料器、或是具有此項技術中的技能者已知的其它製程來加以形成。在某些實施例中，封裝主體36是一環氧樹脂模製化合物("EMC")，並且可以利用轉移或注入模製技術來加以形成。在其中例如晶粒墊27並未被使用的其它實施例中，半導體晶粒19的下表面可以透過封裝主體36而被露出至外部。
在某些實施例中，封裝主體36是被形成以讓單粒化道41沒有鄰接封裝主體36的側邊區段或邊緣區段的材料，其讓導電的框結構11的部分被露出。此使得移除或單粒化導電的框結構11的側邊區段16及21以提供一單粒化或分開的半導體封裝100變得容易。例如，一鋸開製程可被利用於所述移除的步驟。所了解的是，所述移除製程亦可以移除接近其個別的邊緣區段16/21的引線指狀部18的部分、所述引線22的部分、以及支撐引線24的部分。在其它實施例中(例如見於圖13)，封裝主體36可以是一連續或是包覆模製的主體，並且所述單粒化製程通過封裝主體36的一部分以及側邊區段16及21，以提供一經單粒化或分開的半導體封裝100。根據一實施例，引線指狀部18是包含一引線指狀部頂表面68，其具有一第一頂表面區段681以及一第二頂表面區段682，並且所述第一頂表面區段681是位在一不同於所述第二頂表面區段682的平面(例如，一水平的平面)上。更具體而言，第一頂表面區段681是位在一第一平面61(例如，一第一水平 的平面)中，並且第二頂表面區段682是位在一不同於第一平面61的第二平面62(例如，一第二水平的平面)中。此外，引線22是包含一引線頂表面23，其是位在一不同於第一平面61及第二平面62的第三平面63(例如，一第三水平的平面)中。
圖3是描繪半導體封裝100的放大的部分俯視圖，以進一步展示半導體封裝100的一些細節。在一實施例中，側邊區段16是具有一比側邊區段21窄的寬度，並且側邊區段16及21中的一或兩者可以進一步包含一或多個應力釋放的特點44，其被設置在框結構11之內的其中較高的組裝應力可能會發生的區域中。圖3進一步描繪一其中不同形狀的對準特點33/34被設置在區段16及21的旁邊的實施例，以使得頂端框12至底部框13以及半導體裝置19的對準變得容易。例如，對準特點33及34可以分別包含圓形突出部及開口、或是分別包括矩形突出部及矩形開口。開口33/34可以是孔洞或槽。所了解的是，頂端框12可以具有突出部的對準特點，並且底部框13可以具有孔洞類型的對準特點、或是兩個框都可以具有開口以及突出部。
在圖3中，導電的框11是被配置以用於一集積的半導體裝置19，其具有例如是功率場效電晶體的功率裝置(例如，功率裝置部分191)、以及例如是一用於控制所述功率場效電晶體的控制器裝置的邏輯電路(例如，低功率裝置部分192)。圖3進一步描繪支撐引線24，其提供結構的支撐給引線指狀部18、或是提供增大的外部接合區域給半導體封裝100。圖3亦描繪引線22是利用導電的連接結構26來電連接至半導體裝置19的低功率裝置部分192中的晶粒墊25。根據本實施例，引線指狀部18是被成形以 直接附接至半導體裝置19的功率裝置部分191中的晶粒墊25。圖3進一步描繪單粒化道41的設置以用於移除至少側邊區段16及21的例子。
圖4是描繪根據一實施例的導電的框結構11的部分立體圖。在圖4中，導電的框11是包括頂端框12，並且具有從側邊區段16向內延伸的引線指狀部18，所述側邊區段16是具有對準特點33。在一實施例中，導電的框結構11只包含頂端框12(亦即，底部框13未被使用)，並且引線指狀部18的部分185是被配置以被用來形成半導體封裝100的引線。此外，在此實施例中，如同大致在圖4中所描繪的，引線22是被設置作為側邊區段16的部分。在一實施例中，引線指狀部18是如同在圖4中所繪地成形或彎曲，以用於接觸在半導體裝置19上的接合墊25。更具體而言，引線指狀部18是包含一引線指狀部頂表面68，其具有一第一頂表面區段681以及一第二頂表面區段682，並且所述第一頂表面區段681是位在一不同於所述第二頂表面區段682的平面(例如，一水平的平面)上。尺寸186及187可以依據特定的應用而為相同或是不同的，並且例如可以藉由半導體裝置19的厚度以及晶粒墊25的位置來加以決定。在一實施例中，角度188及189是被形成以使得引線指狀部18構成一個180度的構件，此確保最佳化的接合表面，並且降低在導電的框結構11的材料與半導體裝置19之間的熱膨脹係數不匹配的任何效應。
圖5是描繪導電的框結構11的部分側視圖，其展示對準特點的一替代實施例。在所描繪的實施例中，底部框13是包括從側邊區段21的一頂表面向外延伸的接腳340或是突出部340、以及一或多個從側邊區段21的頂表面向內延伸的凹處341。頂端框12是包括在側邊區段16中對應於 接腳340的開口330或凹處330、以及從側邊區段16的底表面向外延伸的對應於凹處341的突出部分331。
圖6是描繪根據一替代實施例的導電的框結構11的一部分的部分立體圖，其進一步描繪從側邊區段16延伸的引線指狀部18。在此實施例中，底部框13是包括開口342，而不是接腳340，其容許作為一夾具結構的部分的外部的接腳(未顯示)能夠被配置以在例如是框附接及回焊步驟期間的製造期間，穿過開口330及342來保持導電的框結構11。
圖7是描繪在一其中類似於圖4的實施例，只有頂端框12或是單一框12被使用的配置中的導電的框結構11的部分俯視圖。在此實施例中，引線22是被設置作為側邊區段16的部分，以用於電連接至半導體裝置19的低功率裝置部分192中的接合墊25。此外，引線指狀部18可以如同在圖4中所繪地彎曲的、或是如同稍後將會結合圖17-20描述地被配置具有凹陷部分。
圖8是描繪根據另一實施例的導電的框結構11的部分俯視圖。在此實施例中，導電的框結構11可以是在單一框配置或是一種包含頂端框12及底部框13的多個框的結構中的頂端框12，一聯結桿結構56是被設置以在結構上將鄰接的引線指狀部18聯結在一起，並且聯結至所述引線架的一角落部分。此是在組裝期間提供額外的支撐。聯結桿結構56是在稍後的製造期間被移除。
現在轉向圖9-13，根據一實施例的一用於製造半導體封裝100的範例製程將會加以描述。圖9是描繪導電的框結構11的底部框13在所述製程中的一早期的步驟的部分橫截面圖。在一實施例中，底部框13是 一金屬引線架，例如是一銅基的引線架，其具有複數個側邊區段21。側邊區段21可以具有一軌狀的形狀，並且包含從側邊區段21朝向晶粒墊27向內延伸的引線22。在某些實施例中，支撐引線24是被設置，其是從側邊區段21朝向晶粒墊27向內延伸。在所描繪的實施例中，底部框13進一步包含對準特點34，其例如包括從側邊區段21的上表面向外延伸的突出部或接腳。在一實施例中，底部框13是利用微影遮罩及蝕刻技術來加以形成，以提供一種細微間距的結構。在一實施例中，底部框13是具有在一從約100μm到508μm的範圍內的一完全的厚度。在一實施例中，晶粒墊27是具有環繞其週邊邊緣延伸的凹陷部分270，引線22是在接近晶粒墊27的末端上包含凹陷部分220，並且支撐引線24是在接近晶粒墊27的末端上包含凹陷部分240。所了解的是，一或多個額外的金屬層(未顯示)例如可加以沉積在引線22/24上。
圖10是描繪半導體封裝100在額外的處理之後的放大的部分橫截面圖。在一實施例中，底部框13是遭受到一清洗製程，例如是一電漿清洗製程。在一實施例中，晶粒附接材料20是被沉積在晶粒墊27的上表面以及底部框13的上表面的至少部分上。在一實施例中，引線22的上表面並沒有晶粒附接材料，以容許導電的連接結構26稍後的附接。在一實施例中，晶粒附接材料20是利用一焊料遮罩製程而被設置在底部框13上。例如，晶粒附接材料20可以是一焊料膏、一導電的環氧樹脂、導電的黏著劑、或是具有此項技術中的技能者已知的其它適當的附接材料。在一實施例中，半導體裝置19接著是被附接至晶粒墊27。半導體裝置19可以是一離散的功率裝置、一積體電路裝置、一感測器裝置、一光學元件、一影像感測器 裝置、或是其它具有此項技術中的技能者已知的電子裝置。在本實施例中，半導體裝置19是包括一功率積體電路裝置，其具有一例如是功率IGFET部分的功率裝置部分191、以及一例如是用於控制所述功率IGFET部分的邏輯控制器部分的低功率裝置部分192。在一實施例中，功率裝置部分191是包括具有高承載電流的功能的功率半導體裝置。接合墊25是被設置在半導體裝置19的一主要的表面上並且可包括一種導電材料，例如一或多種金屬材料。接合墊25是和功率裝置部分191以及低功率裝置部分192電性連通。在一實施例中，在半導體裝置19被附接之後，子組件可以遭受到一回焊製程並且接著是另一清洗步驟，例如是一電漿清洗步驟。在一實施例中，一焊料遮罩(未顯示)以及一焊料膏(未顯示)可被施加至半導體裝置19以及所述底部框13。先前的製程可以在兩個個別的製造步驟中加以執行、或是可以被組合成為單一製造步驟。
圖11是描繪半導體封裝100在進一步處理之後的放大的部分橫截面圖。根據本實施例，頂端框12是被設置，並且利用晶粒附接材料20而被連結或附接至底部框13。在一實施例中，頂端框12可以在將頂端框12附接至底部框13之前，利用一電漿清洗製程來加以清洗。根據本實施例，對準特點33及34是作用以將頂端框12對準至底部框13、以及將頂端框12對準至半導體裝置19。根據本實施例，引線指狀部18是被配置以直接附接至和半導體裝置19的功率裝置部分191相關的接合墊25。在一實施例中，引線指狀部18的面對接合墊25的尖端是包含導電的接合材料29，以用於將引線指狀部18直接附接至半導體裝置19。在頂端框12被附接之後，子組件可以遭受到一回焊製程，以將所述子組件接合在一起。
圖12是描繪在額外的處理之後的半導體封裝100的放大的部分橫截面圖。在一實施例中，所述子組件可以利用例如是一電漿清洗製程來加以清洗。在一實施例中，導電的連接結構26是附接至對應於半導體裝置19的低功率裝置部分192的接合墊25，並且附接至導電的框結構11上的引線22。在一實施例中，導線接合的技術是被用來將導電的連接結構26附接至所選的接合墊25及引線22。在其它實施例中，導電帶或是帶狀接合可被利用。在一後續的步驟中，所述子組件是被設置在一例如是轉移模製設備或注入模製設備的模製設備之內，以形成封裝主體36。在一實施例中，封裝主體36是包括一如同大致在圖12中所描繪的包覆模製的封裝主體。在其它實施例中，封裝主體36是包括一模腔模製的封裝主體(例如見於圖2)，其是讓導電的框結構11的部分被露出以用於單粒化。在一實施例中，一種去溢料(deflash)製程可以在所述模製製程之後加以利用。
圖13是描繪半導體封裝100在進一步處理之後的放大的部分橫截面圖。在一實施例中，導電的框結構11的側邊區段16及21的部分是利用一單粒化製程，沿著例如是在圖12中展示的單粒化線41而被移除。在一實施例中，一鋸開製程可被利用於所述單粒化製程。在其它實施例中，其它的單粒化製程可被利用。在一實施例中，對準特點33及34是在所述單粒化製程期間被移除。在其它實施例中，所述對準特點是保留在最終封裝的裝置中。
圖14-16是描繪根據另一實施例的一封裝的半導體裝置110或是半導體封裝110在組裝的各種階段的橫截面圖。半導體裝置封裝110是包含某些和半導體封裝裝置100相同的特點，因而只有差異處將會在以 下加以描述。圖14是描繪在製造中的一較早階段的半導體封裝110，其中半導體裝置19是附接至一載體基板151。根據一實施例，載體基板151是包括一例如是載體帶的黏著基板、或是一在一表面上具有一層黏著劑的基板，以用於在製造期間暫時保持半導體裝置19以及導電的框結構11在適當的地方。根據本實施例，導電的框結構11只包含頂端框12或是單一框，其進一步包含從一或多個側邊區段16向內延伸的引線指狀部18、以及從一或多個側邊區段16向內延伸的引線22。在一實施例中，導電的框結構11是附接至載體基板151，使得引線指狀部18被設置成直接接觸到對應於半導體裝置19的功率裝置部分191的接合墊25。在一實施例中，引線指狀部18的面對接合墊25的尖端是包含導電的接合材料29，以用於將引線指狀部18直接附接至半導體裝置19。在頂端框12被附接之後，所述子組件是遭受到一回焊製程，以將引線指狀部18接合至半導體裝置19。導電的連接結構26接著被附接至對應於低功率裝置部分192的接合墊25以及引線22。在一實施例中，導線接合的技術是被用來將導電的連接結構26附接至所選的接合墊25及引線22。在其它實施例中，帶狀接合被使用。
圖15是描繪半導體封裝110在進一步處理之後的橫截面圖。在一實施例中，所述子組件是被設置在一例如是轉移模製設備或注入模製設備的模製設備之內，以形成封裝主體36。在一實施例中，封裝主體36是包括一如同大致在圖15中所描繪的包覆模製的封裝主體。在其它實施例中，封裝主體36是包括一模腔模製的封裝主體，其是讓導電的框結構11的部分被露出以用於單粒化。在一實施例中，一種去溢料製程可以在所述模製製程之後加以利用。在一後續的步驟中，所述子組件是沿著單粒化線 41，透過導電的框11的側邊區段16而被單粒化。如同在圖16中所繪的，載體基板151接著是在一後續的步驟中被移除，以露出引線指狀部18、引線22、以及半導體裝置19的下表面到半導體封裝110的外部。在一替代實施例中，載體基板151是在所述單粒化步驟之前被移除。
圖17是描繪根據另一實施例的一種導電的框結構111的部分橫截面圖。導電的框結構111是一種具有用於直接連接至半導體裝置19的引線指狀部118的結構的另一個例子。在一實施例中，導電的框結構111是包含底部框13，其具有側邊區段21、支撐引線24、以及對準特點34。在本實施例中，一頂端框120是包含一或多個引線指狀部118，其包括凹陷部分1180及1181、或是半蝕刻的部分1180及1181。在一實施例中，引線指狀部118是包含一完全厚度的部分1182，其在橫截面圖中是被設置在凹陷部分1180及1181之間。引線指狀部118是包含一引線指狀部頂表面68，其具有一第一頂表面區段681以及一第二頂表面區段682，並且所述第一頂表面區段681是位在一不同於所述第二頂表面區段682的平面(例如，一水平的平面)上。
在一實施例中，凹陷部分1180是對應於頂端框120的一側邊區段116，並且可被配置以包含對準特點33。凹陷部分1180是具有降低在半導體封裝130的將會被單粒化或分開的該部分中的金屬厚度(被描繪在圖18中)的益處，藉此降低單粒化工具的磨損。此外，此最小化所述框在單粒化期間的任何過早的分開，並且最小化微裂開類型的缺陷的機會。類似於先前的實施例，頂端框120是利用晶粒附接材料20而被連結或是附接至底部框13。根據本實施例，具有凹陷部分1181的引線指狀部118是被配置 以直接附接至半導體裝置19。在某些實施例中，凹陷部分1181的尖端部分是被設置有導電的接合材料29，以用於直接附接至半導體裝置19。凹陷部分1180及1181可以利用例如是遮罩及蝕刻技術、及/或沖壓技術、或是具有此項技術中的技能者已知的其它技術來加以形成。導電的框結構111是適合用於例如是其中晶粒附接墊27具有與底部框13相同的厚度的實施例，其是將半導體裝置19設置成高於底部框13以及下方的封裝引線。單粒化道41是在封裝主體36的形成之後，其中導電的框結構111、或是更具體而言的其中側邊區段21及116可被單粒化或分開所在之處的一個例子。
圖18是描繪在根據另一實施例的一封裝的半導體裝置130或是半導體封裝130的一實施例中的導電的框結構111的部分橫截面圖。半導體封裝130是包含具有晶粒附接墊27的底部框13、以及具有引線指狀部118的頂端框120，所述引線指狀部118是直接附接至對應於半導體裝置19的功率裝置部分191的晶粒墊25中之一。在一實施例中，半導體裝置19是利用如同先前敘述的晶粒附接材料20、或是藉由具有此項技術中的技能者已知的其它材料來附接至晶粒附接墊27。半導體封裝130是被描繪為在單粒化之後，從導電的框結構111移除側邊區段116及21。
封裝主體36是覆蓋或囊封引線指狀部118的至少部分、支撐引線24及凹陷部分1180的至少一部分、以及所述半導體裝置19的至少一部分。根據本實施例，支撐引線24及引線22(例如，如同在圖2中所示)的其它部分是透過封裝主體36而被露出至半導體封裝130的外部，以用於將半導體封裝130連接至下一層級的組件。根據本實施例，引線指狀部118的頂表面68的一部分是透過封裝主體36的一上表面而被露出至外部。頂表 面68的露出可以利用例如是研磨或其它機械式移除處理、膜輔助模製技術、遮罩及蝕刻技術、或是具有此項技術中的技能者已知的其它技術來加以完成。在某些實施例中，引線指狀部118的露出的上表面是有利地提供額外的散熱。在其它實施例中，一散熱器結構可以附接至所露出的引線指狀部，以進一步改善散熱。所了解的是，其它在此所述的實施例也可以使得引線指狀部類似地被配置。在其中所述引線指狀部的部分在封裝主體36中被露出的實施例中，較佳的是導電的連接結構26具有一較低的高度，因而它們保持被封裝主體36所覆蓋。
根據本實施例，如同大致在圖18中描繪的，凹陷部分1181是被配置以將半導體裝置19容置在引線指狀部118的一部分之下，並且直接附接至半導體裝置19。在某些實施例中，半導體裝置19的厚度可被薄化、或是整體的封裝高度被增大、或兩者皆是。在其它實施例中，在引線指狀部118與晶粒附接墊27之間的空間可以藉由晶粒附接材料20的接合厚度、或是藉由額外的遮罩及蝕刻技術來加以決定，以降低所述晶粒附接墊27在底部框13的側邊區段21的頂表面之下的厚度。
圖19是描繪根據另一實施例的具有另一種導電的框結構211的一封裝的半導體裝置140或是半導體封裝140的部分橫截面圖。在本實施例中，底部框13是包括一種不同的晶粒附接墊271或是晶粒墊271的配置。更具體而言，晶粒附接墊271是包括一凹處272、凹陷部分272、或是井部分272，其是從一上表面部分地向內或向下延伸到晶粒附接墊271中。根據本實施例，凹處272是被配置以用於接收半導體裝置19。在一實施例中，半導體裝置19是部分凹陷在凹處272之內，使得半導體裝置19 的一上方部分垂直地延伸在晶粒附接墊271的頂表面之上。凹處272可以是一利用遮罩及蝕刻技術所形成的半蝕刻的區域，並且凹處272的尺寸可以依據裝置效能的需求來加以改變。
在本實施例中，頂端框226是包含一或多個從側邊區段216向內朝向半導體裝置19延伸的引線指狀部218。根據本實施例，引線指狀部218是被配置以直接附接至半導體裝置19的對應於一功率裝置部分191的接合墊25。在一實施例中，引線指狀部218是包括凹陷部分1180，其具有降低在半導體封裝140的將會被單粒化或分開的該部分中的金屬厚度的益處，藉此降低單粒化工具的磨損。此外，此最小化所述框在單粒化期間的任何過早的分開，並且最小化微裂開類型的缺陷的機會。如同在圖19中所繪的，引線指狀部218是包含一引線指狀部頂表面68，其具有一第一頂表面區段681以及一第二頂表面區段682，並且所述第一頂表面區段681是位在一不同於所述第二頂表面區段682的平面(例如，一水平的平面)上。在半導體封裝140中，引線指狀部218是與半導體裝置19的上表面實質平面的。在本實施例中，在引線指狀部218與晶粒附接墊271之間的空間可以藉由所述晶粒附接材料20的接合厚度、或是藉由利用一微影遮罩製程的額外的蝕刻技術來加以決定，以將所述晶粒附接墊271的表面降低到底部框13的側邊區段21的頂表面之下。封裝主體36是覆蓋或囊封引線指狀部218的至少部分、支撐引線24及凹陷部分1180的至少一部分、以及所述半導體裝置19的至少一部分。根據本實施例，支撐引線24以及引線22的其它部分(例如，如同在圖2中所示)是透過封裝主體36而被露出至半導體封裝140的外部，以用於將半導體封裝140連接至下一層級的組件。
圖20是描繪根據另一實施例的一種導電的框結構311的部分橫截面圖。在本實施例中，導電的框結構311是包括一頂端框312，其具有一側邊區段316以及一或多個從側邊區段316向內延伸的引線指狀部318。導電的框結構311進一步包括一底部框結構313，其具有一側邊區段321以及一支撐引線324。根據本實施例，引線指狀部318是具有一頂表面3180，其具有一大致平的配置、以及一底表面3181，其包含一靠近側邊區段316而被設置的突出部分3182。在一實施例中，突出部分3182是被配置成具有對準特點33，所述對準特點33可以是一如同大致在圖20中描繪的凹陷部分或是部分的孔洞。底部框313是包括從側邊區段321向內延伸的支撐引線24以及如先前所述的引線22(例如，如同在圖2中所示)。同樣根據本實施例，底部框313是包括一靠近側邊區段321而被設置的凹陷部分3130，以用於附接或接合突出部分3182。在一實施例中，凹陷部分3130是被配置成具有對準特點34，以用於接合對準特點33。在此實施例中，對準特點34是被配置為一突出部分。根據本實施例，單粒化道41是被描繪為其中側邊區段316及321可以在半導體封裝的製造期間從框結構311被移除所在之處的一個例子。例如，本實施例在其中所要的是所述引線指狀部與所述晶粒附接墊的表面為平面的配置中是有用的。如同在先前的實施例中，引線指狀部318的尖端可被設置有一導電的接合材料29，以用於直接附接至所述半導體裝置。
圖21是描繪根據另一實施例的一種導電的框結構1111的部分橫截面圖。導電的框結構1111是類似於導電的框結構11及111，因而只有差異處才會在以下加以描述。在本實施例中，導電的框結構1111是包含 一共同的引線指狀部1800，其具有一從頂端框12的一第一側邊1601延伸的第一引線指狀部部分1801、以及一從頂端框12的一第二側邊1602延伸的第二引線指狀部部分1802。根據本實施例，如同大致在圖21中所描繪的，第一引線指狀部部分1801以及第二引線指狀部部分1802是相鄰半導體裝置19的不同的側邊，並且被配置以提供一共同的引線結構，其電連接至覆蓋半導體裝置19的接合墊25中之一。更具體而言，導電的框結構1111是包括共同的引線指狀部1800，其被配置以將一接合墊25電連接至被封裝的半導體裝置的超過一個I/O引線。
圖22是描繪根據另一實施例的一種導電的框結構1112的部分俯視圖。導電的框結構1112是類似於導電的框結構11、111及1111，因而只有差異處才會在以下加以描述。在本實施例中，導電的框結構1112是包括一頂端框121，其具有一成組的引線指狀部1880或是一具有多個引線指狀部部分的引線指狀部1880，例如是一第一引線指狀部部分1881、第二引線指狀部部分1882、第三引線指狀部部分1883、以及第四引線指狀部部分1884。根據本實施例，所述多個引線指狀部部分是藉由引線指狀部1880而實際連接或是成組在一起，以提供一共同的電連接。更具體而言，導電的框結構1112是包含一或多個引線指狀部1880，其提供電連接至半導體裝置19上的超過一個導電的結構25。在一實施例中，相較於在第三引線指狀部部分1883與第二引線指狀部部分1882之間的間隔，第四引線指狀部部分1884可以進一步與第三引線指狀部部分1883間隔更開的。在某些實施例中，在第三引線指狀部部分1883與第四引線指狀部部分1884之間的其它導電的結構25可以利用導電的連接結構26來連接至其它引線(例如，引線 22)。例如，在此種實施例中，第四引線指狀部部分1884可以利用一與任何介於中間的引線(例如，引線22)間隔開(例如，垂直地間隔開)的導電的橋式互連來連接至第三引線指狀部部分1883。
圖23是描繪導電的框結構11的部分側視圖，其包含頂端框12以及附接至半導體裝置19的功率裝置部分191的引線指狀部18。根據本實施例，引線指狀部18是直接附接至一被設置成覆蓋半導體裝置19的一主要的表面的導電柱結構251。在一實施例中，導電柱結構251是被設置在一導電的墊25之上，其中導電的墊25例如是包括一種凸塊下材料。在一實施例中，導電的接合材料29是直接將引線指狀部18接合至導電柱結構251。例如，導電柱結構251是包括一種金屬材料，例如是銅、一銅合金、或是具有此項技術中的技能者已知的其它導電材料。導電柱結構251例如可以利用電鍍或沉積技術、或是具有此項技術中的技能者已知的其它技術來加以形成。在一較佳實施例中，導電柱結構251提供一距離半導體裝置19的表面的在一從約50μm到70μm範圍內的間隔。根據本實施例，導電柱結構251是提供一自平坦化製程的一增加的益處，藉此補償在導電的框結構11上、或是在製造期間的傳輸上的任何變化。所了解的是，圖21-23的實施例可以用與在此所述的其它實施例的任一個的任意組合來加以利用。
從所有前述的內容，熟習此項技術者可以判斷出根據一實施例，一種製造一封裝的半導體裝置的方法是包括提供一導電的框結構，其包括：一第一框，其具有一第一側邊區段以及一從所述第一側邊區段向內延伸的引線指狀部；以及一第二框，其具有一第二側邊區段以及複數個從所述第二側邊區段向內延伸的引線。所述方法是包含提供一半導體裝置， 其具有一電耦接至一第一導電的墊的功率裝置部分、以及一電耦接至一第二導電的墊的邏輯元件部分。所述方法是包含將所述引線指狀部附接至所述第一接合墊。所述方法是包含將一導電的結構附接至所述第二導電的墊以及一第一引線。所述方法是包含形成一封裝主體，其覆蓋所述導電的結構、所述引線指狀部的至少部分、所述第一引線的至少一部分、以及所述封裝的半導體裝置的至少一部分。所述方法是包含移除所述第一側邊區段以及所述第二側邊區段。
在另一實施例中，提供所述導電的框結構可包括提供一第二引線，其是耦接至所述引線指狀部的在所述第一導電的墊的遠端的一部分。在另一實施例中，提供所述導電的框結構可包括提供具有一引線指狀部頂表面的所述引線指狀部，所述引線指狀部頂表面是具有一第一頂表面區段以及一第二頂表面區段，所述第一頂表面區段是位在一與所述第二頂表面區段不同的平面上。在又一實施例中，設置所述引線指狀部可包括設置一引線指狀部，其具有一提供所述電連接至所述第一導電的結構的第一引線指狀部部分、以及一第二引線指狀部部分，其提供另一電連接至一相鄰所述半導體裝置的所述主要的表面而被設置的第三導電的結構。
在另一實施例中，提供所述半導體裝置可包括提供一半導體裝置，其具有一電耦接至所述第一導電的結構的功率部分、以及一電耦接至所述第二導電的結構的邏輯部分；以及設置所述引線指狀部是包括附接一共同的引線指狀部，其包括一從所述第一側邊區段延伸至所述第一導電的結構的第一引線指狀部部分；以及一第二引線指狀部部分，其是從一相鄰所述第一側邊區段的不同的側邊區段延伸至所述第一導電的結構。在另 一實施例中，提供所述導電的框結構是包括提供具有一彎曲的形狀的所述引線指狀部；並且提供所述半導體裝置是包括提供包括一導電柱結構的所述第一導電的結構。在又一實施例中，提供所述導電的框結構是包括提供所述引線指狀部，其具有一界定所述第二頂表面區段的凹陷部分。
在另一實施例中，提供所述晶粒附接墊是包括提供具有一凹陷部分的所述晶粒附接墊，並且其中附接所述半導體裝置是包括將所述半導體裝置附接在所述凹陷部分之內。在另一實施例中，提供所述導電的框結構是包括提供所述引線指狀部，其具有一被設置在所述第一側邊區段的遠端的一端上的導電的接合材料；並且提供所述半導體裝置是包括提供包括一第一導電柱結構的所述第一導電的結構。
從所有前述的內容，熟習此項技術者可以判斷出根據另一實施例，提供所述導電的框結構是包括提供具有一第一對準結構的所述第一框；並且提供具有一第二對準結構的所述第二框，所述第二對準結構是至少在所述引線指狀部的附接期間和所述第一對準結構嚙合；提供所述第一框是包括提供一引線指狀部，其具有一第一引線指狀部部分以及一第二引線指狀部部分；以及附接所述引線指狀部是包括附接所述第一引線指狀部部分至所述第一導電的部分、以及附接所述第二引線指狀部部分至一相鄰所述半導體裝置的所述主要的表面而被設置的第三導電的結構。在另一實施例中，提供所述第二框是包括提供一第二引線，其是耦接至所述引線指狀部的在所述第一導電的結構的遠端的一部分；並且提供所述半導體裝置是包括提供包括一導電柱結構的所述第一導電的結構。在又一實施例中，提供所述導電的框結構是包括提供一晶粒附接墊，並且其中提供所述半導 體裝置是包括附接所述半導體裝置至所述晶粒附接墊。在另一實施例中，提供所述晶粒附接墊是包括提供具有一凹陷部分的所述晶粒附接墊，並且其中附接所述半導體裝置是包括將所述半導體裝置附接在所述凹陷部分之內。
在另一實施例中，提供所述半導體裝置是包括提供一半導體裝置，其具有一電耦接至所述第一導電的結構的功率裝置部分、以及一電耦接至所述第二導電的結構的邏輯元件部分；以及附接所述引線指狀部是包括附接一共同的引線指狀部，其包括一從所述第一側邊區段延伸至所述第一導電的結構的第一引線指狀部部分；以及一第二引線指狀部部分，其是從一相鄰所述第一側邊區段的不同的側邊區段延伸至所述第一導電的結構。
從所有前述的內容，熟習此項技術者可以判斷出根據一實施例，一種導電的框結構是包括一第一框，其具有一第一側邊區段以及一從所述第一側邊區段向內延伸的引線指狀部，所述引線指狀部是具有一引線指狀部頂表面，其具有一第一頂表面區段以及一第二頂表面區段，所述第一頂表面區段是位在一與所述第二頂表面區段不同的平面上；以及一第二框，其具有一第二側邊區段以及複數個從所述第二側邊區段向內延伸的引線，其中一第一引線是附接至所述引線指狀部的一部分，並且其中所述第二引線是被配置以用於接收一與所述第一框分開的導電的結構，並且其中所述第一框以及所述第二框是被附接在一起。
從所有前述的內容，熟習此項技術者可以判斷出根據另一實施例，所述第二框可以進一步包括一晶粒附接墊。在另一實施例中，所述 晶粒附接墊可包括一被配置以用於接收一半導體裝置的凹陷部分。在又一實施例中，所述引線指狀部可以具有一彎曲的形狀。在另一實施例中，所述引線指狀部可以具有一界定所述第二頂表面區段的凹陷部分。在另一實施例中，所述結構可以進一步包括一被設置在所述第一框中的第一對準結構；以及一第二對準結構，其被設置在所述第二框中並且和所述第一對準特點嚙合。在又一實施例中，所述第二側邊區段可包括一凹陷部分。在另一實施例中，所述結構可包括一被設置在所述第一框中的應力釋放的結構。在另一實施例中，所述第一框可以利用一種導電材料來附接至所述第二框。
在另一實施例中，所述引線指狀部是包括一彎曲的形狀，並且具有一小於約100微米的寬度；所述第二引線是具有一第二引線，其具有一位在一不同於所述第一平面以及所述第二平面的第三平面上的第二引線頂表面；所述半導體裝置是被配置以具有一電耦接至所述第一導電的結構的功率裝置部分以及一電耦接至所述第二導電的結構的低功率部分；所述引線指狀部是接觸所述第一導電的結構並且接觸一和所述第一導電的結構間隔開的第三導電的結構；以及所述第一導電的結構是包括一第一導電柱。
考慮到以上的全部內容，明顯的是一種新穎的製造具有高電流容量及高熱容量的引線指狀部以及其它類型的導電的連接結構的半導體封裝的方法已經加以揭露。除了其它特點以外，所內含的是一種具有一第一框結構的導電的框結構，所述第一框結構是具有一側邊區段、以及一或多個從所述側邊區段向內朝向所述導電的框結構的一中央部分延伸的引線 指狀部。所述引線指狀部是被配置以用於直接附接至一例如是功率積體電路裝置的半導體裝置。再者，在某些實施例中，所述導電的框結構進一步包含一第二框，其具有一側邊區段、以及複數個從所述側邊區段向內延伸的引線。所述第二框是被配置以用於附接所述第一框，並且所述複數個引線是被配置以電連接至所述半導體裝置的其它部分，例如是那些並不需要高承載電流的功能的部分。在某些實施例中，微影及蝕刻技術是被用來提供具有縮減的引線指狀部間距及角落半徑的所述第一框，以支援具有緊密的互連需求的半導體裝置。在某些實施例中，所述導電的框結構是包含對準特點以及應力釋放的特點，以助於製造。所述導電的框結構的側邊區段可以利用一單粒化製程而被移除，以隔離所述引線指狀部以及引線。
儘管本發明的標的是利用特定的較佳實施例以及範例實施例來加以描述，但是先前的圖式以及其說明僅描繪所述標的之典型的實施例而已，並且因此並不被視為其範疇的限制。明顯的是許多替代及變化對於熟習此項技術者而言都將會是明顯的。例如，在此所述的結構及元件可被利用於包含積層基板的基板以及其它具有一晶粒附接墊而且利用模製主體結構的基板。儘管本說明在所述實施例中主要是利用一QFN/MLF或QFP引線架基板，但所了解的是將這些概念應用到其它的引線架裝置以及一積層基板設計是可能的，其提供相同或類似的益處。在一積層設計的情形中，一引線架仍然可被利用以致能所述導電的引線指狀部的形成、以及互連至被安裝在一積層基板之上的裝置。
如同在以下的請求項所反映的，本發明的特點可以是在於少於單一先前所揭露的實施例的所有特點。因此，在以下所陳述的請求項是 藉此明確地被納入圖式的此詳細說明中，其中每一個請求項本身都獨立作為本發明的一個別的實施例。再者，儘管在此所述的某些實施例是包含內含在其它實施例中的一些特點、而未包含其它特點，但是不同實施例的特點的組合打算是在本發明的範疇內，並且打算形成如同熟習此項技術者將會理解的不同實施例。
11‧‧‧導電的框結構
12‧‧‧頂端框/第一框
13‧‧‧底部框/第二框
16‧‧‧側邊區段
18‧‧‧引線指狀部/導電的指狀部結構
19‧‧‧半導體裝置/半導體晶粒
20‧‧‧晶粒附接材料
21‧‧‧側邊區段
22‧‧‧引線/導電的引線
23‧‧‧引線頂表面
24‧‧‧支撐引線/導電的支撐引線
25‧‧‧接合墊/導電的結構/導電的墊
26‧‧‧導電的連接結構/導電的結構
27‧‧‧晶粒墊/晶粒附接結構
29‧‧‧導電的接合材料
33、34‧‧‧對準特點
36‧‧‧封裝主體
41‧‧‧單粒化道/單粒化線
61‧‧‧第一平面
62‧‧‧第二平面
63‧‧‧第三平面
68‧‧‧引線指狀部頂表面
100‧‧‧半導體封裝/封裝的半導體裝置
191‧‧‧功率裝置部分
192‧‧‧低功率裝置部分/低功率部分
220‧‧‧內部的邊緣區段/凹陷部分
240‧‧‧內部的邊緣區段/凹陷部分
270‧‧‧週邊側邊區段/凹陷部分
681‧‧‧第一頂表面區段
682‧‧‧第二頂表面區段

Claims (10)

  1. 一種製造一封裝的半導體裝置的方法，其包括：提供一導電的框結構，其包括：一第一框，其具有一第一側邊區段以及從所述第一側邊區段向內延伸的一引線指狀部；以及一第二框，其具有一第二側邊區段以及從所述第二側邊區段向內延伸的一第一引線；提供具有一主要的表面的一半導體裝置，所述主要的表面是包含一第一導電的結構以及一第二導電的結構；將所述引線指狀部以及所述第一導電的結構設置成接觸以提供一電連接；將一導電的連接結構附接至所述第二導電的結構以及所述第一引線；形成一封裝主體，其覆蓋所述導電的連接結構、所述引線指狀部的至少部分、所述第一引線的至少一部分以及所述半導體裝置的至少一部分；以及移除所述第一側邊區段以及所述第二側邊區段。
  2. 如請求項1的方法，其中：提供所述導電的框結構是包括提供具有從所述第二區段向內延伸的一第二引線的所述第二框，其中所述第二引線是鄰接所述引線指狀部的至少一部分來加以設置。
  3. 如請求項1的方法，其中提供所述導電的框結構包括提供包括一引線指狀部頂表面的所述引線指狀部，所述引線指狀部頂表面具有一第一頂表 面區段以及一第二頂表面區段，所述第一頂表面區段是位在一與所述第二頂表面區段不同的平面上。
  4. 如請求項1的方法，其中：提供所述導電的框結構包括提供具有一晶粒附接墊的所述第二框；以及提供所述半導體裝置包括在將所述引線指狀部以及所述第一導電的結構設置成接觸之前，將所述半導體裝置附接至所述晶粒附接墊。
  5. 如請求項1的方法，其中：提供所述導電的框結構是包括：提供具有一第一對準結構的所述第一框；以及提供具有一第二對準結構的所述第二框，所述第二對準結構至少是在將所述引線指狀部以及所述第一導電的結構設置成接觸的步驟期間和所述第一對準結構嚙合；形成所述封裝主體包括覆蓋所述第一側邊區段以及覆蓋所述第二側邊區段；以及移除包括透過所述封裝主體的一部分的單粒化。
  6. 一種形成一封裝的半導體裝置的方法，其包括：提供一導電的框結構，其包括從所述第一側邊區段向內延伸的一引線指狀部以及一第一引線，其中所述引線指狀部包括一引線指狀部頂表面，其具有一第一頂表面區段以及一第二頂表面區段，所述第一頂表面區段是位在一與所述第二頂表面區段不同的平面上；提供具有一主要的表面的一半導體裝置，所述主要的表面是包含一第 一導電的結構以及一第二導電的結構；將所述引線指狀部附接至所述第一導電的結構；將一導電的連接結構附接至所述第二導電的結構以及所述第一引線；形成一封裝主體，其囊封所述導電的連接結構、所述引線指狀部的至少部分、所述第一引線的至少部分以及所述半導體裝置的至少一部分；以及移除所述第一側邊區段。
  7. 如請求項6的方法，其中：提供所述導電的框結構包括：提供一第一框，其具有所述第一側邊區段以及從所述第一側邊區段向內延伸的所述引線指狀部；以及提供一第二框，其具有一第二側邊區段以及從所述第二側邊區段向內延伸的所述第一引線；以及移除包括移除所述第一側邊區段以及所述第二側邊區段，使得所述第一引線的一部分以及所述第二引線的一部分被露出在所述封裝的半導體裝置的外部。
  8. 一種封裝的半導體裝置，其包括：一晶粒附接墊；一引線指狀部，其具有一第一引線指狀部端、與所述第一引線指狀部端相對的一第二引線指狀部端以及一引線指狀部頂表面，其中所述引線指狀部頂表面具有位在一第一平面上的一第一頂表面區段以及位在一第二平面上的一第二頂表面區段，其中所述第一平面是不同於所述第二平面； 一第一引線，其是和所述晶粒附接墊間隔開並且進一步附接至所述第一引線指狀部端；一第二引線，其是和所述晶粒附接墊間隔開；一半導體裝置，其具有一第一導電的結構以及一第二導電的結構，其中所述第二引線指狀部端直接附接至所述第一導電的結構；一導電的連接結構，其是附接至所述第二引線以及所述第二導電的結構；以及一封裝主體，其覆蓋所述導電的連接結構、所述引線指狀部的至少部分、所述第一引線的至少部分以及所述第二引線的至少部分。
  9. 如請求項8的裝置，其中：所述引線指狀部包括一彎曲的形狀並且具有一小於約100微米的寬度；所述第二引線具有位在一第三平面上的一第二引線頂表面，所述第三平面是不同於所述第一平面以及所述第二平面；所述半導體裝置是被配置以具有電耦接至所述第一導電的結構的一功率裝置部分以及電耦接至所述第二導電的結構的一低功率部分；所述引線指狀部接觸所述第一導電的結構，並且接觸和所述第一導電的結構間隔開的一第三導電的結構；以及所述第一導電的結構包括一第一導電柱。
  10. 如請求項8的裝置，其中：所述引線指狀部包括接近所述第一引線指狀部端的一第一凹陷部分以及接近所述第二引線指狀部端的一第二凹陷部分，並且具有一小於約100微米的寬度； 所述第一凹陷部分界定所述第一頂表面區段；所述第二引線具有位在一第三平面上的一第二引線頂表面，所述第三平面是不同於所述第一平面以及所述第二平面；所述半導體裝置被配置以具有電耦接至所述第一導電的結構的一功率裝置部分以及電耦接至所述第二導電的結構的一低功率部分；以及所述引線指狀部包括一共同的引線指狀部，其包含：一第一引線指狀部部分，其具有所述第一引線指狀部端以及相鄰所述封裝的半導體裝置的一第一側表面的所述第二引線指狀部端；以及一第二引線指狀部部分，其是從所述第一引線指狀部部分延伸至所述封裝的半導體裝置的一第二側表面。
TW105130437A 2016-04-20 2016-09-21 形成具有導電的互連框的半導體封裝之方法及結構 TWI716455B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/134,330 2016-04-20
US15/134,330 US9917039B2 (en) 2016-04-20 2016-04-20 Method of forming a semiconductor package with conductive interconnect frame and structure

Publications (2)

Publication Number Publication Date
TW201802956A true TW201802956A (zh) 2018-01-16
TWI716455B TWI716455B (zh) 2021-01-21

Family

ID=58789435

Family Applications (2)

Application Number Title Priority Date Filing Date
TW105130437A TWI716455B (zh) 2016-04-20 2016-09-21 形成具有導電的互連框的半導體封裝之方法及結構
TW109145749A TWI774164B (zh) 2016-04-20 2016-09-21 形成具有導電的互連框的半導體封裝之方法及結構

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW109145749A TWI774164B (zh) 2016-04-20 2016-09-21 形成具有導電的互連框的半導體封裝之方法及結構

Country Status (4)

Country Link
US (1) US9917039B2 (zh)
KR (2) KR102631810B1 (zh)
CN (3) CN206225352U (zh)
TW (2) TWI716455B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10256207B2 (en) * 2016-01-19 2019-04-09 Jmj Korea Co., Ltd. Clip-bonded semiconductor chip package using metal bumps and method for manufacturing the package
JP2017147272A (ja) * 2016-02-15 2017-08-24 ローム株式会社 半導体装置およびその製造方法、ならびに、半導体装置の製造に使用されるリードフレーム中間体
US9917039B2 (en) * 2016-04-20 2018-03-13 Amkor Technology, Inc. Method of forming a semiconductor package with conductive interconnect frame and structure
WO2018096050A1 (en) * 2016-11-23 2018-05-31 Abb Schweiz Ag Manufacturing of a power semiconductor module
US10964628B2 (en) 2019-02-21 2021-03-30 Infineon Technologies Ag Clip frame assembly, semiconductor package having a lead frame and a clip frame, and method of manufacture
US11515244B2 (en) 2019-02-21 2022-11-29 Infineon Technologies Ag Clip frame assembly, semiconductor package having a lead frame and a clip frame, and method of manufacture
US20220181290A1 (en) * 2020-12-03 2022-06-09 Semiconductor Components Industries, Llc Clip interconnect with micro contact heads
CN114361115B (zh) * 2021-12-31 2022-08-23 中山市木林森微电子有限公司 一种多芯片埋入式封装模块结构

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6603195B1 (en) * 2000-06-28 2003-08-05 International Business Machines Corporation Planarized plastic package modules for integrated circuits
CN1357919A (zh) * 2000-12-11 2002-07-10 台湾通用器材股份有限公司 功率型半导体芯片的封装装置及封装方法
CN101073152B (zh) * 2004-12-20 2010-04-28 半导体元件工业有限责任公司 具有下置引脚的电子封装和方法
US7382059B2 (en) * 2005-11-18 2008-06-03 Semiconductor Components Industries, L.L.C. Semiconductor package structure and method of manufacture
US20080054420A1 (en) * 2006-08-23 2008-03-06 Semiconductor Components Industries, Llc. Semiconductor package structure and method of manufacture
JP5165302B2 (ja) * 2007-07-31 2013-03-21 オンセミコンダクター・トレーディング・リミテッド 半導体装置およびその製造方法
JP5384913B2 (ja) * 2008-11-18 2014-01-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8076183B2 (en) * 2009-10-27 2011-12-13 Alpha And Omega Semiconductor, Inc. Method of attaching an interconnection plate to a semiconductor die within a leadframe package
KR101115288B1 (ko) * 2010-03-05 2012-03-05 제엠제코(주) 몰디드 리드리스 패키지 및 이를 이용한 ｌｅｄ 패키지
JP5250018B2 (ja) * 2010-12-13 2013-07-31 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
TWI493680B (zh) * 2012-05-23 2015-07-21 尼克森微電子股份有限公司 功率半導體封裝體及其製造方法
US9018744B2 (en) * 2012-09-25 2015-04-28 Infineon Technologies Ag Semiconductor device having a clip contact
US9054040B2 (en) * 2013-02-27 2015-06-09 Infineon Technologies Austria Ag Multi-die package with separate inter-die interconnects
TWM518406U (zh) * 2015-08-04 2016-03-01 Yea Shin Technology Co Ltd 具增加散熱效能的引線框架結構
US9917039B2 (en) * 2016-04-20 2018-03-13 Amkor Technology, Inc. Method of forming a semiconductor package with conductive interconnect frame and structure

Also Published As

Publication number Publication date
KR102631810B1 (ko) 2024-02-01
US20170309554A1 (en) 2017-10-26
TWI716455B (zh) 2021-01-21
CN206225352U (zh) 2017-06-06
KR20170120017A (ko) 2017-10-30
TWI774164B (zh) 2022-08-11
CN107305850B (zh) 2023-05-12
US9917039B2 (en) 2018-03-13
KR20240017385A (ko) 2024-02-07
CN116564920A (zh) 2023-08-08
CN107305850A (zh) 2017-10-31
TW202113991A (zh) 2021-04-01

Similar Documents

Publication Publication Date Title
TWI716455B (zh) 形成具有導電的互連框的半導體封裝之方法及結構
US8389336B2 (en) Semiconductor device package and method of assembly thereof
JP5227501B2 (ja) スタックダイパッケージ及びそれを製造する方法
US8487424B2 (en) Routable array metal integrated circuit package fabricated using partial etching process
US20100052149A1 (en) Semiconductor device and method of manufacturing the same
US7436049B2 (en) Lead frame, semiconductor chip package using the lead frame, and method of manufacturing the semiconductor chip package
US7932587B2 (en) Singulated semiconductor package
US20100193922A1 (en) Semiconductor chip package
KR101440933B1 (ko) 범프 기술을 이용하는 ｉｃ 패키지 시스템
KR20110135956A (ko) 다양한 ｉｃ 패키징 구성들을 가진 리드리스 어레이 플라스틱 패키지
US8318548B2 (en) Method for manufacturing semiconductor device
US20100295160A1 (en) Quad flat package structure having exposed heat sink, electronic assembly and manufacturing methods thereof
KR101753416B1 (ko) Ｉｃ 패키지용 리드프레임 및 제조방법
US9117807B2 (en) Integrated passives package, semiconductor module and method of manufacturing
US10468319B2 (en) Low-profile electronic package
US9870986B2 (en) Single or multi chip module package and related methods
US8269321B2 (en) Low cost lead frame package and method for forming same
US10840172B2 (en) Leadframe, semiconductor package including a leadframe and method for forming a semiconductor package
KR100487135B1 (ko) 볼그리드어레이패키지
US11710686B2 (en) Semiconductor package structures and methods of manufacture
US11984388B2 (en) Semiconductor package structures and methods of manufacture
KR100680910B1 (ko) 반도체 패키지 및 그 제작방법
KR20120131986A (ko) 반도체 패키지 및 그 제조 방법