KR100300666B1 - 수지밀봉형반도체장치와거기에사용되는회로부재및회로부재의제조방법 - Google Patents

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마코토 나카무라
다카유키 다케시타
히로시 야기
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기타지마 요시토시
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Abstract

내부단자와 외부단자를 일체적으로 갖는 회로부를 대략 일평면내에 2차원적으로 복수개, 각각 서로 전기적으로 독립하여 배치하고, 회로부는 내부단자와 외부단자를 일체적으로 연결하는 리드를 갖고, 회로부의 표면측은 내부단자와 리드와 외부단자가 일평면을 이루는 반도체 소자 탑재면이고, 내부단자 및 리드는 외부단자 보다도 두께가 얇고, 회로부의 이면측에는 내부단자의 단자면 및 외부단자의 단자면을 구비하고, 반도체소자는 반도체소자의 단자측의 면을 상기 회로부의 반도체 소자 탑재면에 절연층을 통하여 탑재되고, 반도체 소자의 단자와 내부단자의 단자면을 와이어로 전기적으로 접속하고, 외부단자의 일부를 외부에 노출시키도록 수지밀봉하여 수지밀봉형 반도체장치로 하므로, 반도체 장치에 있어서 반도체 소자의 점유율이 높아져서, 반도체 장치의 소형화가 가능하게 되고, 회로기판의 실장밀도를 향상시킬 수가 있고, 또, 외부단자에 외부전극을 형성함으로서,종래의 TOSP 등의 소형 반도체 장치로서는 곤란하였던 다핀화도 말할 것도 없이 가능하게 된다.

Description

수지밀봉형 반도체장치와 거기에 사용되는 회로부재 및 회로부재의 제조방법{RESIN-SEALED SEMICONDUCTOR DEVICE, CIRCUIT MEMBER USED THEREFOR AND METHOD OF MANUFACTURING CIRCUIT MEMBER}
본 발명은 반도체 소자를 탑재한 수지밀봉형의 반도체 장치와 거기에 사용되는 회로부재, 및 회로부재의 제조방법에 관한 것이다.
근년 반도체 장치는 고집적화나 소형화기술의 진보, 전기기기의 고성능화와 경박단소화의 경향(시류)에서, LSI의 ASIC로 대표되는 바와 같이, 점점고집적화, 고기능화로 되어 오고 있다.
이에 따라서 리드프레임을 사용한 밀봉형의 반도체 장치에 있어서도, 그 개발의 경향이, SOJ(Small Outline J-Bend Package)나 QFP(Quad Flat Package)와 같은 표면실장형의 패키지를 경유하여, TSOP(Thin Small Outline Package)와 같은 박형화를 주축으로 한 패키지의 소형화로, 더욱더 패키지 내부의 3차원화에 의한 칩 수납효율 향상을 목적으로 한 LOC(Lead On Chip)의 구조로 진전하여 왔다.
그러나 수지밀봉형의 반도체 장치는, 고집적화, 고기능화와 함께, 더욱더 한층의 다핀화, 박형화, 소형화가 요구되고 있고, 상기 종래의 패키지에 있어서도 반도체 소자 외주부분의 리드의 구부러짐이 있기 때문에 패키지의 소형화에 한계가 보여 왔다.
또, TSOP 등의 소형 패키지에 있어서는 리드의 구부러짐, 핀피치의 점에서 다핀화에 대해서도 한계가 보여 왔다.
본 발명의 목적은, 이와 같은 문제에 착안하여 반도체 소자의 점유율이 높고, 소형화가 가능하고, 회로기판의 실장밀도를 향상시킬수가 있고, 더욱더, 다핀화의 대응이 가능한 수지밀봉형 반도체 장치와, 이 반도체 장치에 사용되는 회로부재, 및 회로부재의 제조방법을 실현하는 것에 있다.
즉, 본 발명의 수지밀봉형 반도체 장치는 내부단자와 외부단자를 일체적으로 갖는 회로부를 대략 일평면내에 2차원적으로 복수개, 각각 서로 전기적으로 독립하여 배치하고, 회로부의 내부단자와 반도체 소자의 단자를 와이어로 전기적으로 접속하고, 외부단자의 일부를 외부에 노출시키도록 전체를 수지밀봉한 수지밀봉형 반도체 장치로서, 회로부는 내부단자와 외부단자를 일체적으로 연결하는 리드를 갖고, 회로부의 표면측은 내부단자와 리드와 외부단자가 일평면을 이루는 반도체 소자 탑재면이고, 내부단자 및 리드는 외부단자 보다도 두께가 얇고, 회로부의 이면측에는 내부단자의 단자면 및 외부단자의 단자면을 구비하고, 반도체 소자는, 반도체소자의 단자측의 면이 상기 회로부의 반도체 소자 탑재면에 절연층을 통하여 탑재되고, 반도체 소자의 단자와 내부단자의 단자면을 와이어로 전기적으로 접속한 것이다.
또, 본 발명의 수지밀봉형 반도체 장치는, 내부단자와 외부단자를 일체적으로 갖는 회로부를 대략 일평면내에 2차원적으로 복수개, 각각 서로 전기적으로 독립하여 배치하고, 회로부의 내부단자와 반도체 소자의 단자를 와이어로 전기적으로 접속하고, 외부단자의 일부를 외부에 노출시키도록 전체를 수지밀봉한 수지밀봉형 반도체 장치로서, 회로부는 내부단자와 외부단자를 일체적으로 연결하는 리드를 갖고, 회로부의 표면측은 내부단자와 리드와 외부단자가 일평면을 이루는 반도체 소자 탑재면이고, 내부단자 및 리드는 외부단자 보다도 두께가 얇고, 회로부의 표면측에는 내부단자의 단자면을 구비하고, 회로부의 이면측에는 외부단자의 단자면을 구비하고, 반도체 소자는, 반도체 소자의 단자측의 면과 반대의 면이 상기 회로부의 반도체 소자 탑재면에 절연층을 통하여 탑재되고, 반도체 소자의 단자와 내부단자의 단자면을 와이어로 전기적으로 접속한 것이다.
본 발명의 회로부재는 내부단자와 외부단자를 일체적으로 갖는 회로부를 대략 일평면내에 2차원적으로 복수개, 각각 서로 전기적으로 독립하여 배치하고, 회로부의 내부단자와 반도체 소자의 단자를 와이어로 전기적으로 접속하고, 외부단자의 일부를 외부에 노출시키도록 전체를 수지밀봉한 수지밀봉형 반도체 장치의 제조에 사용하는 회로부재로서, 바깥틀부재와 이 바깥틀부재로부터 각각 접속리드를 통하여 상호 독립하여 배열설치된 복수의 회로부를 구비하고, 이 회로부는 대략 일평면내에 2차원적으로 배열설치되어, 각 회로부는 각 접속리드의 선단에 외부단자와 리드와 내부단자를 이 순서로 일체 연결한 것이고, 회로부의 표면측은 내부단자와 리드와 외부단자가 일평면을 이루는 반도체 소자 탑재면이고, 내부단자 및 리드는 외부단자 보다도 두께가 얇다.
또 본 발명의 회로부재는, 내부단자와 외부단자를 일체적으로 갖는 회로부를 대략 일평면내에 2차원적으로 복수개, 각각 서로 전기적으로 독립하여 배치하고, 회로부의 내부단자와 반도체 소자의 단자를 와이어로 전기적으로 접속하고, 외부단자의 일부를 외부에 노출시키도록 전체를 수지밀봉한 수지밀봉형 반도체 장치의 제조에 사용하는 회로부재로서, 바깥틀부재와 이 바깥틀부재로부터 각각 접속리드를 통하여 상호 독립하여 배열설치된 복수의 회로부를 구비하고, 이 회로부는 대략 일평면내에 2차원적으로 배열설치되고, 각 회로부는 각 접속리드의 선단에 내부단자와 리드와 외부단자를 이순서로 일체 연결한 것이고, 회로부의 표면측은 내부단자와 리드와 외부단자가 일평면을 이루는 반도체 소자 탑재면이고, 내부단자 및 리드는 외부단자 보다도 두께가 얇은 것이다.
본 발명의 회로부재의 제조방법은, 내부단자와 외부단자를 일체적으로 갖는 회로부를 대략 일평면내에 2차원적으로 복수개, 각각 서로 전기적으로 독립하여 배치하고, 회로부의 내부단자와 반도체 소자의 단자를 와이어로 전기적으로 접속하고, 외부단자의 일부를 외부에 노출시키도록 전체를 수지밀봉한 수지밀봉형 반도체 장치용의 회로부재의 제조방법으로서, 도전성 기판에 하프 에칭 가공을 실시하여,도전성 기판의 한쪽면을 표면으로 남기면서, 바깥틀부재와 이 바깥틀부재로부터 각각 접속리드를 통하여 상호 독립하여 배열설치된 복수의 회로부를 구비한 회로부재를 형성하는 외형 가공 공정을 갖고, 이 외형 가공 공정에서는, 복수의 회로부를 대략 일평면내에 2차원적으로 배열설치하고, 각 회로부를 각 접속리드의 선단에 외부단자와 리드와 내부단자를 이순서로 일체 연결한 것으로 하고, 회로부의 표면측을 내부단자와 리드와 외부단자가 일평면을 이루는 반도체 소자 탑재면으로 하고, 내부단자 및 리드를 도전성기판의 두께보다도 두께를 얇게 하고, 외부단자를 도전성기판과 같은 두께로 하는 것이다.
또, 본 발명의 회로부재의 제조방법은, 내부단자와 외부단자를 일체적으로 갖는 회로부를 대략 일평면내에 2차원적으로 복수개, 각각 서로 전기적으로 독립하여 배치하고, 회로부의 내부단자와 반도체 소자의 단자를 와이어로 전기적으로 접속하고, 외부단자의 일부를 외부에 노출시키도록 전체를 수지밀봉한 수지밀봉형 반도체 장치용의 회로부재의 제조방법으로서, 도전성기판에 하프 에칭 가공을 설시하여, 도전성 기판의 한쪽면을 측면으로서 남기면서, 바깥틀 부재와 이 바깥틀 부재로부터 각각 접속리드를 통하여 상호 독립하여 배열설치된 복수의 회로부를 구비한 회로부재를 형성하는 외형 가공 공정을 갖고, 이 외형 가공 공정에서는, 복수의 회로부를 대략 일평면내에 2차원적으로 배열설치하고, 각 회로부를 각 접속리드의 선단에 내부단자와 리드와 외부단자를 이 순서로 일체 연결한 것으로 하고, 회로부의 표면측을 내부단자와 리드와 외부단자가 일평면을 이루는 반도체 소자 탑재면으로 하고, 내부단자 및 리드를 도전성 기판의 두께보다도 두께를 얇게 하고, 외부단자를 도전성 기판과 같은 두께로 하는 것이다.
상술과 같은 본 발명에서는 수지밀봉형 반도체 장치에 있어서 반도체 소자의 점유율이 높아져서, 반도체 장치의 소형화가 가능하게 되고, 회로기판에의 실장밀도를 향상시킬 수가 있고, 또, 외부단자에 외부전극을 형성함으로서 종래의 TSOP 등의 소형 반도체 장치에서는 곤란하였던 다핀화도 물론 가능하게 된다.
도 1은 본 발명의 수지밀봉형 반도체장치의 일실시형태를 도시하는 개략구성도이다.
도 2는 도 1에 도시되는 수지밀봉형 반도체장치의 외부전극측에서 본 평면도이다.
도 3은 도 1에 도시되는 수지밀봉형 반도체 장치의 외부 전극측의 사시도이다.
도 4는 도 1에 도시되는 수지밀봉형 반도체 장치의 하나의 회로부의 확대사시도이다.
도 5는 본 발명의 수지밀봉형 반도체 장치의 다른 실시형태를 도시하는 개략구성도이다.
도 6은 본 발명의 수지밀봉형 반도체 장치의 다른 실시형태를 도시하는 개략구성도이다.
도 7은 본 발명의 수지밀봉형 반도체 장치의 다른 실시형태를 도시하는 개략구성도이다.
도 8은 도 7에 도시되는 수지밀봉형 반도체 장치의 외부전극측에서 본 평면도이다.
도 9는 도 7에 도시되는 수지밀봉형 반도체 장치의 외부전극측의 사시도이다.
도 10은 도 7에 도시되는 수지밀봉형 반도체 장치의 하나의 회로부의 확대사시도이다.
도 11은 본 발명의 수지밀봉형 반도체 장치의 다른 실시형태를 도시하는 개략구성도이다.
도 12는 본 발명의 수지밀봉형 반도체 장치의 다른 실시형태를 도시하는 개략구성도이다.
도 13은 본 발명의 회로부재의 일실시형태를 도시하는 평면도이다.
도 14는 도 13에 도시되는 회로부재의 쇄선 Ⅲ으로 둘러쌓인 부위의 이면측에서 본 확대사시도이다.
도 15는 본 발명의 회로부재의 다른 실시형태를 도시하는 평면도이다.
도 16은 도 15에 도시되는 회로부재의 쇄선 V으로 둘러쌓인 부위의 이면측에서 본 확대 사시도이다.
도 17은 본 발명의 회로부재의 제조방법의 일실시형태를 도시하는 공정도이다.
도 18은 본 발명의 회로부재를 사용하여 도 1 내지 도 4에 도시하는 수지밀봉형 반도체 장치를 제조하는 방법을 설명하는 공정도이다.
도 19는 본 발명의 회로부재의 제조방법의 다른 실시형태를 도시하는 공정도이다.
도 20은 본 발명의 회로부재를 사용하여 도 7 내지 도 10에 도시되는 수지밀봉형 반도체 장치를 제조하는 방법을 설명하는 공정도이다.
이하 본 발명의 알맞는 실시예에 대하여 설명한다.
수지밀봉형 반도체 장치
우선, 본 발명의 수지밀봉형 반도체 장치를 설명한다.
도 1은 본 발명의 수지밀봉형 반도체 장치의 일실시형태를 도시하는 개략구성도이고, 도 2는 도 1에 도시되는 수지밀봉형 반도체 장치의 외부전극측에서 본 도면이고, 도 3은 도 1에 도시되는 수지밀봉형 반도체 장치의 외부전극측 및 측면부를 알기 쉽게 도시한 사시도이다. 또, 도 4는 도 1에 표시되는 수지밀봉형 반도체 장치의 하나의 회로부의 확대사시도이다. 더우기, 도 1은 도 2에 1점쇄선으로 표시되는 I-I선에 있어서 종단면에서 본 구성도이다. 또, 도 2에서는 회로부와 반도체 소자의 위치관계를 알기 쉽게 하기 위하여, 회로부를 2점쇄선으로 도시하고, 반도체소자를 쇄선으로 도시하고 있다.
도 1 내지 도 4에 도시되는 수지밀봉형 반도체 장치(1)에서는, 복수의 회로부(30A) 가 대략 일평면내에 2차원적으로 각각 서로 전기적으로 독립하여 배치되어 있다. 회로부(30A)는, 내부단자(31)와 외부단자(32)를 일체적으로 연결하는 리드(33)를 갖고 있다. 또, 후술하는 회로부재를 사용하여 수지밀봉형 반도체 장치(1)가 제작되어 있으므로, 상기 외부단자(32)로부터 수지밀봉형 반도체 장치(1)의 측면부를 향하여 접속리드(34)가 잔존하고 있다.
회로부(30A)의 표면(30S)은 내부단자(31)와 리드(33)와 외부단자(32)가 일평면을 이루는 반도체 소자 탑재면으로 되어 있다. 또, 상기의 내부단자(31) 및 리드(33)는, 외부단자(32)보다도 두께가 얇고, 회로부(30A)의 이면(30B)에는 내부단자(31)의 단자면(31S) 및 외부단자(32)의 단자면(32S)를 구비하고 있다. 따라서 회로부(30A)의 이면(30B)측에서는, 외부단자(32)의 단자면(32S)이 이면측에 凸모양으로 돌출한 형상으로 되어 있다. 더욱이, 내부단자(31)의 단자면(31S)에는 은도금층(60)이 형성되어 있다.
반도체 소자(10)는, 반도체 소자(10)의 단자(11)측의 면을 회로부(30A)의 반도체 소자 탑재면(30S)에 절연층(20)을 통하여 탑재되어 있다. 이 반도체 소자(10)의 각 단자(11)는, 내부단자(31)의 단자면(31S)(은도금층 60)에 와이어(40)에 의하여 전기적으로 접속되어 있다.
그리고, 각 외부단자(32)의 일부를 외부에 노출시키도록, 반도체 소자(10), 회로부(30A), 와이어(40)가 밀봉부재(50)에 의하여 밀봉되어 있다. 밀봉부재(50)는 수지밀봉형 반도체 장치에 사용되고 있는 공지의 밀봉용 수지재료를 사용할 수가 있다. 도 1에 도시되는 예에서는 외부단자(32)와 단자면(32S)만이 외부에 노출하고 있고, 이 노출면에 땜납으로 이루어지는 외부전극(70)이 설치되어 있다. 이로서 BGA(Ball Grid Array) 타이프의 반도체 장치로 되어 있다. 이와 같은 수지밀봉형 반도체장치(1)을 회로기판에 실장하는 경우에는, 외부전극(70)을 용해, 고화(固化)함으로서, 외부단자(32)가 외부회로와 전기적으로 접속된다.
상술의 수지밀봉형 반도체 장치(1)에서는, 적어도 내부단자(31)의 단자면(31S)이 코이닝에 의하여 평탄한 형상으로 되어 있고, 이 단자면(31S)에 은도금층(60)이 형성되어 있다.
또, 상술의 수지밀봉형 반도체 장치(1)에서는, 반도체 소자(10)의 단자(11)가 반도체 소자(10)의 단자측면의 한쌍의 변(10a,10a)(도 1, 도 2 참조)의 중간의 중심선(10c)에 따라 배열설치되어 있다. 한편, 회로부(30A)의 내부단자(31)는 이중심선(10c)을 끼도록, 중심선(10c)에 따라 설치되어 있다. 그리고, 상술한 바와 같이, 반도체 소자(10)의 단자측면이 절연층(20)을 통하여 회로부(30A)의 표면(반도체 소자 탑재면)(30S)에 탑재된 구조이고, 이 구조는 LOC(Lead On Chip) 이라 불리운다. 또, 상술의 수지밀봉형 반도체 장치(1)에 있어서는 수지밀봉영역을 반도체 소자(10)의 사이즈에 대략 맞춘 구조이고, 반도체 장치의 외형치수가 반도체 소자의 외형치수와 대략 같은 CSP(Chip Size Package)라 불리우는 것이다.
절연층(20)은 도시예와 같이, 전기절연성의 베이스 필름(23)의 양면에 접착제층(25)을 구비한 것이나, 시판되는 다이아터치제를 사용할 수가 있다. 예를들면 유피렉스(우베 흥산(주)제의 전기 절연성의 베이스 필름)의 양면에 RXF((주) 하가와 제지소제의 접착제)층을 구비한 UX1W((주)하가와 제지소제)와 같은 양면 접착테이프을 사용할 수가 있다. 또 회로부(30A)의 재질로서는, 42합금(Ni 41%의 Fe 합금), 구리합금 등이 사용된다.
도 5는 본 발명의 수지밀봉형 반도체 장치의 타의 실시형태를 도시하는 개략구성도이다. 도 5에 있어서, 본 발명의 수지밀봉형 반도체 장치(2)는, 상술의 본 발명의 수지밀봉형 반도체 장치(1)의 외부단자(32)의 노출면(단자면 32S)에 외부전극(70)이 설치되어 있지 않는 것이다.
도 6은 본 발명의 수지밀봉형 반도체 장치의 다른 실시형태를 도시하는 개략 구성도이다. 도 6에 있어서, 본 발명의 수지밀봉형 반도체 장치(3)는, 업세트 가공을 실시한 내부단자(31)상에 반도체 소자(10)을 탑재한 점에서, 상술의 본 발명의 수지밀봉형 반도체 장치(1)와 상이한 LOC(Lead On Chip) 타입의 반도체 장치이다. 이와같이 내부단자(31)에 업세트 가공을 실시함으로서, 내부단자(31)의 단자면(31S)과 밀봉부재(50)의 외부전극면(50S)와의 거리가 커진다. 따라서 반도체 소자(10)의 각 단자(11)와 내부단자(31)의 단자면(31S)를 접속하고 있는 와이어(40)와, 밀봉부재(50)의 외부전극면(50S)과의 거리 "D"을 벌수 있으므로, 와이어(40)의 밀봉이 보다 확실하게 된다. 이 수지밀봉형 반도체 장치(3), 상기의 수지밀봉형 반도체 장치(2)와 꼭같이, 외부단자(32)의 노출면(단자면 32S)에 외부전극(70)이 설치되어 있지 않는 것일지라도 좋다.
더우기, 상술과 같은 수지밀봉형 반도체 장치(1,2,3)에 있어서 단자수, 단자배열 등은 예시이고, 본 발명이 이에 한정되지 않는 것은 물론이다. 예를들면, 반도체 소자(10)의 단자(11)을, 그 네변에 따라 2차원적으로 배치하고, 동시에 회로부(30A)를 반도체 소자(10)의 주위에 따라 배치함으로서, 수지밀봉형 반도체 장치(1,2,3)의 다핀화가 물론 가능하게 된다.
도 7은 본 발명의 수지밀봉형 반도체 장치의 타의 실시형태를 도시하는 개략구성도이고, 도 8은 도 7에 도시되는 수지밀봉형 반도체 장치의 외부전극측에서 본 도면이다. 도 9는 도 7에 도시되는 수지밀봉형 반도체 장치의 외부전극측 및 측면부를 알기 쉽게 도시한 사시도이다. 또, 도 10은 도 7에 도시되는 수지밀봉형 반도체 장치의 하나의 회로부의 확대사시도이다. 더욱이, 도 7은 도 8에 1점쇄선으로 도시되는 Ⅱ-Ⅱ선에 있어서 종단면에서 본 구성도이다. 또, 도 8에서는 회로부와 반도체 소자의 위치관계를 알기 쉽게 하기 위하여 회로부를 2점쇄선으로 도시하고, 반도체 소자 영역을 쇄선으로 도시하고 있다.
도 7 내지 도 10에 도시되는 수지밀봉형 반도체 장치(101)에서는, 복수의 회로부(130A)가 대략 일평면내에 2차원적으로 각각 서로 전기적으로 독립하여 배치되어 있다. 회로부(130A)는 내부단자(131)와 외부단자(132)를 일체적으로 연결하는 리드(133)을 갖고 있다. 또, 후술하는 회로부재를 사용하여 수지밀봉형 반도체 장치(101)가 제작되어 있으므로, 상기 외부단자(132)로부터 수지밀봉형 반도체 장치(101)의 측면부를 향하여 접속리드(134)가 잔존하고 있다. 회로부(130A)의 표면(130S)은 내부단자(131)와 리드(133)와 외부단자가 일평면을 이루는 반도체 소자 탑재면으로 되어 있다. 또, 상기의 내부단자(131) 및 리드(133)는, 외부단자(132)보다도 그 두께가 얇으므로, 회로부(130A)의 표면(130S)에는 내부단자(131)의 단자면(131S)을, 회로부(130A)의 이면(130B)에는 외부단자(132)의 단자면(132S)을 구비하고 있다. 따라서, 회로부(130A)의 선단의 이면(130B)측에서는, 외부단자(132)의 단자면(132S)이 이면측에 凸모양으로 돌출한 형상으로 되어 있다. 더욱이, 내부단자(131)의 단자면(131S)에는 은도금층(160)이 형성되어 있다.
반도체 소자(110)는, 반도체 소자(110)의 단자(111)측의 면과 반대면을 회로부(130A)의 반도체 소자 탑재면(130S)에 절연층(120)을 통하여 탑재되어 있다. 이 반도체 소자(110)의 각 단자(111)는 내부단자(131)의 단자면(131S)(은도금층 160)에 와이어(140)에 의하여 전기적으로 접속되어 있다.
그리고, 각 외부단자(132)의 일부를 외부에 노출시키도록, 반도체 소자(110), 회로부(130A), 와이어(140)가 밀봉부재(150)에 의하여 밀봉되어 있다. 밀봉부재(150)는 수지밀봉형 반도체 장치에 사용되고 있는 공지의 밀봉용 수지재료를 사용할 수가 있다. 도 7에 도시되는 예에서는, 외부단자(132)의 단자면(132S)만이 외부에 노출하여 있고, 이 노출면에 땜납으로 이루어지는 외부전극(170)이 설치되어 있다. 이로서, BGA(Ball Grid Array) 타입의 반도체 장치로 되어 있다. 이와 같은 수지밀봉형 반도체 장치(101)를 회로기판에 실장할때에는, 외부전극(170)을 용해, 고화하므로서, 외부단자(132)가 외부회로와 전기적으로 접속된다.
또, 상술의 수지밀봉형 반도체 장치(101)에서는, 내부단자(131)가 반도체 소자(110)의 각변(4변)에 따라, 반도체 소자영역(도 8에서 쇄선으로 둘러쌓은 영역)의 외측에 각각 설치되어 있다. 그리고, 상술한 바와 같이, 반도체 소자(110)의 단자측면과 반대면이 절연층(120)을 통하여 회로부(130A)의 표면(반도체 소자 탑재면)(130S)에 놓인 구조이고, 이 구조는 COL(Chip On Lead)라 불리운다. 또, 상술의 수지밀봉형 반도체 장치(101)에 있어서는, 수지밀봉영역을 반도체 소자(110)의 사이즈에 대략 맞춘 구조이고,반도체 장치의 외형치수와 대략 같은 CSP(Chip Size Package)라 불리우는 것이다.
절연층(120)은, 도시예와 같이, 전기절연성의 베이스필름(123)의 양면에 접착제층(125)을 구비한 것이나, 시판되는 다이어터치제를 사용할 수가 있다. 예를들면, 유피렉스(우베흥산(주)제의 전기절연성의 베이스 필름)의 양면에 RXF((주)하가와 제지소제의 접착제)층을 구비한 UX1W((주)하가와 제지소제)와 같은 양면 접착테이프를 사용할 수가 있다. 또, 회로부(130A)의 재질로서는, 42합금(Ni 41%의 Fe 합금), 구리합금등이 사용된다.
도 11은, 본 발명의 수지밀봉형 반도체 장치의 다른 실시형태를 도시하는 개략 구성도이다. 도 11에서 본 발명의 수지밀봉형 반도체 장치(102)는 상술의 본 발명의 수지밀봉형 반도체 장치(101)의 회로부(130A)에 반도체 탑재용 리드(135)가 설치된 것이다. 즉, 각 회로부(130A)의 외부단자(132)로부터 수지 밀봉형 반도체 장치(102)의 내부방향에 일체적으로 반도체 탑재용 리드(135)가 설치되어 있다. 이 반도체 탑재용 리드(135)는 외부단자(132)보다도 두께가 얇고, 그의 표면(135S)은 회로부(130A)의 표면(반도체 소자 탑재면)(130S)과 동일면을 이루고 있다. 이와 같은 반도체 탑재용 리드(135)를 구비함으로서, 반도체 소자(110)의 회로부(130A)에의 고착탑재를 보다 확실히 행할 수가 있다.
도 12는 본 발명의 수지밀봉형 반도체 장치의 다른 실시형태를 도시하는 개략 구성도이다. 도 12에 있어서 본 발명의 수지밀봉형 반도체 장치(103)는, 상술의 본 발명의 수지밀봉형 반도체 장치(101)의 외부단자(132)의 노출면(단자면 132S)에 외부전극(170)이 설치되어 있지 않는 것이고, 땜납페이스트 등의 프린트 기판과의 접속부를 형성한 것이다. 더구나, 상술한 바와같은 수지밀봉형 반도체 장치(101,102,103)에 있어서 단자수, 단자배열 등은 예시이고, 본 발명이 이에 한정되지 않는 것은 물론이다.
회로부재
다음에, 본 발명의 회로부재에 대하여 설명한다.
도 13은 본 발명의 회로부재의 일실시형태를 도시하는 평면도이고, 도 14는 도 13에 도시되는 회로부재의 쇄선 Ⅲ으로 둘러쌓인 부위의 이면측에서 본 확대사시도이다.
도 13 및 도 14에 있어서, 본 발명의 회로부재(30)는, 상술의 본 발명의 수지밀봉형 반도체장치(1,2,3)의 제조에 사용할수 있는 회로부재이고, 바깥틀 부재(36)와, 이 바깥틀부재(36)로부터 접속리드(34)를 통하여 상호 독립하여 배열설치된 복수의 회로부(30A)를 구비하는 것이다. 도 13에 1점쇄선 Ⅳ으로 둘러쌓인 영역은 본 발명의 수지밀봉형 반도체 장치의 제조의 경우에 수지밀봉하여 사용되는 영역이고, 1점쇄선 Ⅳ의 외측의 영역은 최종적으로 분리제거된다.
바깥틀부재(36)는 외형형상 및 내측개구형상이 직4각형이고, 각 접속리드(34)는 바깥틀부재(36)의 내측개구의 대향하는 한쌍의 변에서 동일평면내에 돌출설치되어 있다.
이 바깥틀부재(36)는, 통상, 회로부재(30)의 소재인 도전성기판과 같은 두께를 갖는다. 또, 각 접속리드(34)는 상기와 같이 도 13의 1점쇄선 Ⅳ의 외측의 영역이 수지밀봉후에 최종적으로 분리제거되므로, 도 1에 도시되는 바와 같이, 수지밀봉형 반도체장치(1)의 내부에 일부가 잔존한다.
회로부(30A)는, 접속리드(34)의 선단에 외부단자(32), 리드(33), 내부단자(31)를 이 순서로 일체 연결한 것이다. 상기의 내부단자(31) 및 리드(33)는 외부단자(32)보다도 두께가 얇고, 외부단자(32)의 두께는, 통상, 회로부재(30)의 소재인 도전성기판과 같은 두께로 설정한다. 그리고, 회로부(30A)의 이면(30B)에는 내부단자(31)의 단자면(31S) 및 외부단자(32)의 단자면(32S)을 구비하고 있다. 또, 회로부(30A)의 표면(30S)는 내부단자(31)와 리드(33)와 외부단자(32)가 일평면을 이루는 반도체 소자 탑재면으로 되어 있고, 이 반도체 소자 탑재면은 통상, 회로부재(30)의 소재인 도전성 기판의 표면이 그대로 적용된다. 따라서 회로부(30A)의 이면(30B)측에는 외부단자(32)의 단자면(32S)이 이면측에 凸모양으로 돌출한 형상으로 되어 있다. 더구나, 도시예에서는, 내부단자(31)의 단자면(31S)이 코이닝에 의하여 평탄형상으로 형성되어 있다. 이와 같은 회로부재(30)의 재질은, 42합금(Ni 41% 함유의 Fe 합금), 구리, 구리합금 등으로 할 수가 있다.
또, 상술의 본 발명의 수지밀봉형 반도체장치(3)에 사용하는 회로부재의 경우, 내부단자(31)에 업세트 가공을 실시한 것이다.
더욱이, 상술의 회로부재에 있어서 단자수, 단자배열 등은 예시이고, 본 발명이 이에 한정되지 않음은 물론이다.
도 15는 본 발명의 회로부재의 다른 실시형태를 도시하는 평면도이고, 도 16은 도 15에 도시되는 회로부재의 쇄선 V으로 둘러쌓인 부위의 이면측에서 본 확대사시도이다.
도 15 및 도 16에 있어서, 본 발명의 회로부재(130)는, 상술의 본 발명의 수지밀봉형 반도체장치(101,102,103)의 제조에 사용할 수 있는 회로부재이고, 바깥틀부재(136)와, 이 바깥틀부재(136)로부터 접속리드(134)를 통하여 상호 독립하여 배열설치된 복수의 회로부(130A)를 구비하는 것이다. 도 15에 1점쇄선 Ⅵ으로 둘러쌓인 영역은 본 발명의 수지밀봉형 반도체 장치의 제조의 경우에 수지밀봉하여 사용되는 영역이고, 일점쇄선 Ⅵ의 외측의 영역은 최종적으로 분리제거된다.
바깥틀 부재(136)는 외형형상 및 내측 개구형상이 직4각형이고, 각 접속리드(134)는 바깥틀부재(136)의 내측 개구의 대향하는 각변에서 동일평면내에 돌출설치되어 있다. 이 바깥틀부재(136)는 통상, 회로부재(130)의 소재인 도전성기판과 같은 두께를 갖는다. 또 각 접속리드(134)는, 상기와 같이 도 15의 1점쇄선 VI의 외측의 영역이 수지밀봉후에 최종적으로 분리제거되므로, 도 7에 도시되는 바와 같이 수지밀봉형 반도체 장치(101)의 내부에 일부가 잔존한다.
회로부(130A)는, 접속리드(134)의 선단에, 내부단자(131), 리드(133), 외부단자(132)를 이 순서로 일체 연결한 것이다. 상기의 내부단자(131) 및 리드(133)는 외부단자(132) 보다도 두께가 얇고, 외부단자(132)의 두께는 통상, 회로부재(130)의 소재인 도전성기판과 같은 두께로 설정한다. 그리고 회로부(130A)의 표면(130S)에는 내부단자(131)의 단자면(131S)이 설치되고, 이면(130B)에는 외부단자(132)의 단자면(132S)이 설치되어 있다. 또 회로부(130A)의 표면(130S)은 내부단자(131)와 리드(133)와 외부단자(132)가 일평면을 이루는 반도체 소자 탑재면으로 되어 있고, 이 반도체 소자 탑재면은 통상, 회로부재(130)의 소재인 도전성 기판의 표면이 그대로 적용된다. 따라서, 회로부(130A)의 이면(130B)측에서는, 외부단자(132)의 단자면(132S)이 이면측에 凸모양으로 돌출한 형상으로 되어 있다.
이와 같은 회로부재(130)의 재질은, 42합금(Ni 41%함유의 Fe합금), 구리, 구리합금 등으로 할 수가 있다.
더욱이, 상술의 회로부재에 있어서 단자수, 단자배열등은 예시이고, 본 발명이 이에 한정되지 않는 것은 물론이다.
회로부재의 제조방법
다음에, 본 발명의 회로부재의 제조방법에 대하여 설명한다.
우선, 도 13 및 도 14에 도시되는 회로부재(30)를 제조하는 경우를 예로, 본 발명의 회로부재의 제조방법을 설명한다.
도 17은 본 발명의 회로부재의 제조방법의 일실시형태를 도시하는 공정도이다. 각 공정은, 상기의 도 13에 도시하는 일점쇄선 Ⅶ-Ⅶ에 있어서 단면을 도시하고 있다.
우선, 42합금(Ni 41%함유의 Fe합금)등으로 이루어지는 두께 100∼250㎛정도의 도전성기판(80)을 회로부재의 소재로서 준비한다. 이 도전성기판(80)은, 양면(80S)에 탈지처리등을 행하여 충분히 세정한 (도 17a)후, 양면(80S)에 감광성의 레지스트를 도포하고 건조하여 레지스트층(82)을 형성한다(도 17b). 감광성 레지스트로서는, 종래 공지의 것을 사용할 수가 있고, 예를 들면 중크롬산칼륨을 감광재로 한 카세인계의 레지스트나, 도쿄응화공업(주)제의 네가티브형 액상 레지스트(PMER레지스트)등을 사용할 수가 있다.
다음에, 소정의 패턴판을 통하여 각 레지스트층(82)의 소정부위만을 노광한 후, 현상처리하고, 도전성 기판(80)의 한쪽면에 레지스트 패턴(82A), 다른쪽면에 레지스트 패턴(82B)을 형성한다(도 17c). 내부단자, 리드, 접속리드의 형성영역에있어서는, 도전성 기판(80)의 한쪽면이 레지스트 패턴(82A)으로 덮혀져 있지 않다.
다음에, 레지스트 패턴(82A,82B)는 내부식막으로서 도전성 기판(80)에 부식액으로 에칭을 행한다. 이 에칭은, 도 17d와 같이 진행하고, 도 17e와 같이 되어 완료한다. 내부단자, 리드 접속리드의 형성영역에 있어서는 도전성 기판(80)의 한쪽면이 레지스트 패턴(82A)으로 덮어져 있지 않기 때문에, 한쪽에서만 에칭이 진행한다. 이것을 본 발명에서는 하프에칭가공이라 말한다. 이 하프에칭가공에 의하여, 두께가 얇은 부(83)가 형성되고, 레지스트 패턴(82A) 및 (82B)가 존재하지 않는 부위는 용해 제거된다. 부식액은, 통상, 염화 제2철용액을 사용하고, 도전성 기판(80)의 양면에서 스프레이에칭으로 행한다. 이 하프에칭공정에 있어서 에칭량을 가감하므로서, 두께 얇은 부(83)의 두께를 조정할 수 있다.
뒤이어, 레지스트 패턴(82A,82B)을 박리하여 제거함으로서, 내부단자(31), 리드(33), 접속리드(34)가 도전성 기판(80)의 소재두께 보다도 두께가 얇게 형성되고, 동시에, 외부단자(32)와 바깥틀부재(36)가 도전성 기판(80)의 소재두께와 같은 두께로 형성된다(도 17f). 각 내부단자(31)사이는, 양면에서 에칭이 진행하여 분리되고 있다. 또 도전성 기판(80)의 소재면(80S)는 내부단자(31), 리드(33), 접속리드(34)의 한쪽면(표면)으로서 남겨진다. 외부단자(32)와 바깥틀재(36)의 양면은 도전성 기판(80)의 소재면(80S)으로 되어 있다. 다음에, 내부단자(31)의 단자면의 형성측(31A)을 코이닝하여, 평탄형상의 단자면(31S)을 형성하고, 본 발명의 회로부재(30)가 얻어진다(도 17g).
더욱이, 생산성의 면에서 에칭가공하는 경우, 복수개면이 붙은 상태에서 상기의 공정을 행한다.
또, 상술의 본 발명의 수지밀봉형 반도체 장치(3)에 사용하는 회로부재에서는 소정의 금형을 사용하여 내부단자(31)에 업세트 가공을 실시한다. 이 업세트 가공은 후술하는 은도금층(60)의 형성후에 행하여도 좋다.
다음에, 상기와 같이 제조한 회로부재(30)를 사용하여 도 1 내지 도 4에 도시하는 수지밀봉형 반도체 장치(1)을 제조하는 방법을 도 18에 의거하여 설명한다.
우선, 도 17에 도시되는 조작을 행하여 회로부재(30)을 작성한다(도 18a). 뒤이어, 회로부재(30)에 세정처리를 실시한 후, 내부단자(31)의 단자면(31S)에 은도금층(60)을 형성한다(도 18b). 더욱이, 은도금층(60) 대신에 금도금층 혹은 팔라듐도금층을 형성하여도 좋다.
다음에 회로부재(30)의 소재면(반도체 소자 탑재면)에 절연층(20)을 통하여 반도체 소자(10)의 단자(11)측의 면을 고착하여 반도체 소자(10)를 탑재한다. 그리고 탑재한 반도체 소자(10)의 단자(11)와 회로부재(30)의 내부단자(31)의 은도금층(60)를 와이어(40)로 전기적으로 접속한다(도 18c).
뒤이어, 외부단자(32)의 일부(단자면 32S)를 외부에 노출시키도록 하여, 회로부(30A), 반도체 소자(10) 및 와이어(40)를 밀봉부재(50)로 밀봉한다(도 18d).
다음에 밀봉부재(50)로 밀봉한 후, 외부에 노출하고 있는 외부단자의 단자면(32S)에 땜납 도금 등의 표면처리제를 실시한 후, 땜납볼로 이루어지는 외부전극(70)을 형성한다(도 18e).
뒤이어, 회로부재(30)의 각 접속리드(34)를 절단하고 바깥틀부재(36)를 제거하여, 본 발명의 수지밀봉형 반도체장치(1)로 한다(도 18f).
더욱이, 땜납으로 이루어지는 외부전극의 형성은, 스크린인쇄에 의한 땜납 페이스트 도포나 리플로 등에 의해 행할 수가 있고, 회로기판과 수지밀봉형 반도체 장치와의 접속에 필요한 양의 땜납이 얻어지면 좋다.
다음에, 도 15 및 도 16에 도시되는 회로부재(130)를 제조하는 경우를 예로, 본 발명의 회로부재의 제조방법을 설명한다.
도 19는 본 발명의 회로부재의 제조방법의 다른 실시형태를 도시하는 공정도이다. 각 공정은, 상기의 도 15에 도시하는 1점쇄선 Ⅷ∼Ⅷ에 있어서 단면으로 도시하고 있다.
우선 42합금(Ni 41%함유의 Fe합금) 등으로 이루어지는 두께 100∼250㎛정도의 도전성기판 180을 회로부재의 소재로서 준비한다. 이 도전성 기판(180)은 양면(180S)에 탈지처리등을 행하여 충분히 세정한 후(도 19a), 양면(180S)에 감광성의 레지스트를 도포하여 건조하여 레지스트층(182)을 형성한다(도 19b). 감광성 레지스트로서는 종래 공지의 것을 사용할 수가 있고, 예를들면, 중크롬산칼륨을 감광재로 한 카세인계의 레지스트나, 도쿄 응화공업(주)제의 네가티브형 액상레지스트(PMER 레지스트)등을 사용할 수가 있다.
다음에, 소정의 패턴판을 통하여 각 레지스트층(182)의 소정부위만을 노광한 후, 현상처리하고, 도전성기판(180)의 한쪽면에 레지스트패턴(182A), 다른쪽면에 레지스트패턴(182B)을 형성한다(도 19c). 내부단자, 리드, 접속리드의 형성영역에 있어서는, 도전성기판(180)의 한쪽면이 레지스트 패턴(182A)으로 덮혀져 있지 않다.
다음에 레지스트 패턴(182A,182B)을 내부식막으로서 도전성기판(180)에 부식액으로 에칭을 행한다. 이 에칭은, 도 19d와 같이 진행하고, 도 19e와 같이 되고 완료한다. 내부단자, 리드, 접속리드의 형성영역에 있어서는 도전성기판(180)의 한쪽면이 레지스트 패턴(182A)으로 덮혀져 있지 않기 때문에, 한쪽측에서만 에칭이 진행하여 하프에칭가공이 행해진다. 이 하프에칭가공에 의하여, 두께가 얇은부(183)가 형성되고, 레지스트 패턴(182A) 및 (182B) 가 존재하지 않은 부위는 용해제거된다. 부식액은, 통상, 염화 제2철 수용액을 사용하고, 도전성기판(180)의 양면에서 스프레이에칭으로 행한다. 이 하프에칭공정에 있어서 에칭양을 가감하므로서 두께가 얇은 부(183)의 두께를 조정할 수가 있다.
뒤이어, 레지스트패턴(182A,182B)을 박리하여 제거함으로서, 내부단자(131), 리드(133), 접속리드(134)가 도전성기판(180)의 소재두께보다도 두께가 얇게 형성되고, 동시에, 외부단자(132)와 바깥부재(136)가 도전성기판(180)의 소재두께와 같은 두께로 형성되어 회로부재(130)가 얻어진다(도 19f). 각 외부단자(132)사이는 양면에서 에칭이 진행하여 분리되어 있다. 또, 도전성기판(180)의 소재면(180S)은 내부단자(131), 리드(133), 접속리드(134)의 한쪽면(표면)으로서 남겨져 있다. 외부단자(132)와 바깥틀부재(136)의 양면은, 도전성기판(180)의 소재면(180S)로 되어 있다.
더구나, 생산성의 면에서, 에칭가공하는 경우, 복수개면 붙임한 상태에서 상기의 공정을 행한다.
다음에, 상기와 같이 제조한 회로부재(130)를 사용하여 도 7 내지 도 10에 도시하는 수지밀봉형 반도체 장치(101)를 제조하는 방법을 도 20에 의거하여 설명한다. 우선, 도 19에 도시되는 조작을 행하고, 회로부재(130)를 작성한다(도 20a). 뒤이어, 회로부재(130)에 세정처리를 실시한 후, 내부단자(131)의 단자면 (131S)에 은도금층(160)을 형성한다(도 20b). 더욱이, 은도금층(160) 대신에 금도금층 혹은 팔라듐 도금층 등을 형성하여도 좋다.
다음에, 회로부재(130)의 내부단자(131) 형성영역의 내측영역에서, 동시에, 내부단자(131)의 단자면(131S)측의 소재면(반도체 소자 탑재면)에 절연층(120)을 통하여 반도체 소자(110)의 단자(111)측의 반대면을 고착하여, 반도체 소자(110)를 탑재한다. 그리고, 탑재한 반도체 소자(110)의 단자(111)와 회로부재(130)의 내부단자(131)의 은도금층(160)을, 와이어(140)로 전기적으로 접속한다(도 20c).
뒤이어, 외부단자(132)의 일부(단자면 132S)을 외부에 노출시키도록 하여 회로부(130A), 반도체 소자(110) 및 와이어(140)를 밀봉부재(150)로 밀봉한다(도 20d).
다음에, 밀봉부재(150)로 밀봉한 후, 외부에 노출하고 있는 외부단자의 단자면(132S)에 땜납도금 등의 표면처리제를 실시한후, 땜납볼로 이루어지는 외부전극(170)을 형성한다(도 20e).
뒤이어 회로부재(130)의 각 접속리드(134)를 절단하고, 바깥틀 부재(136)를 제거하여, 본 발명의 수지밀봉형 반도체 장치(101)로 한다(도 20f).
더욱이, 땜납으로 이루어지는 외부전극의 형성은 스크린 인쇄에 의한 땜납 페이스트 도포나 리플로 등에 의하여 행할 수가 있고, 회로기판과 수지밀봉형 반도체 장치와의 접속에 필요한 양의 땜납이 얻어지면 된다.
본 발명에서는 수지밀봉형 반도체 장치에 있어서 반도체 소자의 점유율이 높아져서, 반도체 장치의 소형화가 가능하게 되고, 회로기판에의 실장밀도를 향상시킬 수가 있고, 또, 외부단자에 외부전극을 형성함으로서 종래의 TSOP 등의 소형 반도체 장치에서는 곤란하였던 다핀화도 물론 가능하게 된다.

Claims (19)

  1. 내부단자와 외부단자를 일체적으로 갖는 회로부를 대략 일평면내에 2차원적으로 복수개, 각각 서로 전기적으로 독립하여 배치하고, 회로부의 내부단자와 반도체 소자의 단자를 와이어로 전기적으로 접속하고, 외부단자의 일부를 외부에 노출시키도록 전체를 수지밀봉한 수지밀봉형 반도체 장치에 있어서,
    회로부는 내부단자와 외부단자를 일체적으로 연결하는 리드를 갖고, 회로부의 표면측은 내부단자와 리드와 외부단자가 일평면을 이루는 반도체 소자 탑재면이고, 내부단자 및 리드는 외부단자 보다도 두께가 얇고, 회로부의 이면측에는 내부단자의 단자면 및 외부단자의 단자면을 구비하고, 반도체 소자는, 반도체소자의 단자측의 면이 상기 회로부의 반도체 소자 탑재면에 절연층을 통하여 탑재되고, 반도체 소자의 단자와 내부단자의 단자면을 와이어로 전기적으로 접속한 것을 특징으로 하는 수지밀봉형 반도체 장치.
  2. 제 1 항에 있어서, 외부에 노출한 외부단자의 단자면에 땜납으로 이루어지는 외부전극을 구비하는 것을 특징으로 하는 수지밀봉형 반도체 장치.
  3. 제 1 항에 있어서, 상기 내부단자의 단자면이 평탄한 것을 특징으로 하는 수지밀봉형 반도체 장치.
  4. 제 1 항에 있어서, 반도체 소자의 단자가 반도체 소자의 단자측의 면의 한쌍의 변의 중간의 중심선에 따라 배치되어 있고 각 회로부의 내부단자는 상기 중심선을 좁히도록 중심선에 따라 설치되어 있는 것을 특징으로 하는 수지밀봉형 반도체 장치.
  5. 제 1 항에 있어서, 외형치수가 반도체 소자의 외형치수와 대략 같은 CSP (Chip Size Package)인 것을 특징으로 하는 수지밀봉형 반도체 장치.
  6. 내부단자와 외부단자를 일체적으로 갖는 회로부를 대략 일평면내에 2차원적으로 복수개, 각각 서로 전기적으로 독립하여 배치하고, 회로부의 내부단자와 반도체 소자의 단자를 와이어로 전기적으로 접속하고, 외부단자의 일부를 외부에 노출시키도록 전체를 수지밀봉한 수지밀봉형 반도체 장치에 있어서,
    회로부는 내부단자와 외부단자를 일체적으로 연결하는 리드를 갖고, 회로부의 표면측은 내부단자와 리드와 외부단자가 일평면을 이루는 반도체 소자 탑재면이고, 내부단자 및 리드는 외부단자 보다도 두께가 얇고, 회로부의 표면측에는 내부단자의 단자면을 구비하고, 회로부의 이면측에는 외부단자의 단자면을 구비하고, 반도체 소자는, 반도체 소자의 단자측의 면과 반대의 면이 상기 회로부의 반도체 소자 탑재면에 절연층을 통하여 탑재되고, 반도체 소자의 단자와 내부단자의 단자면과를 와이어로 전기적으로 접속한 것을 특징으로 하는 수지밀봉형 반도체 장치.
  7. 제 6 항에 있어서, 외부에 노출한 외부단자의 단자면에 땜납으로 이루어지는 외부전극을 구비하는 것을 특징으로 하는 수지밀봉형 반도체 장치.
  8. 제 6 항에 있어서, 각 회로부가 외부단자에 반도체 탑재용 리드를 일체적으로 구비하고, 이 반도체 탑재용 리드의 표면은 상기 반도체 소자 탑재면과 동일면을 이루고, 상기 반도체 탑재용 리드는 상기 외부단자 보다도 두께가 얇은 것을 특징으로 하는 수지밀봉형 반도체 장치.
  9. 제 6 항에 있어서, 외형치수가 반도체 소자의 외형치수와 거의 같은 CSP (Chip Size Package) 임을 특징으로 하는 수지밀봉형 반도체 장치.
  10. 내부단자와 외부단자를 일체적으로 갖는 회로부를 대략 일평면내에 2차원적으로 복수개, 각각 서로 전기적으로 독립하여 배치하고, 회로부의 내부단자와 반도체 소자의 단자를 와이어로 전기적으로 접속하고, 외부단자의 일부를 외부에 노출시키도록 전체를 수지밀봉한 수지밀봉형 반도체 장치의 제조에 사용하는 회로부재에 있어서,
    바깥틀부재와 이 바깥틀부재로부터 각각 접속리드를 통하여 상호 독립하여 배열설치된 복수의 회로부를 구비하고, 이 회로부는 대략 일평면내에 2차원적으로 배열설치되어, 각 회로부는 각 접속리드의 선단에 외부단자와 리드와 내부단자를 이 순서로 일체 연결한 것이고, 회로부의 표면측은 내부단자와 리드와 외부단자가 일평면을 이루는 반도체 소자 탑재면이고, 내부단자 및 리드는 외부단자 보다도 두께가 얇은 것을 특징으로 하는 회로부재.
  11. 제 10 항에 있어서, 상기 내부단자의 단자면이 평탄한 것을 특징으로 하는 회로부재.
  12. 제 10 항에 있어서, 적어도 수지밀봉형 반도체 장치 제조의 경우의 수지밀봉영역의 일부 또는 전면에 팔라듐 도금층을 구비하는 것을 특징으로 하는 회로부재.
  13. 내부단자와 외부단자를 일체적으로 갖는 회로부를 대략 일평면내에 2차원적으로 복수개, 각각 서로 전기적으로 독립하여 배치하고, 회로부의 내부단자와 반도체 소자의 단자를 와이어로 전기적으로 접속하고, 외부단자의 일부를 외부에 노출시키도록 전체를 수지밀봉한 수지밀봉형 반도체 장치의 제조에 사용하는 회로부재에 있어서,
    바깥틀부재와, 이 바깥틀부재로부터 각각 접속리드를 통하여 상호 독립하여 배열설치된 복수의 회로부를 구비하고, 이 회로부는 대략 일평면내에 2차원적으로 배열설치되고, 각 회로부는 각 접속리드의 선단에 내부단자와 리드와 외부단자를 이순서로 일체 연결한 것이고, 회로부의 표면측은 내부단자와 리드와 외부단자가 일평면을 이루는 반도체 소자 탑재면이고, 내부단자 및 리드는 외부단자 보다도 두께가 얇은 것임을 특징으로 하는 회로부재.
  14. 제 13 항에 있어서, 각 회로부가 외부단자에 반도체 탑재용 리드를 일체적으로 구비하고, 이 반도체 탑재용 리드의 표면은 상기 반도체 소자 탑재면과 동일면을 이루고 상기 반도체 탑재용 리드는 상기 외부단자 보다도 두께가 얇은 것을 특징으로 하는 회로부재.
  15. 제 13 항에 있어서, 적어도 수지밀봉형 반도체 장치 제조의 경우의 수지밀봉영역의 일부 또는 전면에 팔라듐 도금층을 구비하는 것을 특징으로 하는 회로부재.
  16. 내부단자와 외부단자를 일체적으로 갖는 회로부를 대략 일평면내에 2차원적으로 복수개, 각각 서로 전기적으로 독립하여 배치하고, 회로부의 내부단자와 반도체 소자의 단자를 와이어로 전기적으로 접속하고, 외부단자의 일부를 외부에 노출시키도록 전체를 수지밀봉한 수지밀봉형 반도체 장치용의 회로부재의 제조방법에 있어서,
    도전성기판에 하프에칭가공을 실시하여,도전성 기판의 한쪽면을 표면으로 남기면서, 바깥틀부재와, 이 바깥틀부재로부터 각각 접속리드를 통하여 상호 독립하여 배열설치된 복수의 회로부를 구비한 회로부재를 형성하는 외형가공공정을 갖고, 이 외형가공공정에서는, 복수의 회로부를 대략 일평면내에 2차원적으로 배열설치하고, 각 회로부를 각 접속리드의 선단에 외부단자와 리드와 내부단자를 이순서로 일체 연결한 것으로 하고, 회로부의 표면측을 내부단자와 리드와 외부단자가 일평면을 이루는 반도체 소자 탑재면으로 하고, 내부단자 및 리드를 도전성기판의 두께보다도 두께를 얇게 하고, 외부단자를 도전성기판과 같은 두께로 하는 것을 특징으로 하는 회로부재의 제조방법.
  17. 제 16 항에 있어서, 회로부재의 이면측의 내부단자영역을 포함하는 영역을 평탄하게 하는 코이닝 공정을 갖는 것을 특징으로 하는 회로부재의 제조방법.
  18. 내부단자와 외부단자를 일체적으로 갖는 회로부를 대략 일평면내에 2차원적으로 복수개, 각각 서로 전기적으로 독립하여 배치하고, 회로부의 내부단자와 반도체 소자의 단자를 와이어로 전기적으로 접속하고, 외부단자의 일부를 외부에 노출시키도록 전체를 수지밀봉한 수지밀봉형 반도체 장치용의 회로부재의 제조방법에 있어서,
    도전성기판에 하프에칭가공을 실시하여, 도전성 기판의 한쪽면을 측면으로서 남기면서 바깥틀 부재와, 이 바깥틀 부재로부터 각각 접속리드를 통하여 상호 독립하여 배열설치된 복수의 회로부를 구비한 회로부재를 형성하는 외형가공공정을 갖고, 이 외형가공공정에서는, 복수의 회로부를 대략 일평면내에 2차원적으로 배열설치하고, 각 회로부를 각 접속리드의 선단에 내부단자와 리드와 외부단자를 이 순서로 일체 연결한 것으로 하고, 회로부의 표면측을 내부단자와 리드와 외부단자가 일평면을 이루는 반도체 소자 탑재면으로 하고, 내부단자 및 리드를 도전성 기판의 두께보다도 두께를 얇게 하고, 외부단자를 도전성 기판과 같은 두께로 하는 것을특징으로 하는 회로부재의 제조방법.
  19. 제 18 항에 있어서, 각 회로부의 형성에 있어서, 외부단자에 이 외부단자보다도 두께가 얇은 반도체 탑재용 리드를 이 반도체 탑재용 리드의 표면이 상기 반도체 소자 탑재면과 동일면이 되도록 일체적으로 설치하는 것을 특징으로 하는 회로부재의 제조방법.
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