JP3080579B2 - エアリア・グリッド・アレイ・パッケージの製造方法 - Google Patents
エアリア・グリッド・アレイ・パッケージの製造方法Info
- Publication number
- JP3080579B2 JP3080579B2 JP08078261A JP7826196A JP3080579B2 JP 3080579 B2 JP3080579 B2 JP 3080579B2 JP 08078261 A JP08078261 A JP 08078261A JP 7826196 A JP7826196 A JP 7826196A JP 3080579 B2 JP3080579 B2 JP 3080579B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- grid array
- back surface
- wiring circuit
- pad electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 229910000679 solder Inorganic materials 0.000 claims description 36
- 239000004065 semiconductor Substances 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 27
- 239000000463 material Substances 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 22
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 12
- 239000011347 resin Substances 0.000 claims description 12
- 229920005989 resin Polymers 0.000 claims description 12
- 241000241133 Earias Species 0.000 claims description 11
- 238000007747 plating Methods 0.000 claims description 10
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 7
- 229910052737 gold Inorganic materials 0.000 claims description 6
- 239000010931 gold Substances 0.000 claims description 6
- 229910052759 nickel Inorganic materials 0.000 claims description 6
- 238000005476 soldering Methods 0.000 claims description 6
- 238000007789 sealing Methods 0.000 claims description 3
- 238000003672 processing method Methods 0.000 claims 1
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 8
- 239000007788 liquid Substances 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910002092 carbon dioxide Inorganic materials 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000001569 carbon dioxide Substances 0.000 description 3
- 238000010924 continuous production Methods 0.000 description 3
- 239000011889 copper foil Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 244000309464 bull Species 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 238000004080 punching Methods 0.000 description 2
- 239000004696 Poly ether ether ketone Substances 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000004760 aramid Substances 0.000 description 1
- 229920003235 aromatic polyamide Polymers 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- MSNOMDLPLDYDME-UHFFFAOYSA-N gold nickel Chemical compound [Ni].[Au] MSNOMDLPLDYDME-UHFFFAOYSA-N 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000010329 laser etching Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920005575 poly(amic acid) Polymers 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 229920000728 polyester Polymers 0.000 description 1
- 229920002530 polyetherether ketone Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 238000007788 roughening Methods 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01039—Yttrium [Y]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12042—LASER
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Description
ド・アレイ・パッケージの製造方法に係り、特に長尺で
フレキシブルなフィルム状である絶縁性基材を用いたも
のに関する。
は、半導体チップとプリント基板とを接続する技術とし
て、最近急速に普及してきた。即ち、この技術はいわゆ
るボール・グリッド・アレイ、チップ・サイズ・パッケ
ージとして、基板の片面に格子点状のパッドを設け、こ
のパッドに半田ボールまたは半田ペースト等を載せるこ
とにより、この基板とマザーボードと呼ばれるプリント
基板との接続を図るものである〔なお、これらの技術に
ついては、John H. Lau 著のBall Grid ArrayTechnolog
y(McGraw Hill 社発行、1995)にも詳しく記載されて
いる〕。
・パッケージは、図9で示す如く、絶縁層である基材A
の両面に配線回路4,4が形成され、その第1の面1に
は半導体チップ6が搭載され、第2の面2にはパッド電
極5が格子点状に形成されている。そして、第1の面1
の配線回路4とその面に搭載された半導体チップ6との
電気的接続は、ボンディングワイヤー11等により行わ
れ、第1の面1の配線回路4と、基材Aを間にした第2
の面2の配線回路4との電気的接続は、通常、上記の各
パッド電極5即ちエアリア・グリッド・アレイの外周に
設けられたスルーホール12の銅メッキ13で行われて
いる。なお、半導体チップ6はモールド樹脂7で封止さ
れている。
ア・グリッド・アレイの技術では、次のような問題点が
あった。第1に、格子状に並んだ各パッド電極即ちエア
リア・グリッド・アレイから外周へ配線を引き回す必要
があるため、半導体チップが高密度化して多ピン化する
と引き回しがきわめて困難となり、歩留りが低下した。
分を絶縁するとともに、リフローソルダリング工程で半
田の流出を防止するために、各パッド電極を囲う縁を付
ける液レジ(半田レジスト)が必要となり、コストがさ
らに高くついた。
め、これに付けた半田ボールや半田ペーストの実装後の
シュア強力が小さく、熱ストレス等のため半田ボール等
がパッド電極から剥がれることがあった。
イ・パッケージにおける基板は、ガラス・エポキシ樹脂
等の硬質板を基材としているため、リール・ツー・リー
ルの工程になり得ず、実装コストが高くついた。
め、スルーホールの代わりに第1の面から第2の面へ至
るヴィアホール( via hole ) を設け、第1層とヴィア
ホール内部をメッキすることにより配線する方法も提案
されている(例えば特開平7−74281号公報参
照)。この技術は、パッド電極から直接に第1の面の配
線回路へ電気的に接続するため、上記第1の問題点は解
消される。
極を形成するために、基板は両面に導体層を有する必要
があるとともに、該第2の面にもパッド電極形成用の回
路加工が必要であった。またこのために各パッド電極を
囲む液レジも必要になっていた。
いる技術は、従来主としてヴィアホール等の孔あけに用
いられており、ここでのレーザーは、例えばエキシマ・
レーザー、YAGレーザー、または炭酸ガスレーザーを
改良したインパクト・レーザーである(例えば、エキシ
マ・レーザーとプリント基板製造への応用については、
例えば特開平5−136650号公報、特開平5−15
2744号公報、特開平5−152748号公報参照、
またインパクト・レーザーとプリント基板製造への応用
については、例えばJ. M. Morrison等著の“A Large Fo
rmat ModifiedTEA CO2 Laser Based Process for Cost
Effective Via Generation ”(1994 International Co
nference on Multichip Modules,1994年4月13
〜15日,p.369を参照)。
リッド・アレイ・パッケージに関する技術がもつ問題点
を解決しようとするものである。即ち本発明の目的は、
簡単な手段で多ピンの半導体が実装ができる高密度で、
低コストなエアリア・グリッド・アレイ・パッケージを
製造する方法の提供にある。
グリッド・アレイ・パッケージの製造方法は、フレキシ
ブルなフィルム状である絶縁性基材Aを用い、その第1
の面1の導電層3に格子点状に配列されたパッド電極5
をもつ配線回路4を形成する工程を経た後において、 上
記絶縁性基材Aの第2の面2から第1の面へ向けてレー
ザー加工により穿孔 し、上記各パッド電極5裏面に達す
る開口部8を形成する工程と、 その後に上記絶縁性基材
Aの第1の面1の配線回路4の表面と開口部裏面とにニ
ッケル・金メッキを施す工程を行うことを特徴とするも
のである。
・グリッド・アレイ・パッケージの製造方法において、
基板が形成される基材Aは、絶縁性の高い樹脂製で、フ
レキシブルなフィルム状のものであり、片面に導電層3
がラミネートされた2重構造で、厚みは数μmないし数
100μm程度のものである。これは長尺としておくこ
とが望ましい。
えばポリエステル、ポリイミド、ポリエーテルエーテル
ケトン、ポリアミド、とりわけアラミド、特にポリパラ
フェニレンテレフタラミドが望ましい。
プ6が搭載される側の第1の面1には、銅箔のラミネー
トや銅メッキによる導電層3が形成されているが、該導
電層3をエッチングして、半導体チップ6の各電極と電
気的に接続する多数個のボンディングパッド10と、格
子点状に配列された多数個のパッド電極5と、その両者
10,5を繋ぐ多数本の配線回路4とを形成してある。
電極5を形成した後において、該各パッド電極5の裏側
には、その部分の絶縁性基材Aを開口してなる開口部8
を形成してある。該開口部8の形成は、基材Aの第2の
面2から第1の面1のパッド電極5の裏面へ向って形成
するものとする。
ー加工により穿孔する。レーザーとしては、炭酸ガスレ
ーザー、YAGレーザー、エキシマ・レーザーのいずれ
も可能であるが、開口部8内壁を滑らかにし荒らさずに
加工するには、炭酸ガスレーザーの一種であるインパク
ト・レーザー、YAGレーザー、エキシマレーザー等が
望ましい。
径より小さいものとし、かつ取り付けるべき半田ボール
9の径に応じて形成すればよい。この開口部8は絶縁性
基材Aの第1の面1側と第2の面2とで同径の通孔であ
ってもよいが、第2の面2に向って大径となるテーパー
状のヴィアホールとしてもよく、テーパー角度は1°〜
30°の範囲がよい。
用いるので、照射部分を限定するのには、マスク・イメ
ージ法、コンタクト・マスク法、コンフォーマル・マス
ク法等のマスキングを使うことができる。なお、レーザ
ー照射の方法としては、広い面積を一度に照射してマス
クでパターンを形成する方法、小さく絞りこんだレーザ
ー光を予定されたパターンに沿って移動する方法、また
は小さく絞りこんだレーザー光をスキャニングする方法
等が採用できる。
配線回路4の両面(但し裏面は開口部のみ)にニッケル
・金メッキを施す。その後に、第1の面1の中央部に半
導体チップ6を搭載し電気的に接続して、モールド樹脂
7にて封止する。上記で半導体チップ6を搭載して電気
的に接続するには、ワイヤーボンディング、フリップチ
ップボンディング等が可能であり、また絶縁性基材Aを
長尺としてあれば、連続的に工程処理が行える。
した各開口部8に、第1の面1の各パッド電極5の裏面
と電気的に接続する半田ボール9を各々固着させる。こ
れには、上記第2の面2で開口した各開口部8に、半田
ボール9を各々取り付け、リフローソルダリングして半
田を融解し固着させればよい。
るエアリア・グリッド・アレイ・パッケージが形成され
るが、該エアリア・グリッド・アレイ・パッケージは、
各半田ボール9によりマザーボードと呼ばれるプリント
基板に接続する。
グリッド・アレイ・パッケージは、そこでの基板が、従
来のものと異なり各パッド電極から配線を引き回す必要
がないので、歩留りの低下もないし、配線の引き回し部
分の絶縁や半田の流出を阻止用の液レジが不要で、コス
トダウンを図れる。
で、半田が各開口部8内に食い込むことになるから、各
パッド電極8の裏面に実装・固着した半田ボール9はシ
ュア強度(ボール接着強度)が大きくなり、剥がれ落ち
ることがなくなって、マザーボードとの接続が確実・強
固になる。
面1だけでよいし、第2の面2にパッド電極5を形成す
る必要もない。それにパッド電極5を囲む液レジも不要
となるから、製造工程が容易で簡素化されることにもな
る。
・パッケージの製造方法は、絶縁性基材Aをフレキシブ
ルなフィルム状のものとし、開口部8もボンディングパ
ッド・パッド電極・配線回路等を形成後に、第2の面2
から第1の面1のパッド電極5裏面に到達する如く、レ
ーザー加工で行うようにしてある。そのため、本発明で
は上記の各工程を経てエアリア・グリッド・アレイ・パ
ッケージを製造できるし、また長尺としたものでは、こ
の各加工時に限らず後の実装時も連続工程を用いること
が可能となり、全体の製造コストを低減させられる。
グリッド・アレイ・パッケージの製造方法の実施例を示
すものである。
酸からなるポリイミド樹脂製のフィルム(ここでは厚み
40μm)を用い、その片面即ち第1の面1に導電層と
しての銅箔3(ここでは厚み18μm)をラミネートし
て、片面銅張積層フィルム(ここでは幅48mm)とし
(図1参照)、ここではそれを長尺としておく。
1面1の銅箔3に、後ほどカットされる各区画毎に、通
常のエッチング工程(ここではサブトラクティブ法)で
パターンエッチングする。このエッチングにより、中央
部寄りで半導体チップ6を搭載する箇所の周辺に、等間
隔状で多数本の長円状のボンディングパッド10(ここ
では幅100μm,ピッチ150μm)と、周辺部に格
子点状に配列した円形のパッド電極5(ここでは外径
0.7mm)と、その両者10,5間を1対1に結合接
続する配線回路4(ここではライン/スペース50μm
/50μm)とを形成する(図2,図8参照)。
の面1にパッド電極5を形成した後において、第2の面
2から上記第1の面1の各パッド電極5の裏面の中心に
向けて、レーザー光(ここではインパクト・レーザー)
を照射し、レーザーエッチングにより基材A(絶縁層部
分)を穿孔して、上記第1の面1のパッド電極5裏面に
到達する開口部8を形成する(図3参照)。ここでの開
口部8は、第2の面2寄りほど大径のテーパー状孔で、
かつ第1の面1側がパッド電極5で閉塞されたヴィアホ
ール(ここでは内径が第2の面2側で0.5mmで、傾
斜角6度)を形成した。
の第1の面1の各ボンディングパッド10,パッド電極
5、および両者10,5間の配線回路4に、ニッケルメ
ッキ(ここでは5μm)と金メッキ(ここでは0.5μ
m)を施してから、ここでは長尺の状態のままで各区画
の中央部に半導体チップ6を搭載し(図4参照)、該半
導体チップ6と各ボンディングパッド10間を、ここで
は金線のボンディングワイヤー11で接続した。
ールド樹脂7(ここではエポキシ系樹脂)で封止した後
(図5参照)、各区画毎にパンチングで周辺の不要な部
分を切り取り、その後に上記第2の面2で開口した各開
口部8から半田ボール9(ここでは外径0.76mm)
を取り付け、リフローソルダリング工程で上記各半田ボ
ール9を融解させ、半田が各開口部8内を経て第1の面
1のパッド電極5の裏面に接続するように固着させる
(図6参照)。
ッド・アレイ・パッケージが形成されることになる。
リッド・アレイ・パッケージの製造方法によれば、簡単
な手段で多ピンの半導体が実装ができる高密度のエアリ
ア・グリッド・アレイ・パッケージを提供できるととも
に、該パッケージを低コストで製造することができる。
・パッケージやその製造方法では、そこでの基板が格子
点状に並んだ各パッド電極から外周へ配線を引き回す必
要があり、多ピン化すると引き回しが困難で歩留りが低
下し、また配線の引き回し部分の絶縁とリフローソルダ
リングでの半田の流出を阻止するため、パッド電極の内
側に縁を付ける液レジ(半田レジスト)が必要でコスト
高となり、さらにパッド電極が平面構造で、半田ボール
は実装後のシュア強力が小さく、しかも剥がれ易かっ
た。
ルを設け、半導体チップを設けた第1層とヴィアホール
内部のメッキで配線した技術は、配線の引き回しは不要
となるが、基材両面に導体層を形成して第2の面にパッ
ド電極を形成することが必要であるし、パッドを囲む液
レジも必要であった。
リッド・アレイ・パッケージの製造方法では、フレキシ
ブルなフィルム状の絶縁性基材の第1の面に、格子点状
のパッド電極付きの配線回路を形成した後において、第
2の面側から第1の面の各パッド電極の裏側へ向けてレ
ーザー加工により開口部を穿孔する工程と、その後に上
記絶縁性基材Aの第1の面1の配線回路4の表面と開口
部裏面とにニッケル・金メッキを施す工程を行うように
してある。また上記第1の面には半導体チップを搭載し
て、各配線回路に電気的に接続するとともにモールド
し、第2の面の各開口部から各パッド電極の裏面と接続
する如く半田ボールを融解し固着するようにしてある。
ア・グリッド・アレイ・パッケージは、第1の面の各パ
ッド電極付きの配線回路の裏面に、絶縁性基板の開口部
を介して半田ボールが固着され、電気的に接続されるか
ら、各パッド電極から配線を引き回す必要がないし、配
線の引き回し部分の絶縁も不要になり、歩留りの低下が
無くなる。
極裏面に接続・固着させる際に、絶縁性基板の各開口部
に半田ボールを溶融・固着して行うので、従来と異なり
半田の流出を阻止用の液レジを設けることが不要とな
り、半田ボールの設置が容易となってコストダウンを図
れる。
の開口部内に半田ボールを溶融・固着して各パッド電極
裏面に固着させたものであるから、半田ボールはシュア
強度(接続強度)が大きく、剥がれ落ちることがなくな
り、マザーボードとの接続を確実・強固に行うことがで
きる。
2の面にパッド電極を形成する必要もなく、パッド電極
を形成時に周囲を囲む液レジも不要となり、製造工程を
容易で簡素化することができる。
・アレイ・パッケージの製造方法では、絶縁性基材とし
てフレキシブルなフィルム状のものを用いており、かつ
開口部の形成はパッド電極・配線回路等を形成後におい
て、第2の面から第1の面の各パッド電極の裏面へ向け
てレーザー加工処理で行うことができる。またフレキシ
ブルなフィルム状の絶縁性基材を長尺としてあれば、連
続的に各工程を移送させながら、効率よくこのエアリア
・グリッド・アレイ・パッケージを製造でき、実装時だ
けでなくこのエアリア・グリッド・アレイ・パッケージ
の製造時も連続工程にすることができ、全体の製造コス
トを低減することができる。
ッケージの製造方法の実施例で用いる基材に、導電層を
ラミネートしたものの一部分を示す拡大縦断側面図であ
る。
の状態を示す図である。
を示す図である。
の状態を示す図である。
を示す更に拡大した縦断側面図である。
た後の状態を示す図である。
ド・アレイ・パッケージの実施例を示す拡大縦断側面図
である。
ージを示す拡大縦断側面図である。
ー
Claims (3)
- 【請求項1】フレキシブルなフィルム状である絶縁性基
材Aを用い、その第1の面1の導電層3に格子点状に配
列されたパッド電極5をもつ配線回路4を形成する工程
を経た後において、 上記絶縁性基材Aの第2の面2から第1の面へ向けてレ
ーザー加工により穿孔し、上記各パッド電極5裏面に達
する開口部8を形成する工程と、 その後に上記絶縁性基材Aの第1の面1の配線回路4の
表面と該開口部8から露呈した裏面にニッケル・金メッ
キを施す工程を行うようにしたことを特徴とする、エア
リア・グリッド・アレイ・パッケージの製造方法。 - 【請求項2】フレキシブルなフィルム状である絶縁性基
材Aを用い、 その第1の面1の導電層3に格子点状に配
列されたパッド電極5をもつ配線回路4を形成する工程
を経た後において、 上記絶縁性基材Aの第2の面2から第1の面へ向けてレ
ーザー加工により穿孔し、上記各パッド電極5裏面に達
する開口部8を形成する工程と、その後に上記絶縁性基材Aの第1の面1の配線回路4の
表面と該開口部8から露呈した裏面にニッケル・金メッ
キを施す工程と、 上記絶縁性基材Aの第1の面1の所定位置に、半導体チ
ップ6を搭載し電気的に接続した後、モールド樹脂7で
封止する工程と、 上記絶縁性基材Aの第2の面2の各開口部8から半田ボ
ール9を取り付け、リフローソルダリングして融解し、
第1の面1の各パッド電極5裏面に電気的に接続して固
着させる工程とを、 連続的に加工処理するようにした、エアリア・グリッド
・アレイ・パッケージの製造方法。 - 【請求項3】フレキシブルなフィルム状である絶縁性基
材Aを長尺とし、 その第1の面1の導電層3に格子点状
に配列されたパッド電極5をもつ配線回路4を形成する
工程を経た後において、 上記絶縁性基材Aの第2の面2から第1の面へ向けてレ
ーザー加工により穿孔し、上記各パッド電極5裏面に達
する開口部8を形成する工程と、その後に上記絶縁性基材Aの第1の面1の配線回路4の
表面と該開口部8から露呈した裏面にニッケル・金メッ
キを施す工程と、 上記絶縁性基材Aの第1の面1の所定位置に、半導体チ
ップ6を搭載し電気的に接続した後、モールド樹脂7で
封止する工程と、 上記絶縁性基材Aの第2の面2の各開口部8から半田ボ
ール9を取り付け、リフローソルダリングして融解し、
第1の面1の各パッド電極5裏面に電気的に接続して固
着させる工程とを、 連続的に移送させながら加工処理するようにした、エア
リア・グリッド・アレイ・パッケージの製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08078261A JP3080579B2 (ja) | 1996-03-06 | 1996-03-06 | エアリア・グリッド・アレイ・パッケージの製造方法 |
US08/811,810 US5994773A (en) | 1996-03-06 | 1997-03-06 | Ball grid array semiconductor package |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08078261A JP3080579B2 (ja) | 1996-03-06 | 1996-03-06 | エアリア・グリッド・アレイ・パッケージの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09246418A JPH09246418A (ja) | 1997-09-19 |
JP3080579B2 true JP3080579B2 (ja) | 2000-08-28 |
Family
ID=13657051
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08078261A Expired - Fee Related JP3080579B2 (ja) | 1996-03-06 | 1996-03-06 | エアリア・グリッド・アレイ・パッケージの製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5994773A (ja) |
JP (1) | JP3080579B2 (ja) |
Families Citing this family (66)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6284566B1 (en) * | 1996-05-17 | 2001-09-04 | National Semiconductor Corporation | Chip scale package and method for manufacture thereof |
FR2766654B1 (fr) * | 1997-07-28 | 2005-05-20 | Matsushita Electric Works Ltd | Procede de fabrication d'une carte de circuit imprime |
KR100300666B1 (ko) * | 1997-08-04 | 2001-10-27 | 기타지마 요시토시 | 수지밀봉형반도체장치와거기에사용되는회로부재및회로부재의제조방법 |
JP3549714B2 (ja) * | 1997-09-11 | 2004-08-04 | 沖電気工業株式会社 | 半導体装置 |
DE69839896D1 (de) * | 1997-10-29 | 2008-09-25 | Hitachi Chemical Co Ltd | Siloxanmodifizierte Polyamidharzzusammensetzungsklebefolie, CSP Leiterplatte und Folie und hergestelltes Halbleiterbauelement |
JPH11163022A (ja) * | 1997-11-28 | 1999-06-18 | Sony Corp | 半導体装置、その製造方法及び電子機器 |
US6671951B2 (en) * | 1999-02-10 | 2004-01-06 | Matsushita Electric Industrial Co., Ltd. | Printed wiring board, and method and apparatus for manufacturing the same |
JP2000286293A (ja) * | 1999-03-29 | 2000-10-13 | Nitto Denko Corp | 半導体装置および半導体素子実装用回路基板 |
JP3521325B2 (ja) * | 1999-07-30 | 2004-04-19 | シャープ株式会社 | 樹脂封止型半導体装置の製造方法 |
JP2004507096A (ja) * | 2000-08-18 | 2004-03-04 | シーメンス アクチエンゲゼルシヤフト | 有機電界効果トランジスタ(ofet),該有機電界効果トランジスタの製造方法、前記有機電界効果トランジスタから形成される集積回路、及び該集積回路の使用 |
US6577004B1 (en) * | 2000-08-31 | 2003-06-10 | Micron Technology, Inc. | Solder ball landpad design to improve laminate performance |
DE10044842A1 (de) * | 2000-09-11 | 2002-04-04 | Siemens Ag | Organischer Gleichrichter, Schaltung, RFID-Tag und Verwendung eines organischen Gleichrichters |
JP2004512675A (ja) * | 2000-09-22 | 2004-04-22 | シーメンス アクチエンゲゼルシヤフト | 有機デバイスのための電極及び/又は導体路、及びその製造方法 |
DE10061286C1 (de) * | 2000-12-08 | 2002-04-04 | Hollingsworth Gmbh | Vorrichtung zum Aufziehen einer Kardiergarnitur |
DE10061297C2 (de) | 2000-12-08 | 2003-05-28 | Siemens Ag | Verfahren zur Sturkturierung eines OFETs |
DE10061299A1 (de) * | 2000-12-08 | 2002-06-27 | Siemens Ag | Vorrichtung zur Feststellung und/oder Weiterleitung zumindest eines Umwelteinflusses, Herstellungsverfahren und Verwendung dazu |
DE10105914C1 (de) * | 2001-02-09 | 2002-10-10 | Siemens Ag | Organischer Feldeffekt-Transistor mit fotostrukturiertem Gate-Dielektrikum und ein Verfahren zu dessen Erzeugung |
US20020127771A1 (en) * | 2001-03-12 | 2002-09-12 | Salman Akram | Multiple die package |
SG95637A1 (en) | 2001-03-15 | 2003-04-23 | Micron Technology Inc | Semiconductor/printed circuit board assembly, and computer system |
WO2002078052A2 (de) * | 2001-03-26 | 2002-10-03 | Siemens Aktiengesellschaft | Gerät mit zumindest zwei organischen elektronischen bauteilen und verfahren zur herstellung dazu |
US6441483B1 (en) * | 2001-03-30 | 2002-08-27 | Micron Technology, Inc. | Die stacking scheme |
DE10126860C2 (de) * | 2001-06-01 | 2003-05-28 | Siemens Ag | Organischer Feldeffekt-Transistor, Verfahren zu seiner Herstellung und Verwendung zum Aufbau integrierter Schaltungen |
DE10126859A1 (de) * | 2001-06-01 | 2002-12-12 | Siemens Ag | Verfahren zur Erzeugung von leitfähigen Strukturen mittels Drucktechnik sowie daraus hergestellte aktive Bauelemente für integrierte Schaltungen |
DE10151036A1 (de) | 2001-10-16 | 2003-05-08 | Siemens Ag | Isolator für ein organisches Elektronikbauteil |
DE10151440C1 (de) * | 2001-10-18 | 2003-02-06 | Siemens Ag | Organisches Elektronikbauteil, Verfahren zu seiner Herstellung und seine Verwendung |
JP3978019B2 (ja) * | 2001-11-19 | 2007-09-19 | 矢崎化工株式会社 | 樹脂被覆鋼管における鋼管と被覆樹脂の分離回収方法、及び分離回収設備 |
DE10160732A1 (de) * | 2001-12-11 | 2003-06-26 | Siemens Ag | Organischer Feld-Effekt-Transistor mit verschobener Schwellwertspannung und Verwendung dazu |
DE10212639A1 (de) * | 2002-03-21 | 2003-10-16 | Siemens Ag | Vorrichtung und Verfahren zur Laserstrukturierung von Funktionspolymeren und Verwendungen |
DE10226370B4 (de) * | 2002-06-13 | 2008-12-11 | Polyic Gmbh & Co. Kg | Substrat für ein elektronisches Bauteil, Verwendung des Substrates, Verfahren zur Erhöhung der Ladungsträgermobilität und Organischer Feld-Effekt Transistor (OFET) |
CN1672260A (zh) * | 2002-07-31 | 2005-09-21 | 奥斯兰姆奥普托半导体有限责任公司 | 可表面安装的半导体器件及其制造方法 |
US6929981B2 (en) * | 2002-09-06 | 2005-08-16 | Advanpack Solutions Pte, Ltd. | Package design and method of manufacture for chip grid array |
WO2004063806A1 (de) * | 2003-01-09 | 2004-07-29 | Polyic Gmbh & Co. Kg | Platine oder substrat für ein organisches elektronikgerät, sowie verwendung dazu |
JP2006519483A (ja) * | 2003-01-29 | 2006-08-24 | ポリアイシー ゲーエムベーハー ウント コー、 カーゲー | 有機メモリ装置及びそのためのドライバ回路 |
DE10339036A1 (de) * | 2003-08-25 | 2005-03-31 | Siemens Ag | Organisches elektronisches Bauteil mit hochaufgelöster Strukturierung und Herstellungsverfahren dazu |
DE10340643B4 (de) * | 2003-09-03 | 2009-04-16 | Polyic Gmbh & Co. Kg | Druckverfahren zur Herstellung einer Doppelschicht für Polymerelektronik-Schaltungen, sowie dadurch hergestelltes elektronisches Bauelement mit Doppelschicht |
DE102004002024A1 (de) * | 2004-01-14 | 2005-08-11 | Siemens Ag | Organischer Transistor mit selbstjustierender Gate-Elektrode und Verfahren zu dessen Herstellung |
US7217597B2 (en) | 2004-06-22 | 2007-05-15 | Micron Technology, Inc. | Die stacking scheme |
DE102004040831A1 (de) * | 2004-08-23 | 2006-03-09 | Polyic Gmbh & Co. Kg | Funketikettfähige Umverpackung |
DE102004059464A1 (de) * | 2004-12-10 | 2006-06-29 | Polyic Gmbh & Co. Kg | Elektronikbauteil mit Modulator |
DE102004059465A1 (de) * | 2004-12-10 | 2006-06-14 | Polyic Gmbh & Co. Kg | Erkennungssystem |
DE102004059467A1 (de) * | 2004-12-10 | 2006-07-20 | Polyic Gmbh & Co. Kg | Gatter aus organischen Feldeffekttransistoren |
DE102004063435A1 (de) | 2004-12-23 | 2006-07-27 | Polyic Gmbh & Co. Kg | Organischer Gleichrichter |
DE102005009819A1 (de) | 2005-03-01 | 2006-09-07 | Polyic Gmbh & Co. Kg | Elektronikbaugruppe |
DE102005009820A1 (de) * | 2005-03-01 | 2006-09-07 | Polyic Gmbh & Co. Kg | Elektronikbaugruppe mit organischen Logik-Schaltelementen |
DE102005017655B4 (de) | 2005-04-15 | 2008-12-11 | Polyic Gmbh & Co. Kg | Mehrschichtiger Verbundkörper mit elektronischer Funktion |
DE102005031448A1 (de) | 2005-07-04 | 2007-01-11 | Polyic Gmbh & Co. Kg | Aktivierbare optische Schicht |
DE102005035589A1 (de) | 2005-07-29 | 2007-02-01 | Polyic Gmbh & Co. Kg | Verfahren zur Herstellung eines elektronischen Bauelements |
DE102005044306A1 (de) | 2005-09-16 | 2007-03-22 | Polyic Gmbh & Co. Kg | Elektronische Schaltung und Verfahren zur Herstellung einer solchen |
US7323968B2 (en) * | 2005-12-09 | 2008-01-29 | Sony Corporation | Cross-phase adapter for powerline communications (PLC) network |
US8049324B1 (en) * | 2007-05-03 | 2011-11-01 | Maxim Integrated Products, Inc. | Preventing access to stub traces on an integrated circuit package |
TWI360207B (en) | 2007-10-22 | 2012-03-11 | Advanced Semiconductor Eng | Chip package structure and method of manufacturing |
JP4991637B2 (ja) | 2008-06-12 | 2012-08-01 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
TW201041105A (en) * | 2009-05-13 | 2010-11-16 | Advanced Semiconductor Eng | Substrate having single patterned metal layer, and package applied with the same, and methods of manufacturing the substrate and package |
US20100289132A1 (en) * | 2009-05-13 | 2010-11-18 | Shih-Fu Huang | Substrate having embedded single patterned metal layer, and package applied with the same, and methods of manufacturing of the substrate and package |
US8367473B2 (en) * | 2009-05-13 | 2013-02-05 | Advanced Semiconductor Engineering, Inc. | Substrate having single patterned metal layer exposing patterned dielectric layer, chip package structure including the substrate, and manufacturing methods thereof |
US8288869B2 (en) * | 2009-05-13 | 2012-10-16 | Advanced Semiconductor Engineering, Inc. | Semiconductor package with substrate having single metal layer and manufacturing methods thereof |
TWI425603B (zh) * | 2009-09-08 | 2014-02-01 | Advanced Semiconductor Eng | 晶片封裝體 |
US8786062B2 (en) * | 2009-10-14 | 2014-07-22 | Advanced Semiconductor Engineering, Inc. | Semiconductor package and process for fabricating same |
US20110084372A1 (en) | 2009-10-14 | 2011-04-14 | Advanced Semiconductor Engineering, Inc. | Package carrier, semiconductor package, and process for fabricating same |
US8569894B2 (en) | 2010-01-13 | 2013-10-29 | Advanced Semiconductor Engineering, Inc. | Semiconductor package with single sided substrate design and manufacturing methods thereof |
TWI411075B (zh) | 2010-03-22 | 2013-10-01 | Advanced Semiconductor Eng | 半導體封裝件及其製造方法 |
JP5642473B2 (ja) * | 2010-09-22 | 2014-12-17 | セイコーインスツル株式会社 | Bga半導体パッケージおよびその製造方法 |
US9406658B2 (en) | 2010-12-17 | 2016-08-02 | Advanced Semiconductor Engineering, Inc. | Embedded component device and manufacturing methods thereof |
TW201613052A (en) * | 2014-09-30 | 2016-04-01 | Lingsen Precision Ind Ltd | Packaging structure and packaging method without planar leads in all directions |
EP3472860B1 (en) | 2016-06-20 | 2022-08-17 | Zhuzhou CRRC Times Electric Co. Ltd | A semiconductor device sub-assembly |
US11166363B2 (en) * | 2019-01-11 | 2021-11-02 | Tactotek Oy | Electrical node, method for manufacturing electrical node and multilayer structure comprising electrical node |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3838984A (en) * | 1973-04-16 | 1974-10-01 | Sperry Rand Corp | Flexible carrier and interconnect for uncased ic chips |
US5045921A (en) * | 1989-12-26 | 1991-09-03 | Motorola, Inc. | Pad array carrier IC device using flexible tape |
JP3057130B2 (ja) * | 1993-02-18 | 2000-06-26 | 三菱電機株式会社 | 樹脂封止型半導体パッケージおよびその製造方法 |
JPH06268101A (ja) * | 1993-03-17 | 1994-09-22 | Hitachi Ltd | 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板 |
US5420460A (en) * | 1993-08-05 | 1995-05-30 | Vlsi Technology, Inc. | Thin cavity down ball grid array package based on wirebond technology |
US5397921A (en) * | 1993-09-03 | 1995-03-14 | Advanced Semiconductor Assembly Technology | Tab grid array |
US5650593A (en) * | 1994-05-26 | 1997-07-22 | Amkor Electronics, Inc. | Thermally enhanced chip carrier package |
JPH0837190A (ja) * | 1994-07-22 | 1996-02-06 | Nec Corp | 半導体装置 |
JP3142723B2 (ja) * | 1994-09-21 | 2001-03-07 | シャープ株式会社 | 半導体装置及びその製造方法 |
JPH08148603A (ja) * | 1994-11-22 | 1996-06-07 | Nec Kyushu Ltd | ボールグリッドアレイ型半導体装置およびその製造方法 |
US5616958A (en) * | 1995-01-25 | 1997-04-01 | International Business Machines Corporation | Electronic package |
JP3123638B2 (ja) * | 1995-09-25 | 2001-01-15 | 株式会社三井ハイテック | 半導体装置 |
US5663593A (en) * | 1995-10-17 | 1997-09-02 | National Semiconductor Corporation | Ball grid array package with lead frame |
JP3248149B2 (ja) * | 1995-11-21 | 2002-01-21 | シャープ株式会社 | 樹脂封止型半導体装置及びその製造方法 |
US5859475A (en) * | 1996-04-24 | 1999-01-12 | Amkor Technology, Inc. | Carrier strip and molded flex circuit ball grid array |
-
1996
- 1996-03-06 JP JP08078261A patent/JP3080579B2/ja not_active Expired - Fee Related
-
1997
- 1997-03-06 US US08/811,810 patent/US5994773A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH09246418A (ja) | 1997-09-19 |
US5994773A (en) | 1999-11-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3080579B2 (ja) | エアリア・グリッド・アレイ・パッケージの製造方法 | |
US5706178A (en) | Ball grid array integrated circuit package that has vias located within the solder pads of a package | |
JP3015712B2 (ja) | フィルムキャリアおよびそれを用いてなる半導体装置 | |
JP4248761B2 (ja) | 半導体パッケージ及びその製造方法並びに半導体装置 | |
JP2748768B2 (ja) | 薄膜多層配線基板およびその製造方法 | |
US20090140415A1 (en) | Combination substrate | |
JP2009194322A (ja) | 半導体装置の製造方法、半導体装置及び配線基板 | |
JP2007266111A (ja) | 半導体装置、それを用いた積層型半導体装置、ベース基板、および半導体装置の製造方法 | |
US6544813B1 (en) | Method of making a semiconductor chip assembly with a conductive trace subtractively formed before and after chip attachment | |
US5637925A (en) | Uses of uniaxially electrically conductive articles | |
JP3937993B2 (ja) | 配線板の製造方法 | |
EP0327399A1 (en) | Method of manufacturing an uniaxially electrically conductive article | |
JP3150582B2 (ja) | エアリア・グリッド・アレイ・パッケージ用基板およびその製造方法 | |
US20040036158A1 (en) | Tab tape, method of making same and semiconductor device | |
JP2986413B2 (ja) | エアリア・グリッド・アレイ・パッケージ | |
JP2000031319A (ja) | 半導体素子搭載用基板キャリアー及びこれを用いた半 導体装置 | |
JP3988629B2 (ja) | 電子装置 | |
JPH1117309A (ja) | 電子部品の接続機構、これを用いた電子回路基板、接続機構の製造方法 | |
JP3112885B2 (ja) | 半導体部品実装モジュール | |
JP2004111544A (ja) | 多層配線基板 | |
JPH0936271A (ja) | 半導体パッケージ | |
JP4233486B2 (ja) | 回路基板の製造方法および電子部品の実装方法 | |
JP2004140160A (ja) | 配線板の製造方法及び配線板、ならびに半導体装置 | |
JP2001274203A (ja) | 2メタル基板とbga構造 | |
JPH10335547A (ja) | 電子回路装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080623 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080623 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090623 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090623 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100623 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110623 Year of fee payment: 11 |
|
LAPS | Cancellation because of no payment of annual fees |