JP4176092B2 - 樹脂封止型半導体装置およびその製造方法 - Google Patents

樹脂封止型半導体装置およびその製造方法 Download PDF

Info

Publication number
JP4176092B2
JP4176092B2 JP2005130978A JP2005130978A JP4176092B2 JP 4176092 B2 JP4176092 B2 JP 4176092B2 JP 2005130978 A JP2005130978 A JP 2005130978A JP 2005130978 A JP2005130978 A JP 2005130978A JP 4176092 B2 JP4176092 B2 JP 4176092B2
Authority
JP
Japan
Prior art keywords
terminal
semiconductor device
resin
semiconductor element
terminal portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2005130978A
Other languages
English (en)
Other versions
JP2005260270A (ja
Inventor
裕 八木
陽一 人見
誠 中村
将人 佐々木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dai Nippon Printing Co Ltd
Original Assignee
Dai Nippon Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dai Nippon Printing Co Ltd filed Critical Dai Nippon Printing Co Ltd
Priority to JP2005130978A priority Critical patent/JP4176092B2/ja
Publication of JP2005260270A publication Critical patent/JP2005260270A/ja
Application granted granted Critical
Publication of JP4176092B2 publication Critical patent/JP4176092B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、半導体素子を搭載する樹脂封止型の半導体装置(プラスチックパッケージ)に関し、特に、パッケージサイズの小型化に対応し、その実装性を向上させることができる半導体装置とその製造方法に関する。
近年、半導体装置は、高集積化、小型化技術の進歩と電子機器の高性能化と軽薄短小化の傾向(時流)から、LSIのASICに代表されるように、ますます高集積化、高機能化になってきている。
これに伴い、リードフレームを用いた封止型の半導体装置においても、その開発のトレンドが、SOJ(Small Outline J−Leaded Package)やQFP(Quad Flat Package)のような表面実装型のパッケージを経て、TSOP(Thin Small Outline Package)の開発による薄型化を主軸としたパッケージの小型化へ、さらにはパッケージ内部の3次元化によるチップ収納効率向上を目的としたLOC(Lead On Chip)の構造へと進展してきた。
しかし、樹脂封止型半導体装置パッケージには、高集積化、高機能化とともに、更に一層の多ピン化、薄型化、小型化が求めらており、上記従来のパッケージにおいてもチップ外周部分のリードの引き回しがあるため、パッケージの小型化に限界が見えてきた。
また、TSOP等の小型パッケージにおいては、リードの引き回し、ピンピッチから多ピン化に対しても限界が見えてきた。
上記のように、更なる樹脂封止型半導体装置の高集積化、高機能化が求められており、樹脂封止型半導体装置パッケージの一層の多ピン化、薄型化、小型化が求められている。
本発明は、このような状況のもと、半導体装置パッケージサイズにおけるチップの占有率を上げ、半導体装置の小型化に対応させ、回路基板への実装面積を低減できる、即ち、回路基板への実装密度を向上させることができる樹脂封止型半導体装置を提供しようとするものである。
また、同時に従来のTSOP等の小型パッケージに困難であった更なる多ピン化を実現しようとするものである。
このような目的を達成するために、本発明の樹脂封止型半導体装置は、表面側に内部端子と裏面側に外部端子を表裏一体的に有する端子部を略一平面内に複数個、それぞれ互いに電気的に独立して配置し、端子部の内部端子と半導体素子の端子とをワイヤにて電気的に接続し、各端子部の外部端子の一部を外部に露出させるように全体を樹脂封止した樹脂封止型半導体装置において、複数個の前記端子部が配置された平面に沿うように各端子部の内部端子端子部の厚さよりも薄肉のリードを一体的に連結し、かつ、各リードをそれぞれ互いに電気的に独立して配置し、前記半導体素子が複数の前記リード上に電気的に絶縁して搭載されたような構成とした。
外部に露出した外部端子面に半田からなる外部電極を備えるような構成とした。
前記半導体素子の端子は半導体素子の端子面の一対の辺の略中心部線上にそって配置されており、前記端子部は前記中心部線を挟むように対向する前記一対の各辺に沿い、それぞれ設けられているような構成とした。
本発明の樹脂封止型半導体装置の製造方法は、表面側に内部端子と裏面側に外部端子を表裏一体的に有する複数の端子部を略一平面内に互いに電気的に独立して配置し、端子部の内部端子と半導体素子の端子とをワイヤにて電気的に接続し、各端子部の外部端子の一部を外部に露出させるように全体を樹脂封止した樹脂封止型半導体装置の製造方法において、(A)導電性基板をエッチングして、表面側に内部端子を裏面側に外部端子を表裏一体的に有する複数の端子部と、前記各端子部が相互に独立して接続リードを介して一体的に連結された外枠部材と、各端子部の内部端子に一体連結され端子部の厚さよりも薄肉の半導体素子搭載用のリードと、を備えた回路部材を作成する回路部材作成工程と、(B)半導体素子搭載用のリードに半導体素子を電気的に絶縁して固着することにより搭載する半導体素子搭載工程と、(C)半導体素子の端子と回路部材の内部端子とをワイヤで電気的に接続するワイヤボンディング工程と、(D)各外部端子の一部を外部に露出させるように全体を樹脂封止する樹脂封止工程と、(E)回路部材の各接続リードを切断し、外枠部材を除去する外枠部材分離除去工程と、を備えるような構成とした。
このような本発明は、更なる樹脂封止型半導体装置の高集積化、高機能化が求められる状況のもと、半導体装置パッケージサイズにおけるチップの占有率を上げ、半導体装置の小型化に対応させ、回路基板への実装面積を低減できる、即ち、回路基板への実装密度を向上させることができる導体装置の提供を可能としたものである。本発明は、同時に従来のTSOP等の小型パッケージに困難であった更なる多ピン化を実現した樹脂封止型半導体装置の提供を可能としたものである。
以下、本発明について図面を参照しながら説明する。
はじめに、本発明の樹脂封止型半導体装置の第1の例を挙げる。
図1(a)は本発明の樹脂封止型半導体装置の第1の例の概略断面図であり、図1(b)はその内部の構成を透視した斜視図であり、図1(c)はその第2の例の概略断面図である。
図1中、100、100Aは樹脂封止型半導体装置、110は半導体素子、111は端子(パッド)、115はダイアタッチ材、120はダイパッド、130は端子部、132は内部端子部、134は外部端子部、134Aは露出部、140はワイヤ、150は封止用樹脂、160は銀めっき、170は半田からなる外部電極である。
図1に示す第1の例の樹脂封止型半導体装置100は、後述するエッチングにて外形加工された回路部材を用い作製したもので、半導体素子110を、端子(パッド)111側の面でない側にて、ダイパッド120にダイアタッチ材115を介して接着して搭載し、半導体素子110の端子(パッド)111と端子部130の内部端子部132とをワイヤ140にて電気的に接続し、且つ、端子部130の外部端子134の一部を外部に露出させ、全体を封止用樹脂150で樹脂封止したものである。
端子部130は、半導体素子110の端子(パッド)111と電気的に結線するための内部端子部132と、外部回路への接続のための外部端子部134とをその表裏に相対するように一体的に設け、略一平面内に二次元的に複数個、それぞれ互いに電気的に独立して配置されている。
図1に示す第1の例の樹脂封止型半導体装置100においては、半導体素子110の端子(パッド)111は半導体素子110の端子面の一対の辺にそって配置されており、端子部130も前記一対の辺に沿い、半導体素子110の外側にそれぞれ設けられている。
そして、図1(a)に示す半導体装置100は、ダイパッド120を端子部130の厚さより薄肉にして、一面を内部端子132の面132Aに沿うように形成したもので、その外部端子134側は、外部端子134の面134Aより内部端子側に凹んだ構造をしている。
図1(c)に示す第2の例の半導体装置100Aは、図1(a)に示す第1の例の半導体装置100の外部に露出した外部端子部の面134Aに半田からなる外部電極170を設けたものであり、回路基板へ搭載される際には、半田を溶解、固化して、外部端子部134が外部回路と電気的に接続される。
図2(a)、図2(b)に示す半導体装置は、図1(a)に示す第1の例の半導体装置100の変形例であり、図2(c)、図2(d)に示す半導体装置は、図1(c)に示す第2の例の半導体装置100Aの変形例である。
図2(a)に示す半導体装置100aは、図1(a)に示す半導体装置100において、ダイパッド120を端子部130の厚さに形成したものである。
そして、図2(b)に示す半導体装置100bは、図1(a)に示す半導体装置100において、ダイパッド120を端子部130の厚さより薄肉にして、一面を外部端子134の面134Aに沿うように形成したもので、その内部端子132側は、内部端子132の面より外部端子側に凹んだ構造をしている。
図2(c)に示す半導体装置100cは、図1(c)に示す半導体装置100Aにおいて、ダイパッド120を端子部130の厚さに形成し、且つ、外部端子134の面134Aに半田からなる外部電極170を設けたものである。
図2(d)に示す半導体装置100dは、図1(c)に示す半導体装置100Aにおいて、ダイパッド120を端子部130の厚さより薄肉にして、一面を外部端子134の面134Aに沿うように形成したもので、内部端子132側は、内部端子132の面より外部端子側に凹んだ構造をしている。
次いで、本発明の樹脂封止型半導体装置の第3の例を挙げる。
図3(a)は本発明の樹脂封止型半導体装置の第3の例の概略断面図であり、図3(b)はその内部の構成を透視した斜視図であり、図3(c)は第4の例の概略断面図である。
図3中、200、200Aは樹脂封止型半導体装置、210は半導体素子、211は端子(パッド)、215はダイアタッチ材、225はリード、230は端子部、232は内部端子部、234は外部端子部、234Aは露出部、240はワイヤ、250は封止用樹脂、260は銀めっき、270は半田からなる外部電極である。
図3(a)に示す半導体装置200は、端子部230に一体的に連結したリード225を設け、半導体素子210をダイアタッチ材215を介してリード225に搭載している点で、図1(a)に示す半導体装置100と異なるが、その他の点は同じである。
図3(c)に示す第4の例の半導体装置200Aは、図3(a)に示す第3の例の半導体装置200の外部に露出した外部端子部の面234Aに半田からなる外部電極270を設けたものであり、回路基板へ搭載される際には、半田を溶解、固化して、外部端子部234が外部回路と電気的に接続される。
尚、本発明の樹脂封止型半導体装置は、図1、図2、図3に示すように、パッケージ面積が半導体素子の面積と大きく変わらない、面積的に小型化されたパッケージであるが、厚み方向についても、略1.0mm厚以下にすることができ、薄型も同時に達成できるものである。
また、図1、図2、図3に示す例においては、外部端子部を、半導体素子の端子部(パッド部)に沿い2列に配列したが、半導体素子の端子の位置をその四辺に沿い二次元的に配置し、且つ、端子部を該半導体素子の外側に半導体素子の四辺に沿い、二次元的に配列することにより、半導体素子の、一層の多ピン化に十分対応できる。
次に、本発明の回路部材を図に基づいて説明する。
本発明の回路部材は、上記本発明の半導体装置の作製に用いられるものであるが、エッチングにより外形加工されるもので、図4(a)、図4(b)に示すように、半導体素子の端子と電気的に結線するための内部端子部と、外部回路への接続のための外部端子部とをその表裏に相対するように一体的に設けた端子部を略一平面内に複数個、それぞれ互いに独立して配置し、各端子部の外側に、各端子部ないしダイパッドを接続リードを介して一体連結し、全体を保持する外枠部を設けている。
図4(a)の回路部材300は、図1(a)に示す第1の例、図1(c)に示す第2の例の半導体装置の作製に用いられるもので、図4(a)(イ)はその平面図を示す。また、図4(b)の回路部材305は、図3(a)に示す第3の例、図3(c)に示す第4の例の半導体装置の作製に用いられるもので、図4(b)(イ)はその平面図を示す。
そして、図4(a)(ロ)、図4(b)(ロ)はそれぞれ、図4(a)(イ)、図4(b)(イ)の、C1−C2、C3−C4における概略断面であるが、実際には、エッチングの特性からそれぞれ、図4(a)(ハ)、図4(b)(ハ)のような形状となる。
尚、図2に示す半導体装置に用いられている回路部材も、その平面形状は図4(a)(イ)に示す形状と、基本的には同じであるが、図4(a)(イ)のC1−C2に相当する位置におけるダイパッド部の断面形状は異なる。
図4中、300、305は回路部材、320はダイパッド、325はリード、330は端子部、332は内部端子部、334は外部端子部、350は外枠部、352は接続リードである。
尚、図4中の点線領域は、回路部材の半導体装置作製に用いられる領域を示している。
回路部材300(305)の材質としては42合金(Ni42%のFe合金)、銅合金等が用いられ、通常のリードフレームと同様、エッチングにより外形加工できる。
次いで、図4に示す本発明の回路部材の製造方法の例、および図2に示す半導体装置に用いられる回路部材の製造方法の例を図に基づいて説明する。
先ず、図1(a)、図1(c)に示す第1の例、第2の例の半導体装置に用いられる回路部材、及び図3(a)に示す第3の例、図3(c)に示す第4の例の半導体装置に用いられる回路部材の製造を方法を図5を基に説明する。
尚、図5は、説明を分かり易くするため、端子部周辺のみを示している。
先ず、42合金(Ni42%のFe合金)等からなる、回路部材の素材である厚さ0.2mm程度の板材410を準備し、板材410の両面を脱脂等を行い良く洗浄処理した(図5(a))後、板材410の両面に感光性のレジスト420を塗布し、乾燥する。(図5(b))
次いで、板材410の両面から所定のパターン版を用いてレジストの所定の部分のみに露光を行った後、現像処理し、レジストパターンを形成する。(図5(c))
図4(a)に示す回路部材300の作製の場合は、図5(c)(イ)のように、レジストパターン421、422が形成され、図4(b)に示す回路部材305の作製の場合は、図5(c)(ロ)のように、レジストパターン423、424が形成される。
尚、レジストとしては、特に限定はされないが、重クロム酸カリウムを感光材としたガゼイン系のレジストや、東京応化株式会社製のネガ型液状レジスト(PMERレジスト)等が使用できる。
次いで、レジストパターンを耐腐蝕性膜として腐蝕液にてエッチングを行い、回路部材を作製する。(図5(d)、図5(e))
図4(a)に示す回路部材300の作製の場合は、図5(d)(イ)のように、エッチングが進行し、図5(e)(イ)のようになりエッチングが完了する。
また、図4(b)に示す回路部材305の作製の場合は、図5(d)(ロ)のように、エッチングが進行し、図5(e)(ロ)のようになりエッチングは完了する。
尚、図4(a)、図4(b)に示す回路部材の製造の場合、板材410の表裏のエッチング量を加減することにより、薄肉部430の厚さを調整することができる。
エッチングは、通常、腐蝕液として塩化第二鉄水溶液を用い、板材の両面からスプレイエッチングにて行う。
この後、レジストを剥膜して、本発明の回路部材を得る。(図5(f))
図5に示す方法は、図4に示す回路部材の製造方法の1例で、これに限定はされない。
次に、図1(a)に示す第1の例の半導体装置100の変形例として挙げられている、図2(a)、図2(c)に示す半導体装置に用いられる回路部材、および図2(b)、図2(d)に示す半導体装置に用いられる回路部材の製造方法を、図6を基に説明する。
図6も、説明を分かり易くするため、端子部周辺のみを示している。
図5に示す製造方法と同様、42合金(Ni42%のFe合金)等からなる、回路部材の素材である厚さ0.2mm程度の板材410を準備し、板材410の両面を脱脂等を行い良く洗浄処理した(図6(a))後、板材410の両面に感光性のレジスト420を塗布し、乾燥する。(図6(b))
次いで、板材410の両面から所定のパターン版を用いてレジストの所定の部分のみに露光を行った後、現像処理し、レジストパターンを形成する。(図6(c))
図2(a)、図2(c)に示す半導体装置に用いられる回路部材の作製の場合は、図6(c)(イ)のように、レジストパターン421A、422Aが形成され、図2(b)、図2(d)に示す半導体装置に用いられる回路部材の作製の場合は、図6(c)(ロ)のように、レジストパターン423A、424Aが形成される。
次いで、レジストパターンを耐腐蝕性膜として腐蝕液にてエッチングを行い、回路部材を作製する。(図6(d)、図6(e))
図2(a)、図2(c)に示す半導体装置に用いられる回路部材の作製の場合は、図6(d)(イ)のように、エッチングが進行し、図6(e)(イ)のようになりエッチングが完了する。
また、図2(b)、図2(d)に示す半導体装置に用いられる回路部材の作製の場合は、図6(d)(ロ)のように、エッチングが進行し、図6(e)(ロ)のようになりエッチングは完了する。
この後、レジストを剥膜して、本発明の回路部材を得る。(図6(f))
上記の回路部材の製造方法は、1ケの半導体装置を作製するために必要な回路部材1ケの製造方法であるが、通常は生産性の面から、回路部材をエッチング加工する際、図4に示す回路部材を複数個面付けした状態で作製し、上記の工程を行う。この場合は、図4に示す外枠部350の一部に連結する枠部(図示していない)をリードフレームの外側に設けて面付け状態とする。
次いで、本発明の半導体装置の製造方法を図7に基づいて簡単に説明する。
図4(a)に示す回路部材300を用いた場合について説明する。
先ず、図5のようにして外形加工して作製された、図4(a)に示す回路部材300を用意する。(図7(a))
次いで、洗浄処理等を施した後、内部端子部332表面部に銀めっき処理を行い、銀めっき部510を設ける。(図7(b))
尚、銀めっきに代え、金めっきやパラジウムめっきでも良い。
次いで、半導体素子520をダイアタッチ材525によりダイパッド320に、その端子面側でない面にて搭載し、半導体素子520の端子522と、内部端子部332の銀めっき部510とをワイヤ540にて電気的に接続する。(図7(c))
この後、端子部330の外部端子部334の一部を外部に露出させ、全体を封止用樹脂で樹脂封止する。(図7(d))
更に、必要に応じて、端子部330の露出した外部端子部334の一面334Aに半田からなる外部電極560を形成する。(図7(e))
次いで、回路部材300の各接続リード352をプレスにより切断し、外枠部350を除去する。(図7(f1)、図7(f2))
尚、半田からなる外部電極560の作製は、スクリーン印刷による半田ペースト塗布や、リフロー等でも、回路基板と半導体装置との接続に必要な量の半田が得られれば良い。
以上、本発明の半導体装置の製造方法を説明したが、回路部材は、図4(a)に示すものに限定はされない。
更に、本発明の回路部材の実施例を挙げて、図4に基づいて説明する。
図4(a)に示す回路部材300で、42合金(Ni42%のFe合金)からなり、端子部の厚さを0.2mmとする回路部材を、図5に示すエッチング方法にて作製して得た後、図7に示す半導体装置の作製方法により、図1に示す半導体装置を作製したが、品質的には特に問題はなかった。
同様に、図4(b)に示す回路部材305で、銅合金からなり、端子部の厚さを0.2mm、リード部の厚さ0.05mmとした回路部材を、図5に示すエッチング方法にて作製して得た後、図7に示す半導体装置の作製方法により、図3に示す半導体装置を作製したが、特に問題はなかった。
半導体素子を搭載する樹脂封止型の半導体装置(プラスチックパッケージ)の製造に有用である。
本発明の樹脂封止型半導体装置の第1の例、第2の例を示した図 本発明の樹脂封止型半導体装置の第1の例、第2の例の変形例を示した図 本発明の樹脂封止型半導体装置の第3の例、第4の例を示した図 本発明の回路部材を示した図 本発明の回路部材の製造工程図 本発明の回路部材の製造工程図 本発明の樹脂封止型半導体装置の製造工程図
符号の説明
100、100A 樹脂封止型半導体装置
110 半導体素子
111 端子(パッド)
115 ダイアタッチ材
120 ダイパッド
130 端子部
132 内部端子部
134 外部端子部
134A 露出面
140 ワイヤ
150 封止用樹脂
160 銀めっき
170 半田からなる外部電極
200、200A 樹脂封止型半導体装置
210 半導体素子
211 端子(パッド)
215 ダイアタッチ材
225 リード
230 端子部
232 内部端子部
234 外部端子部
234A 露出面
240 ワイヤ
250 封止用樹脂
260 銀めっき
270 半田からなる外部電極
300、305 回路部材
320 ダイパッド
325 リード
330 端子部
332 内部端子部
334 外部端子部
350 外枠部
352 接続リード
410 板材
420 レジスト
421、422、423、424 レジストパターン
421A、422A、423A、424A レジストパターン
430 薄肉部
500、500A 半導体装置
510 銀めっき
520 半導体素子
522 端子(パッド)
525 ダイアタッチ
540 ワイヤ
550 封止用樹脂
560 半田からなる外部電極

Claims (4)

  1. 表面側に内部端子と裏面側に外部端子を表裏一体的に有する端子部を略一平面内に複数個、それぞれ互いに電気的に独立して配置し、端子部の内部端子と半導体素子の端子とをワイヤにて電気的に接続し、各端子部の外部端子の一部を外部に露出させるように全体を樹脂封止した樹脂封止型半導体装置において、
    複数個の前記端子部が配置された平面に沿うように各端子部の内部端子端子部の厚さよりも薄肉のリードを一体的に連結し、かつ、各リードをそれぞれ互いに電気的に独立して配置し、前記半導体素子が複数の前記リード上に電気的に絶縁して搭載されたことを特徴とする樹脂封止型半導体装置。
  2. 外部に露出した外部端子面に半田からなる外部電極を備えることを特徴とする請求項1に記載の樹脂封止型半導体装置。
  3. 前記半導体素子の端子は半導体素子の端子面の一対の辺の略中心部線上にそって配置されており、前記端子部は前記中心部線を挟むように対向する前記一対の各辺に沿い、それぞれ設けられていることを特徴とする請求項1または請求項2に記載の樹脂封止型半導体装置。
  4. 表面側に内部端子と裏面側に外部端子を表裏一体的に有する複数の端子部を略一平面内に互いに電気的に独立して配置し、端子部の内部端子と半導体素子の端子とをワイヤにて電気的に接続し、各端子部の外部端子の一部を外部に露出させるように全体を樹脂封止した樹脂封止型半導体装置の製造方法において、
    (A)導電性基板をエッチングして、表面側に内部端子を裏面側に外部端子を表裏一体的に有する複数の端子部と、前記各端子部が相互に独立して接続リードを介して一体的に連結された外枠部材と、各端子部の内部端子に一体連結され端子部の厚さよりも薄肉の半導体素子搭載用のリードと、を備えた回路部材を作成する回路部材作成工程と、
    (B)半導体素子搭載用のリードに半導体素子を電気的に絶縁して固着することにより搭載する半導体素子搭載工程と、
    (C)半導体素子の端子と回路部材の内部端子とをワイヤで電気的に接続するワイヤボンディング工程と、
    (D)各外部端子の一部を外部に露出させるように全体を樹脂封止する樹脂封止工程と、
    (E)回路部材の各接続リードを切断し、外枠部材を除去する外枠部材分離除去工程と、を備えることを特徴とする樹脂封止型半導体装置の製造方法。
JP2005130978A 1997-04-02 2005-04-28 樹脂封止型半導体装置およびその製造方法 Expired - Lifetime JP4176092B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005130978A JP4176092B2 (ja) 1997-04-02 2005-04-28 樹脂封止型半導体装置およびその製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP9788597 1997-04-02
JP2005130978A JP4176092B2 (ja) 1997-04-02 2005-04-28 樹脂封止型半導体装置およびその製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP9201001A Division JPH10335566A (ja) 1997-04-02 1997-07-11 樹脂封止型半導体装置とそれに用いられる回路部材、および樹脂封止型半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2005260270A JP2005260270A (ja) 2005-09-22
JP4176092B2 true JP4176092B2 (ja) 2008-11-05

Family

ID=35085624

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005130978A Expired - Lifetime JP4176092B2 (ja) 1997-04-02 2005-04-28 樹脂封止型半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP4176092B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4551461B2 (ja) * 2008-03-10 2010-09-29 吉川工業株式会社 半導体装置とこれを備えた通信機器及び電子機器

Also Published As

Publication number Publication date
JP2005260270A (ja) 2005-09-22

Similar Documents

Publication Publication Date Title
US6465734B2 (en) Resin sealed semiconductor device, circuit member for use therein and method of manufacturing circuit member
US7307347B2 (en) Resin-encapsulated package, lead member for the same and method of fabricating the lead member
KR100297464B1 (ko) 수지봉지형반도체장치와그것에사용되는회로부재및수지봉지형반도체장치의제조방법
JP3475306B2 (ja) 樹脂封止型半導体装置の製造方法
JP3947292B2 (ja) 樹脂封止型半導体装置の製造方法
JPH098207A (ja) 樹脂封止型半導体装置
JP2005057067A (ja) 半導体装置およびその製造方法
JP2006210807A (ja) 半導体装置の製造方法
JPH10335566A (ja) 樹脂封止型半導体装置とそれに用いられる回路部材、および樹脂封止型半導体装置の製造方法
JP2000091488A (ja) 樹脂封止型半導体装置とそれに用いられる回路部材
JP5850347B2 (ja) 樹脂封止型半導体装置
JP2000332162A (ja) 樹脂封止型半導体装置
JP4176092B2 (ja) 樹脂封止型半導体装置およびその製造方法
JPH1154663A (ja) 樹脂封止型半導体装置とそれに用いられる回路部材、および回路部材の製造方法
JP4357728B2 (ja) 樹脂封止型半導体装置
JP3992877B2 (ja) 樹脂封止型半導体装置の製造方法
JP2005260271A (ja) 樹脂封止型半導体装置用の回路部材
JP3884552B2 (ja) 半導体装置とそれに用いられる回路部材および半導体装置の製造方法
JP3699573B2 (ja) 半導体装置とそれに用いられる回路部材およびそれらの製造方法
JP3908695B2 (ja) 樹脂封止型半導体装置
JPH1174411A (ja) 樹脂封止型半導体装置とそれに用いられる回路部材
KR100384335B1 (ko) 반도체패키지와 그 제조방법
JP3802500B2 (ja) リードフレーム

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070416

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080422

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080623

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080729

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080819

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110829

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110829

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120829

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120829

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130829

Year of fee payment: 5

EXPY Cancellation because of completion of term