JP2003224242A - 積層型半導体装置及びその製造方法 - Google Patents

積層型半導体装置及びその製造方法

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Abstract

(57)【要約】 【課題】 実装基板上に、複数の半導体チップを３次元
実装する積層型半導体装置及びその製造方法を得る。 【解決手段】 実装基板１上に、同じサイズの半導体チ
ップ１０、２０、３０を接着フィルム５０で接着して積
層する。各半導体チップ電極の裏面側には、実装基板１
と各半導体チップの電極とを接続する配線が接触しない
ように切欠き１７、２７、３７を設ける。各半導体チッ
プの電極１６、２６、３６と実装基板１上の電極６とを
ボンディングワイヤによって接続し、３次元実装の積層
型半導体装置が得られる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、積層型半導体装置
及びその製造方法に関し、更に詳しくは、複数の半導体
チップを積層した積層型半導体装置及びその製造方法に
関する。
【０００２】
【従来の技術】近年、電子機器は、高機能化と共に、サ
イズの小型化が進んでいる。この小型化は、半導体装置
の集積度が増し、所定の機能を小型の装置で実現できる
ことによるところが大きい。電子機器を、更に小型化す
るには、半導体装置を効率よく搭載し、その実装面積を
小さくすることが重要となる。
【０００３】実装面積を小さくする技術として、１つの
半導体装置のパッケージ内に複数の半導体チップを３次
元的に積層するものが知られている。図７は、従来の３
次元実装の半導体装置を示している。この半導体装置
は、３つの半導体チップ１１０、１２０、１３０を重ね
て積層し、各半導体チップ間を接着剤で接着した後に、
各半導体チップの電極１１６、１２６、１３６を、ワイ
ヤボンディングによって実装基板１上の電極６に接続す
ることで得られる。
【０００４】
【発明が解決しようとする課題】ところで、３次元実装
に用いられる半導体チップは、積層しても各々の電極パ
ッドが露出するような組み合わせでなくてはならない。
つまり、図７の構造では、最下段の半導体チップ１１０
は、その上段の半導体チップ１２０より大きく、最上段
の半導体チップ１３０は、その下段の半導体チップ１２
０より小さい組み合わせの半導体チップのみが、３次元
実装可能となる。このため、３次元実装される半導体チ
ップは、そのサイズについて組み合わせが制限されると
いう問題があった。
【０００５】一方、同一サイズの半導体チップを積層し
て３次元実装する方法としては、以下の２つの方法があ
る。図８は、従来の同一サイズの半導体チップを積層し
た３次元実装の一例を示している。この半導体装置は、
実装基板１上に、２つの半導体チップ２１０、２２０を
３次元実装する。
【０００６】一方の半導体チップ２１０は、フリップチ
ップ接続等の技術により、半導体チップの電極パッド２
１４を有する表面を実装基板１側に、裏面を上面にして
実装される。他方の半導体チップ２２０は、その裏面と
半導体チップ２１０の裏面とを接着剤によって接着し、
半導体チップ２２０の電極パッド２２４と実装基板１上
の電極６とを、ボンディングワイヤにより接続する。こ
の半導体装置では、同一サイズの半導体チップを積層で
きるのは２枚までであり、３枚枚目以降の半導体チップ
は、前述の図７のように、サイズの異なる半導体チップ
を積層しなくてはならない。
【０００７】図９は、従来の同一サイズの半導体チップ
を３次元実装した別の例を示している。この半導体装置
は、３つの半導体チップ２１０、２２０、２３０を、そ
れぞれの半導体チップ間にスペーサ２４０を介して積層
して３次元実装する。スペーサ２４０には、板状のシリ
コンなどが用いられ、半導体チップの電極パッドと実装
基板の電極とを接続する際に、配線が上層の半導体チッ
プと接触しないようにする。この場合には、積層する半
導体チップの数に制限はないが、各半導体チップの間に
スペーサ２４０が必要となり、製造工程が増大する。
【０００８】上記従来の３次元実装の半導体装置におけ
る問題を解決する技術として、特開２０００−５８７４
２、及び、特開２００１−１５６２５０には、同じサイ
ズの半導体チップを３次元実装するものが記載されてい
る。何れの公報に記載の半導体装置も、同じサイズの半
導体チップを、所望の数だけ積層することができる。し
かし、特開２０００−５８７４２の半導体装置で３次元
実装できるのは、電極パッドの位置がチップ外縁部に位
置している、３次元実装に用いられるのを前提に設計さ
れた半導体チップのみである。また、特開２００１−１
５６２５０の半導体装置は、半導体チップがウエハから
切り離された後に電極を形成するため、製造工程が増大
し、また、電極が傾斜部に作られているため、高度な製
造技術が必要となる。
【０００９】本発明は、同じサイズの半導体チップを、
多数、かつ、簡易に３次元実装可能な積層型半導体装置
を得ることを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の積層型半導体装置は、複数の半導体チップ
を実装基板上に積層して成る積層型半導体装置におい
て、各半導体チップが、チップ上部に形成された複数の
電極パッドと、該電極パッドの夫々の上面からチップ外
縁部に向かってチップ上に伸びる配線パターンと、チッ
プ外縁部の下面側に形成された切欠きであって、当該半
導体チップの下段に配設された半導体チップの前記配線
パターンのチップ外縁部の端部を露出する切欠きとを有
し、前記各半導体チップの各配線パターンの端部と、実
装基板に形成された各電極パッドとが、ボンディングワ
イヤによって接続されることを特徴とする。
【００１１】本発明の積層型半導体装置は、切欠きを有
することで、半導体チップが、その下に位置する半導体
チップと実装基板とを接続する配線に接触することな
く、３次元実装が可能である。また、半導体チップ上に
配線パターンを形成し、電極を再配置するので、半導体
チップが、電極パッドの位置が半導体チップの外縁部に
配置されていないシングルパッケージ用の半導体チップ
であっても、簡易に３次元実装に用いることができる。
【００１２】本発明の積層型半導体装置の製造方法は、
上記積層型半導体装置を製造する方法であって、複数の
半導体チップを構成するウエハの各半導体チップの境界
部にまたがる半導体ウエハの底面にＶ字状の切欠きを形
成するステップを有することを特徴とする。
【００１３】本発明の積層型半導体装置の製造方法で
は、ダイシングソーを用いるなどして半導体チップを削
る、又は、マスクパターンをエッチングするなどの方法
により、半導体チップの裏面側にＶ字状の切欠きを形成
する。これにより、半導体チップの３次元実装が可能と
なる。本方法によると、半導体チップを切り離した後
に、電極を形成する必要はなく、簡易に３次元実装に用
いる半導体チップを製造できる。
【００１４】本発明の積層型半導体装置では、前記切欠
きは、各配線パターン毎に形成され、チップ側壁からチ
ップ底面に向かって斜めに伸びる斜面を有することが好
ましい。この場合、半導体チップ裏面の切欠きを必要最
小限にすることができ、半導体チップ外縁部の強度を大
きく損なうことがない。
【００１５】また、本発明の積層型半導体装置は、前記
複数の半導体チップが同じサイズを有することが好まし
い。本発明の積層型半導体装置には、サイズの異なる半
導体チップを用いる必要はない。このため、同じ回路構
成を持つ半導体チップの複数を、３次元実装することも
できる。
【００１６】
【発明の実施の形態】以下、図面を参照し、本発明の実
施形態例に基づいて、本発明を更に詳細に説明する。図
１は、本発明の第１実施形態例の積層型半導体装置を示
している。本実施形態例の積層型半導体装置は、実装基
板１上に、同じサイズの半導体チップ１０、２０、３０
を接着フィルム５０を介して積層して３次元実装し、各
半導体チップの電極１６、２６、３６と実装基板１上の
電極６とを、ボンディングワイヤによって接続してい
る。
【００１７】図２は、図１の半導体チップを、その裏面
側から見た斜視図として示している。半導体チップ１０
の裏面側は、電極１６の裏面側の一辺が、同図に示すよ
うに斜めに削除されている。このような半導体チップ１
０を、図１のように積層すると、各半導体チップ電極の
裏面側には、実装基板１と各半導体チップの電極とを接
続する際に、配線が半導体チップに触れないような、接
触を回避するための切欠き１７、２７、３７が形成され
る。
【００１８】また、各半導体チップは、３次元実装を前
提に設計されていないため、電極パッド１４、２４、３
４の位置が、半導体チップの外縁部より内側に位置して
いる。このため、各半導体チップには、各電極パッドの
上に、メタル層と絶縁層とが積層され、電極が再配置さ
れている。この、半導体チップの外縁部に再配置された
電極１６、２６、３６を使用することで、電極パッドを
使用して実装基板１と接続するのに比して、切欠きの量
を減少させることができる。
【００１９】図３は、本実施形態例の積層型半導体装置
の製造方法をフローチャートとして示している。図３に
示す積層型半導体装置の製造方法は、半導体チップの製
造工程（ステップＳ１からステップＳ４まで）と、半導
体チップの３次元実装工程（ステップＳ５からステップ
Ｓ９まで）とからなる。図４は、図３の半導体チップの
製造工程を工程毎に示している。また、図５は、図３の
半導体チップの３次元実装工程を工程毎に示している。
図３と、図４及び図５とを参照して、本実施形態例の積
層型半導体装置の製造方法を説明する。
【００２０】まず、図４（ａ）に示すように、半導体チ
ップがウエハから切り離される前に、メタル層１２と絶
縁層１３とをウエハ上に積層する再配線技術により、電
極位置を、電極パッド１４から、電極１６の位置に再配
置する（ステップＳ１）。次いで、同図（ｂ）に示すよ
うに、ウエハ裏面に接着フィルム５０を貼付する（ステ
ップＳ２）。
【００２１】次いで、図４（ｃ）に示すように、ダイシ
ングソー６０でウエハ裏面から表面に向かって適当な深
さまで削り、ウエハに溝を形成する（ステップＳ３）。
この溝は、半導体チップを３次元実装した際に、チップ
裏面側の切欠き１７となるため、下層に位置する半導体
チップの配線と干渉しない深さにまで削る。更に、同図
（ｄ）に示すように、ダイシングソー６０よりも細いダ
イシングソー７０で溝の中央部を削り、ウエハを個別の
半導体チップに切り分ける（ステップＳ４）。ここまで
が、３次元実装に使用される半導体チップの製造工程で
ある。
【００２２】３次元実装工程では、図５（ａ）に示すよ
うに、接着フィルム５０を使用し、半導体チップ１０
を、実装基板１上の所定の位置に、熱圧着により接着す
る（ステップＳ５）。接着された後に、実装基板１上の
電極６と、半導体チップ１０の電極１６とを、同図
（ｂ）に示すように、ボンディングワイヤによって接続
する（ステップＳ６）。
【００２３】次いで、次段の半導体チップである２段目
の半導体チップ２０を、図５（ｃ）に示すように半導体
チップ１０の上に熱圧着によって接着する（ステップＳ
７）。更に、半導体チップ２０の電極２６と、実装基板
１の電極６とを、同図（ｄ）に示すように、ボンディン
グワイヤによって接続する（ステップＳ８）。
【００２４】積層すべき半導体チップがまだあるときに
は、ステップＳ７に戻り、更に半導体チップを積層す
る。積層すべき半導体チップがないときには、３次元実
装の工程を終了し、製品として出荷するための次の工程
へ進む。３つの半導体チップを積層する例では、ステッ
プＳ７に戻り、半導体チップ２０の上に、半導体チップ
３０を積層して、ステップＳ８で半導体チップ３０と実
装基板１と接続して、同図（ｅ）に示す、３つの半導体
チップが積層された３次元実装の積層型半導体装置が得
られる。
【００２５】本実施形態例の積層型半導体装置では、同
じサイズの半導体チップを、従来に比して簡易に、か
つ、多く積層することができる。また、半導体チップ
が、３次元実装に使用されることを想定して設計されて
いないシングルパッケージ用の半導体チップであって
も、再配線技術により電極を半導体チップの外縁部に再
配置する。この再配置された電極の形成は、半導体チッ
プを切り離す前に行うことができる。このため、簡易に
３次元実装に用いることができる。
【００２６】図６は、本発明の第２実施形態例の積層型
半導体装置に使用される半導体チップを、その裏面側か
ら見た斜視図として示している。本実施形態例は、先の
実施形態例とは、ステップＳ３で形成される半導体チッ
プの溝の形成方法、及び、その形状が異なる。本実施形
態例では、ステップＳ３では、半導体チップ１０の裏面
側をフォトマスクでマスクし、エッチング処理をして、
図６に示すように、電極１６の裏側部分のみに切欠き１
７を形成する。
【００２７】本実施形態例では、先の実施形態例に比し
て、半導体チップの製造工程が複雑になるが、接触を避
けるための切欠きを必要最小限にすることができる。こ
のため、半導体チップ外縁部の曲げ強度が増し、ボンデ
ィングワイヤを行う際の加圧力を上げることが可能にな
り、ワイヤボンディングの接続信頼性が向上する。
【００２８】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の積層型半導体装置及びその
製造方法は、上記実施形態例にのみ限定されるものでな
く、上記実施形態例の構成から種々の修正及び変更を施
した積層型半導体装置及びその製造方法も、本発明の範
囲に含まれる。
【００２９】
【発明の効果】以上説明したように、本発明の積層型半
導体装置及びその製造方法は、半導体チップを積層した
際に、その半導体チップの電極配線と、その上段の半導
体チップの裏面とが接触しない切欠きを有するため、同
じサイズの半導体チップを簡易に、かつ、多く積層する
ことができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態例の積層型半導体装置の
示す断面図。
【図２】図１の半導体チップ１０を裏面側から見た斜視
図。
【図３】本発明の第１実施形態例の積層型半導体装置の
製造方法を示すフローチャート。
【図４】図３の半導体チップ製造工程を、工程毎に示す
断面図。
【図５】図３の３次元実装工程を、工程毎に示す断面
図。
【図６】本発明の第２実施形態例の積層型半導体装置に
用いられる半導体チップを裏面側から見た斜視図。
【図７】従来の３次元実装の半導体装置を示す断面図。
【図８】従来の同じサイズの半導体チップを３次元実装
する半導体装置の一例を示す断面図。
【図９】従来の同じサイズの半導体チップを３次元実装
する半導体装置の別の例を示す断面図。
【符号の説明】
１：実装基板 １０、２０、３０：半導体チップ １２：絶縁層 １３：メタル層 １４、２４、３４：電極パッド ６、１６、２６、３６：電極 １７、２７、３７：切欠き ５０：接着フィルム ６０、７０：ダイシングソー １１０、１２０、１３０、２１０、２２０、２３０：半
導体チップ ２４０：スペーサ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 複数の半導体チップを実装基板上に積層
    して成る積層型半導体装置において、 各半導体チップが、チップ上部に形成された複数の電極
    パッドと、該電極パッドの夫々の上面からチップ外縁部
    に向かってチップ上に伸びる配線パターンと、チップ外
    縁部の下面側に形成された切欠きであって、当該半導体
    チップの下段に配設された半導体チップの前記配線パタ
    ーンのチップ外縁部の端部を露出する切欠きとを有し、 前記各半導体チップの各配線パターンの端部と、実装基
    板に形成された各電極パッドとが、ボンディングワイヤ
    によって接続されることを特徴とする積層型半導体装
    置。
  2. 【請求項２】 前記切欠きは、各配線パターン毎に形成
    され、チップ側壁からチップ底面に向かって斜めに伸び
    る斜面を有する、請求項１に記載の積層型半導体装置。
  3. 【請求項３】 前記複数の半導体チップが同じサイズを
    有する、請求項１又は２に記載の積層型半導体装置。
  4. 【請求項４】 請求項１〜３に記載の積層型半導体装置
    を製造する方法であって、 複数の半導体チップを構成するウエハの各半導体チップ
    の境界部にまたがる半導体ウエハの底面にＶ字状の切欠
    きを形成するステップを有することを特徴とする積層型
    半導体装置の製造方法。
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