JPS61113252A - 半導体装置 - Google Patents

半導体装置

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JPS61113252A
JPS61113252A JP59236483A JP23648384A JPS61113252A JP S61113252 A JPS61113252 A JP S61113252A JP 59236483 A JP59236483 A JP 59236483A JP 23648384 A JP23648384 A JP 23648384A JP S61113252 A JPS61113252 A JP S61113252A
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chip
chips
wiring
semiconductor
semiconductor device
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伸夫 佐々木
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元雄 中野
Junji Sakurai
桜井　潤治
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置に係り、特にＬＳＩにおける新たな
チップオンチップ構造に関する。
ｒｃはＬＳＩ、ＶＬＳＩと微細化、高集積化されている
が、それは高集積化する程、高速動作など、動作特性が
向上するメリットがあるからである。
ところが、微細化にも限度があって、それに原因したチ
ップ歩留の低下が顕著になってきた。従って、更に高集
積化してチップ（以下、半導体チップを略してチップと
呼ぶ）を大型化し、多数の微細素子を形成すれば、チッ
プ歩留が著しく低下する。この歩留の低下を防止し、更
に高集積化を推進するために現在、実装構造として、複
数個の比較的小型のチップをパッケージに収容して、集
積度を高める構造や、複数個の同様のパフケージを立体
的に積み重ねる構造が考案されている。
−４、デバイス的に、レーザアニールを利用して、絶縁
膜上に半導体層を形成し、その半導体層に素子を作成し
て、これを積み上げて三次元化するＳＯＩ構造が検討さ
れており、このＳＯＩ構造は現在、最も高集積化、高性
能化の可能な構造と考えられるが、このような三次元デ
バイスには未解決の問題が多く、未だ実用化・量産化に
は至っていない状況である。
しかしながら、高集積化する程、高性能化されるから、
現在、容易に作成が可能な実装技術によって、出来るだ
け高集積化・小型化することが要望されている。
［従来の技術］ 第５図は上記した比較的小型の千ノブ、例えば１Ｏｆｌ
角、厚さ２００μｍ程度のチップを複数個、パンケージ
に収容した構造例を示しており、本例は２個のチップ１
をパッケージ２に搭載し、それぞれのチップからパンケ
ージにワイヤーをボンディングして、結線を行なった例
で、このような構造が現在、最も実用化の容易な高集積
化実装構造である。
［発明が解決しようとする問題点］ しかし、第５図のような構造は、従来の１個のチップを
搭載したパフケージを、２つ併せた構造にほぼ類似して
、実装面積はやや小型化するものの、従来の２つのパッ
ケージを並列にした構造と余り差はない。即ち、それだ
けパンケージが大きくなって、余り高集積化、高密度化
された構造とは云えない。
また、上記「産業上の利用分野」で説明したパンケージ
を立体的に積み重ねる構造は、従来の１個のチップを搭
載したパッケージを積み重ねるだけの構造であり、それ
らの相互間に間隙が必要であり、これも余り高集積化、
高密度化されたとは云えず、ただ平面的に小型化したに
過ぎない。
他方、立体的にチップだけを積み重ねる構造が検討され
ているが、それはスルーホールをチップの内部又は周縁
に設け、このスルーホールによって、チップを上下に接
続する構造で、膜厚２００〜３００μｍの厚いチップ基
板にスルーホールを形成することは、デバイス的に極め
て難しく、実用化には程遠いものである。
本発明は、現在のデバイス技術で容易に作成が可能で、
且つ、高集積化、高密度化できる構造の半導体装置を提
案するものである。
［問題点を解決するための手段］ その問題は、複数の半導体チップを相互に接着して積層
し、且つ、上層に積層する半導体チップになるほど小型
化して、該半導体チップの表面周囲に配線を表出させ、
該複数の半導体チップ側面を階段状として、該階段状部
分に前記表出させた半導体チップの表面配線の上下相互
間を接続する配線が設けられている半導体装置によって
解決される。
例えば、上記半導体チップを接着する接着剤を有機樹脂
とし、上記表出させた半導体チップの表面配線を多結晶
シリコンとし、且つ、上記半導体チップの表面配線の上
下相互を接続する配線をアルミニウム、またはアルミニ
ウム合金として、上記構造の半導体装置を構成する。
［作用］ 即ち、本発明は複数の半導体チップを接着剤によって接
着して積み上げる。且つ、半導体チップを上層になるほ
ど小さくして、チップの四方周囲又は二側面に表面の配
線を露出させ、かくして複数のチップの側面を階段状と
して、階段状部分に複数の半導体チ・ノブの表面配線相
互間を接続する配線を設ける。
このような構造は、階段状の一側面を電極材料に対向さ
せて、蒸着又はスパッタして被着し、更に、同様の状態
で露光して、階段面に断線の心配のない配線を形成する
ことができる。
従って、本発明にかかる半導体装置は著しく高密度化で
きて、パッケージも小型化し、集積度が向上する。
［実施例］ 以下９図面を参照して実施例によって詳細に説明する。
第１図は本発明にかかる半導体装置の一実施例として、
セラミックパッケージ形式の半導体装置の断面図を示し
ており、本例は３個のチップ３ａ。
３ｂ、　３ｃを積層してあり、下層のチ・ノブ３ａが最
も大きく、上層のチップ３ｃが最も小さくて、中央のチ
ップ３ｂがその中間の大きさである。
チップ３ｃとチップ３ｂとはエポキシ樹脂４で接着して
おり、同様に、チップ３ｂとチップ３ａともエポキシ樹
脂４で接着しである。この接着は常温で行なえるから、
チップ内のＩＣ特性を変動させる心配がなく、極めて好
都合である。
かくして、側面をジグザグの階段状に作成しているが、
上層に接着したチップよりはみ出たチ・ノブ表面には、
カバー絶縁膜を除去して配線を露出させており、そのチ
ップ表面の配線を上下接続配線５によって、階段状の側
面で結線している。このような結線は後記するように、
容易に形成することができる。
かように積層した３層チップを、エポキシ樹脂６でセラ
ミックパッケージ１０に接着し、下層のチップ３ａとパ
ッケージとをワイヤー１１でボンディングして結線する
。
このような構造にすれば、複数のチップを積層してもパ
ッケージは余り大きくならず、非常に高集積化、高密度
化することができる。例えば、上記の３個のチップを積
層すると、その厚みは０．５額Ｘ３（［１ｉｌ＝１．５
ｎ＋程度となる。従って、１０個のチップを積層しても
、端々０．５ｆｌＸ１０個＝５ｔｍ位である。ここに、
厚み０．５ｆｉは０．２〜０．３ｆｉのチップ厚に接着
樹脂を加えた厚みである。
第２図は積層した複数のチ・ノブの部分斜視図を示して
おり、７は露出させた多結晶シリコンからなるチップ表
面の配線、５はアルミニウムからなるチップ側面の上下
接続配線である。このように、チップ表面に露出させる
配線材料と、チップ側面の上下接続配線材料とは異なる
材料にする。そうすれば、側面配線をチップ表面の配線
とは無関係にパターンニングできるからである。
次に、チップ側面の配線方法を説明すると、まず、絶縁
カバー膜を除去して、チップ表面の多結晶シリコン配線
７を露出させ、そのような複数のチップをエポキシ樹脂
４で所要個数すべて接着した後、その側面を蒸着材に対
向させて、膜厚１μｍ程度のアルミニウムを蒸着させる
。次いで、その上にレジスト膜を塗布して露光し、レジ
スト膜パターン１２（第３図参照）を形成する。この場
合も、複数チップの側面をマスク、光源に対向させて行
なう。第３図は複数のチップに上下接続配線を形成する
ための、蒸着方向、露光方向を示しており、矢印がその
方向である。次いで、レジスト膜パターンをマスクにし
て、余分のアルミニウムを燐酸でエツチング除去しく多
結晶シリコンはエツチングされない）、側面の接続配線
が仕上げられる。
この時、チップ表面に設ける多結晶シリコン配線７は微
細に形成されるが、この側面には十分の面積余裕を取り
、作成するアルミニウム配線５を幅広く、且つ、広い間
隙にして、例えば幅１００μｍ。
間隙１１程度の配線パターンを形成する。そうすれば、
上記したように凹凸の多い階段状の面にも断線の恐れの
ないパターンが形成される。そのため、本発明は容易に
実施が可能な実装構造となる。
次に、第４図は本発明にかかる他の実施例として、プラ
スチックモールド形式の半導体装置の断面図を示してお
り、１３はリードフレーム、１４はモールド（点線で示
す）で、このようなモールド形式はも勿論可能である。
なお、本発明にかかる構造の半導体装置は、最下層のチ
ップと最上層のチップとに熱発生量の多い素子１回路を
構成し、熱放散の向上を図る。例えば、メモリＩＣでは
、その最下層のチップと最上層のチップとに、発熱量の
多い周辺回路を設ける構成にするものである。
［発明の効果］ 以上の説明から明らかなように、本発明によれば極めて
高集積化された実装構造のＬＳＩ、ＶＬＳｌが得られ、
回路性能を向上する効果の大きいものである。
【図面の簡単な説明】
第１図および第４図は本発明にかかる半導体装置の断面
図、 第２図はその部分斜視図、 第３図はその形成方法において、上下接続配線を形成す
るための、蒸着方向、露光方向を示す図、第５図は従来
の高集積化半導体装置の斜視図である。 図において、 １は従来のパッケージ、２は従来のチップ、３ａ、　３
ｂ、　３ｃは積層するチップ、４は積層されるチップ間
を接着するためのエポキシ樹脂、 ５はアルミニウムからなる上下接続配線、６はパッケー
ジにチップを接着するためのエポキシ樹脂、 ７はチップ表面の多結晶シリコン配線、１０はパンケー
ジ、　　　１１はワイヤー、１２ハレジスト膜パターン
１３はリードフレーム、１４はモールド を示している。 第１図

Claims (2)

    【特許請求の範囲】
  1. （１）複数の半導体チップを順次に接着して積層し、且
    つ、上層に積層する半導体チップになるほど小型化して
    、該半導体チップの表面周囲に配線を表出させ、該複数
    の半導体チップ側面を階段状として、該階段状部分に前
    記表出させた半導体チップの表面配線の上下相互間を接
    続する配線が設けられていることを特徴とする半導体装
    置。
  2. （２）上記半導体チップを接着する接着剤を有機樹脂と
    し、上記表出させた半導体チップの表面配線を多結晶シ
    リコンとし、且つ、上記半導体チップの表面配線の上下
    相互を接続する配線をアルミニウム、またはアルミニウ
    ム合金としたことを特徴とする特許請求の範囲第１項記
    載の半導体装置。
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