JP4597182B2 - 半導体装置及びその製造方法 - Google Patents

Description

この発明は、パッケージ構造を有する半導体装置及びその製造方法に関する。

近年、携帯機器等の電子器機に搭載される半導体装置の小型化、高密度化及び伝送信号の高周波化が益々求められている。これに伴い、半導体チップの外形サイズとほぼ同じ外形サイズにパッケージングが施された半導体装置であるＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が注目されている。

近年、特に、製造コストの低減化等の目的から、ウェハ状態のまま外部端子形成工程までを完了させた後、ダイシング等によって個片化されたＣＳＰである、ＷＣＳＰ（Ｗａｆｅｒｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）の技術開発が盛んに行われている（例えば、非特許文献１参照）。

このＷＣＳＰには、半導体チップ上の電極パッドと外部端子とを、当該外部端子を所望位置に再配置させる配線層を介して電気的に接続させた構造を有するものがある。この配線層は、パターニング形成されており、再配線層或いは配線パターンとも称する。

こうした再配線層を有するＷＣＳＰは、再配線層によって配線設計の自由度を向上させることができる利点を有している。

その一方で、近年、高密度実装の実現のため、１つのパッケージ内に複数のチップを平面的に配置または半導体チップの厚み方向に積層（スタック）させた、ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）が実用化されつつある（例えば、非特許文献２参照）。

また、実装密度をさらに高める構造として、現在、複数のパッケージを半導体チップの厚み方向に積層させる、パッケージ積層（スタック）型のＭＣＰが提案されている。
日経マイクロデバイス、１９９９年２月号、ｐ．４８−５６、図１、図４） 日経マイクロデバイス、２０００年２月号、ｐ．５０−５２、図１）

しかしながら、上述したような再配線層を有するＷＣＳＰは、既に説明したようにパッケージの外形寸法が半導体チップの外形寸法と実質的に同一であるため、実装面上に配置できる外部端子数が制約される。

より詳細には、現状のＷＣＳＰは、ファンイン構造、すなわち、外部端子が半導体チップ上方に配置される構造であるため、配置できる外部端子数は最大でも１６０個（ピン）程度であり、このときの当該外部端子同士の最小間隔（ピッチ）は０．５ｍｍ程度である。

近年の高集積化に伴う多ピン化の要求に対応するためには、外部端子同士の最小間隔を、例えば、０．４ｍｍ程度にまで狭めることが必要となる場合がある。

しかし、外部端子同士の間隔を０．４ｍｍ程度とすることは技術的には可能ではあるが、実装基板に実装する際に高度な実装技術を必要とするため望ましくない。

また、３００ピン程度の多ピンクラスの場合には、外部端子の間隔をどんなに狭めたとしてもこれらのピンを実装基板に配置することは困難な場合がある。

そこで、配線基板上に半導体チップを搭載したパッケージであって、外部端子をパッケージの裏面全体に配置できる構造とした、ワイヤボンディング（以下、単にＷＢと称する場合もある。）方式採用のＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型やＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒｅｙ）型が提案されている。

しかしながら、ワイヤボンディング（以下、単にＷＢと称する場合もある。）方式が通常採用されるこれら構造の場合には、ＷＢ部分のインダクタンスが高いため、半導体チップ内の回路とのインピーダンス整合を図るのが困難である。また、ボンディングパッドを具える配線基板等が必要であるため、パッケージが厚くなるだけでなく製品コストの増大を招いてしまう。

一方、ワイヤレスボンディングとしてフリップチップ方式が提案されているが、半導体チップ上のパッド（電極パッド）同士の間隔が０．１ｍｍ以下となることから高価なビルドアップ基板を必要とするうえに、フリップボンディングの加工に長時間を要するため量産には適さない。

また、上述したようなＭＣＰにおいても、ＷＢ方式を採用した構造の場合には、既に説明したのと同様に、ＷＢに起因するインダクタンスの増大やパッケージ外形及びパッケージ厚の増大等の問題が発生する。

また、上述したようなパッケージ積層型のＭＣＰにおいても、ＷＢ方式を採用した構造の場合には、既に説明したのと同様に、ＷＢに起因するインダクタンスの増大やパッケージ外形及びパッケージ厚の増大等の問題があるだけでなく、当該ＭＣＰをファンイン構造とすることができないためＭＣＰの多ピン化には不向きとされている。

そこで、この発明の目的は、今後さらにその適用範囲の拡大が切望されるＷＣＳＰ構造に基づいて、その実装面を拡げることにより多ピン化を実現できるとともに、従来よりも小型化（パッケージサイズの小型化及び薄型化）が図れ、且つ、ＭＣＰ及びパッケージ積層型のＭＣＰ等を設計できる半導体装置を提供することにある。

そこで、この発明の半導体装置は、下記のような構成上の特徴を有する。

すなわち、この発明の半導体装置は、複数の第１パッドを有する第１主表面と、第１主表面と対向し当該第１主表面よりも面積の大きい第２主表面と、第１主表面と第２主表面とを接続する側壁面とを有する、第１半導体チップを具えている。そして、この第１半導体チップは、第１の領域と第１の領域を囲む第２の領域とを有する第３主表面とこの第３主表面と対向する第４主表面とを有する半導体チップ搭載部の、第１の領域上に搭載されている。そして、第１半導体チップの第１主面上には、第１の外部端子が設けられている。また、半導体チップ搭載部の第２の領域上には、第２の外部端子が設けられている。また、第１パッドと第１の外部端子とを接続する第１の配線が形成されている。また、第１パッドと第２の外部端子とを接続し、第１主表面、側壁面、及び第２の領域に亘って設けられた第２の配線が形成されている。

この構成によれば、第１半導体チップ上方の領域（すなわち、ファンイン部）に外部端子（第１の外部端子）を配置することはもとより、第１半導体チップの上方以外の領域（すなわち、ファンアウト部）にも外部端子（第２の外部端子）を配置することができ、通常のＷＣＳＰに比べて多ピン化に対応可能な半導体装置となる。

さらに、この構成では、半導体チップ上の第１パッドと第１の外部端子とが第１の配線を介して電気的に接続されており、また、第１パッドと第２の外部端子とが第２の配線を介して電気的に接続されているため、ＷＢ方式に比べて総信号配線長の短縮等を図ることができ、よって、優れた高周波特性を有する半導体装置となる。

また、この発明の半導体装置は、好ましくは、第２の配線のうち、第１主表面と側壁面との境界上に位置する部分の第２の配線の延在方向と実質直交する方向に有する幅を、第２の配線の他（残り）の部分の当該幅よりも広くなるように形成するのが良い。この構成によれば、衝撃や応力の集中に弱いこれら境界上の第２の配線を補強することができる。

また、この発明の半導体装置は、好ましくは、配線部は、第２の配線とともに、この第１パッドに対して第２主表面を横断する位置に設けられかつ第１パッドと第２の外部端子とを電気的に接続する経路を形成しているのが良い。この構成によれば、配線部により、ある１つの第１パッドに対して、第２主表面を横断する位置に設けられた第２の外部端子へ接続することができるので、配線の引き回しの自由度を一層向上させることができる。

よって、ウェハ１枚当たりのチップ収集数の向上を図ることができ、製品コストの上昇を抑制することができる。

この発明によれば、第１半導体チップ上方の領域（すなわち、ファンイン部）に外部端子（第１の外部端子）が配置されることはもとより、第１半導体チップの上方以外の領域（すなわち、ファンアウト部）にも外部端子（第２の外部端子）が配置されたファンアウト構造にでき、通常のＷＣＳＰに比べて多ピン化に対応可能な半導体装置となる。

さらに、半導体チップ上の電極パッド（すなわち、第１パッド）と第１及び第２の外部端子とが第１及び第２の配線（配線層または再配線層とも称する。）を介して電気的に接続されているため、ＷＢ方式に比べて総信号配線長の短縮等を図ることができ、よって、優れた高周波特性を有する半導体装置となる。

以下、図１から図１３を参照して、この発明の実施の形態につき説明する。尚、各図は、この発明に係る半導体装置の一構成例を概略的に示してある。また、各図は、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、この発明をこれら図示例に限定するものではない。また、図を分かり易くするために、断面を示すハッチング（斜線）は一部分を除き省略してある。また、以下の説明において、特定の材料及び条件等を用いることがあるが、これら材料及び条件は好適例の一つに過ぎず、従って、何らこれらに限定されない。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。また、以下の説明において、半導体チップ及び半導体チップ搭載部のそれぞれの平面形状は四角形として説明するが、それらの形状は設計に応じて任意好適な形状とすることもできる。

＜第１の実施の形態＞
図１から図３を参照して、この発明の第１の実施の形態に係る半導体装置およびその製造方法につき説明する。図１（Ａ）は、この実施の形態の半導体装置１０を概略的に示す平面図である。また、図１（Ｂ）は、図１（Ａ）とは対応しないが、半導体装置１０の各構成要素の接続及び配置の様子を説明するためにそれらを変更して概略的に示した断面図である。尚、図１（Ａ）では、ポスト部２０上に形成される外部端子等の図示を省略するとともに、第１パッド１４、第１配線層１８及びポスト部２０の一部の概要は図中Ｑ領域を除きその図示を省略してある（以下の各実施の形態についても同様）。

図１（Ａ）に示すように、半導体装置１０が具える第１半導体チップ１５の第１主表面としての主表面１５ａ上には、アルミニウム（Ａｌ）からなる第１パッド（電極パッド）１４が第１半導体チップ１５の外周に沿って所定間隔毎に配置されている。尚、図１（Ａ）に示す例では、第１半導体チップ１５の平面形状は四角であるので、当該四角の各辺に沿って、第１パッド１４を直線状に配列させている。そして、第１パッド１４とそれに対応する銅（Ｃｕ）からなるポスト部２０とが、銅からなる第１配線層１８を介して電気的に接続されている（詳細後述）。尚、第１パッド１４の配置個数及び位置はこれに限られず、設計に応じて任意好適な配置とすることができる（以下の各実施の形態についても同様）。

図１（Ｂ）に示すように、半導体チップ搭載部１２の第３主表面としての搭載面１２ａ上には、この搭載面１２ａよりも小さな外形寸法を有する第１半導体チップ１５が載置され固定されている。この構成例では、半導体チップ搭載部として基板１２を用いる。そして、この第３主表面である搭載面１２ａのうち、第１半導体チップ１５が実際に載置される、すなわち第１主表面１５ａと対向する第２主表面である裏面１５ｃと対面する第１の領域部分を、載置面１２ｂとする。

この第１半導体チップ１５の４つの側壁１５ｘは傾斜壁となっている。この傾斜壁の側壁面（傾斜側壁面）１５ｂは、載置面１２ｂに対して鋭角θ（０°＜θ＜９０°）で交差している。尚、この構成例では、各側壁１５ｘは１つの傾斜している側壁面１５ｂを有しているが、これに限定されない。すなわち、スパッタ等による配線層のパターニングが可能であれば、１つの側壁に対して複数段の段差が形成された構成であっても良い。

また、第１半導体チップ１５の第２主表面である裏面１５ｃ、及び第１の領域である載置面１２ｂ間は、ダイスボンド剤等の接着剤（不図示）によって固定（固着）されている。また、以下の説明において、第３主表面である搭載面１２ａのうち、第１半導体チップ１５が載置された第１の領域１２ｂ以外の領域であって、第１の領域１２ｂを囲んでいる第２の領域を不載置面１２ｃと称する。また、基板１２としては、片面基板、両面基板及び多層基板のいずれかとして、例えば、シリコン（Ｓｉ）基板、セラミック基板及び金属ベース基板等のいずれかの無機系材料基板、或いは、ガラスエポキシ基板及びポリイミド基板等のいずれかの有機系材料基板を用いることができる。また、この構成例では、半導体チップ搭載部として基板１２を例に挙げて説明したがこれに限られず、半導体チップ搭載部としての機能を果たすものであれば良い。また、搭載面１２ａと側壁面１５ｂとの交差角を鋭角θとし、この鋭角θを４５°から６０°の範囲内の値となるように設けることにより、ウェハ１枚当たりのチップ収集数の向上はもとより、チップ毎に個片化する際のブレード等のブレによるチップ損傷を回避するマージンを確保でき望ましい。

また、第１半導体チップ１５の主表面１５ａ、側壁面１５ｂ及び不載置面１２ｃには、第１半導体チップ１５の主表面１５ａ上の第１パッド１４の端部、例えば、頂面を露出させるようにして、例えば、パッシベーション膜及び保護膜が順次に設けられた絶縁膜１６が設けられている。ここで、パッシベーション膜は、例えば、シリコン酸化膜（ＳｉＯ₂ ）で形成されている。また、保護膜は、例えば、ポリイミド樹脂のように低硬度の膜材で形成されており、従って、この保護膜によって製造工程時の第１半導体チップ１５に対する衝撃や封止層２２と半導体チップ１５との間の応力による剥離を防止することができる。

また、第１パッド１４は、実装基板に接続するための外部端子である半田ボール（バンプ）２４と専用の第１配線層１８を介して電気的に個別に接続される。

そこで、この構成例における第１配線層１８は、半田ボール２４を、第１パッド１４の位置に依存せず実質水平面上の所望位置、すなわち、第１半導体チップ１５より上側の、シフトされた位置に配置可能にする。そのため、この構成例では、第１配線層１８は、不載置面１２ｃと対向する位置に半田ボール２４を再配置可能な再配線層として機能している（以下において、第１配線層１８を第１再配線層と称する場合もある）。

この構成例おける第１配線層１８は、その一端は第１パッド１４に接続されており、かつこの第１パッド１４から第１半導体チップ１５の傾斜壁（側壁）１５ｘの側壁面１５ｂ及び不載置面１２ｃ上を沿うように、第１半導体チップ１５の主表面１５ａと不載置面１２ｃとの間の高低差（段差）に応じてその切断面が屈するように延在している。そして、第１配線層１８は、第１パッド１４の接続先であるとして割り当てられている半田ボール２４とポスト部２０を介して電気的に接続されている。

また、第１半導体チップ１５の主表面１５ａ、側壁面１５ｂ及び不載置面１２ｃの上側には、絶縁膜１６及び第１配線層１８等を覆うように、かつポスト部２０の端部、例えば、頂面を露出させるように、エポキシ樹脂等による封止層２２が形成されている。この封止層２２の上面を平坦面とする。そして、このポスト部２０に、プリント基板（不図示）等への接続用バンプとなる半田ボール２４が形成されている。

また、この構成例での第１半導体チップ１５からの出力信号は、第１パッド１４から第１配線層１８とポスト部２０とを介して半田ボール２４へ至る経路に伝送される。また、半田ボール２４からの入力信号は、上述とは逆の経路を経て伝送される。

続いて、図２及び図３を参照して、この半導体装置１０の製造方法につき以下説明する。

先ず、側壁面形成工程として、第１パッド１４が形成された第１主表面１５ａと、該第１主表面１５ａと対向しかつ第１主表面よりも大面積を有する第２主表面１５ｃとを具える第１半導体チップ１５に、第１主表面１５ａ及び第２主表面１５ｃを接続する側壁面１５ｂを形成して、メサ型の第１半導体チップ１５を得る。

そのため、先ず、個片化前の第１半導体チップ１５’（チップサイズを、例えば、縦が約７ｍｍ×約７ｍｍとする。）を複数個具える半導体ウェハ３０を用意する。図２（Ａ）に示すように、この個片化前の第１半導体チップ１５’には、その主表面上に第１パッド１４が所定間隔（ピッチ）、例えば、０．０３５ｍｍ〜０．１８ｍｍ毎に形成されている。このウェハ３０の裏面側を、粘着剤（不図示）が塗られたウェハ固定用テープ３２で接着して固定する。尚、図中には便宜上約２個の個片化前の第１半導体チップ１５’が図示されているが、これに限定されるものではない。また、半導体ウェハ３０のうち隣接する個片化前の第１半導体チップ１５’間には、０．０８ｍｍ程度のスクライブライン（不図示）が形成されている。

続いて、図２（Ｂ）に示すように、高速回転するブレード（切削工具）１９等によって、スクライブライン（不図示）に沿い個々の第１半導体チップ１５毎に個片化、すなわち、分離する。このとき使用するブレード１９の刃先は、先端の断面形状がＶ字型となるような角度（頂角）φ（例えば、６０°＜θ＜９０°程度）を有する。このとき、Ｖ字型に切削された溝３６の形成に伴い、前記第１半導体チップ１５’の側壁１５ｘに鋭角θ（０°＜θ＜９０°）をなす傾斜した側壁面１５ｂが形成される。その後、ＵＶ照射等により粘着剤の粘着性を低下させ、個々の第１半導体チップ１５をウェハ固定用テープ３２から分離する。

次に、搭載工程として、側壁面１５ｂが形成された第１半導体チップ１５を、第１の領域１２ｂとこの第１の領域を囲む第２の領域１２ｃとを有する第３主表面１２ａと、この第３主表面１２ａと対向する第４主表面１２ｉとを有する半導体チップ搭載部１２の、第１の領域１２ｂ上に搭載する。

具体的には、図２（Ｃ）に示すように、個片化した第１半導体チップ１５の各々を、基板１２の第３主表面である搭載面１２ａのうち第１の領域である載置面１２ｂに所定間隔毎に載置する。このとき、第１半導体チップ１５の裏面１５ｃ及び載置面１２ｂ間を、例えば、ダイスボンド剤（不図示）等によって固定する。

次に、第１配線層形成工程として、第１パッド１４に電気的に接続されるとともに、第１パッド１４から、第１主表面１５ａ及び側壁面１５ｂに沿って、第１半導体チップ１５の搭載面１２ａのうち、第１半導体チップ１５の周辺の第２の領域である不載置面１２ｃの上側へと延在する第１配線層（第１再配線層）１８を形成する。

そこで、図３（Ａ）に示すように、先ず、第１半導体チップ１５の主表面１５ａ、側壁面１５ｂ及び不載置面１２ｃに亘って、第１パッド１４の頂面を露出させるようにシリコン酸化膜及びポリイミド膜が順次に積層された積層膜からなる絶縁膜１６を形成する。

絶縁膜１６の下地面を構成するこの第１半導体チップ１５の主表面１５ａと不載置面１２ｃとの間には高低差（段差）があるため、絶縁膜１６はこの段差に対応して形成される。

続いて、銅からなる第１配線層１８を、第１パッド１４にその一端が接続されるように、かつ絶縁膜１６上を傾斜壁（側壁）１５ｘの側壁面１５ｂから不載置面１２ｃに亘って、上述した主表面１５ａと不載置面１２ｃとの間の高低差に応じてその切断面が屈曲して延出されるように、ホトリソ及びスパッタ等によってパターニング形成する。尚、第１配線層１８はパターニング形成されているので、第１配線パターンとも称する。

このとき、第１配線層１８のうち、主表面１５ａと側壁面１５ｂとの境界上、及び側壁面１５ｂと不載置面１２ｃとの境界上に位置する部分（図中、破線ｚで囲まれた部分）の第１配線層１８の延在方向と実質直交する方向（図示の紙面と直交する方向）に有する幅を、第１配線層の他（残り）の部分の当該幅よりも広くなるように形成するのが良い。

その結果、衝撃や応力の集中に弱いこれら境界上の第１配線層１８を補強することができる。

次に、外部端子形成工程として、不載置面１２ｃの上側に、第１パッド１４と第１配線層１８を介して電気的に接続されるように外部端子を形成する。

図３（Ｂ）に示すように、先ず、不載置面１２ｃ上の各絶縁膜１６の表面に延在している第１配線層１８上に、対応する銅からなるポスト部２０をホトリソ及びめっき等によって形成する。また、ポスト部２０の形成には、銅のほかに金（Ａｕ）等を用いても良い。

また、ポスト部２０形成後、当該ポスト部２０の側面上に熱酸化等により薄い酸化膜を形成しても良い。この場合には、ポスト部２０及び封止層２２間の密着性がさらに向上するため、ポスト部２０と後述する封止層２２との界面からの水分の侵入をさらに抑制することができる。

続いて、ポスト部２０が形成された基板１２の搭載面１２ａ側に、ポスト部２０が隠れる程度まで有機樹脂（エポキシ樹脂等）からなる封止材を用いてトランスファー成形法で封止層２２を形成する。その後、グラインダー（研磨工具）等によって封止層２２及びポスト部２０に対する研磨を行い、全てのポスト部２０の頂面を露出させて外部端子を搭載するための搭載面を形成する。尚、ポスト部２０を形成する際に、当該ポスト部２０の各々を鉛直方向に同一高さに形成可能な場合には、フィルム成形法等によって外部端子用の搭載面形成のための研磨工程を省略することも可能である。

然る後、図３（Ｃ）に示すように、この露出する外部端子用の搭載面上に、プリント基板（不図示）への接続用のバンプである外部端子としての半田ボール２４をリフロー形成する。尚、必要に応じて、外部端子用搭載面と半田ボール２４との間にバリアメタル層等を形成しても良い。この構成例では、外部端子である半田ボール２４同士の最小間隔（ピッチ）を、例えば、０．３ｍｍ以上に拡張することができる。

その後、通常のスクライビング用の、高速回転ブレード（切削工具）等（不図示）によって、各半導体装置（パッケージ）１０毎に切り出す（図１（Ｂ）参照）。

上述した説明から明らかなように、この実施の形態の半導体装置とその製造方法によれば、第１半導体チップを半導体チップ搭載部に搭載したことにより、第１半導体チップ上方（すなわち、ファンイン部）はもとより、第１半導体チップの主表面上から側壁面及び不載置面上へと延在する第１配線層によって、第１半導体チップの上方以外の領域（すなわち、ファンアウト部）にも外部端子が配置された構造（ファンアウト構造）を実現できる。

よって、通常のＷＣＳＰよりも、多ピン化に対応できる半導体装置を得ることができる。

すなわち、従来の半導体装置によれば、通常のＷＣＳＰのチップサイズを多ピン化のためにのみ不所望に増大させてしまい、ウェハ１枚当たりのチップ収集数を低減させてしまっていたが、この実施の形態によれば、この従来の場合とは異なり、外部端子の配置位置を拡張可能とする拡張部として機能する半導体チップ搭載部によって、半導体装置をファンアウト構造とすることができる。

その結果、多ピン化に対応可能な半導体装置とすることができ、例えば、チップサイズを約７ｍｍ×約７ｍｍとし、半導体チップ搭載部の外形寸法を約１０ｍｍ×約１０ｍｍとした場合には、外部端子ピッチを、例えば、０．５ｍｍとして３１２ピン配置することができる。

また、この実施の形態では、第１パッドと半田ボールとが第１再配線層を介して電気的に接続されているため、ＷＢ方式を採用する場合に比べて総信号配線長の短縮を図ることができる。

その結果、例えば、高周波信号を伝送する場合には、ＷＢ方式に比べて当該信号の減衰を効果的に抑制でき、当該信号線の特性インピーダンスと半導体チップのインピーダンスとの整合が容易に図れるため、従来よりも優れた高周波特性を有する半導体装置となる。

また、ＷＢ方式のＢＧＡ等のように予めスルーホール等の加工が施された高価な基板を用いる必要がないため、半導体装置の製造コストの低減も図ることができる。

また、基板１２として円盤状のシリコンウェハを用いれば、既存のＷＣＳＰ装置の製造プロセスを適用できる。よって、基板保持用の新たな治工具等が不要なため、コストダウンを図ることができる。

＜第２の実施の形態＞
図４（Ａ）及び（Ｂ）を参照して、この発明の第２の実施の形態に係る半導体装置１１につき説明する。

この第２の実施の形態と第１の実施の形態との主な相違点は、以下の通りである。先ず、半導体チップ搭載部である基板１２に、当該基板１２の表裏、すなわち第３主表面１２ａから第４主表面１２ｉを導通する導体部３９を有するスルーホール３８が貫通部として形成されていて、かつ当該導体部３９が第１配線層１８と電気的に接続されている点、及び、基板１２には、第１半導体チップ１５と対向する領域部分を横断する配線部２７を具え、当該配線部２７が第１配線層１８と電気的に接続されている点である。また、第１の実施の形態で既に説明した構成要素と同一の構成要素には同一の番号を付して示し、その具体的な説明を省略する場合もある（以下、各実施の形態についても同様）。また、この構成例では、基板１２として、基板１２を構成する基材の両面に導体（ここでは、銅（Ｃｕ）箔）によって配線がパターニングされた両面基板（ガラスエポキシ両面基板等）を用いた場合を例に挙げて説明する。

図４（Ｂ）に示すように、基板１２にはスルーホール３８が形成されており、このスルーホール３８の内壁全面に当該基板の表裏間を導通可能とする導体部（銅めっき層）３９が形成されている。このスルーホール３８の導体部３９の両端には、第１ランド４２及び第３パッド４０がそれぞれ形成されている。これら第１ランド４２及び第３パッド４０は、銅箔を用いて基板１２表面に形成されている。

また、スルーホール３８の導体部３９は、絶縁層１６に覆われずに露出された第１ランド４２を介して第１配線層１８と電気的に接続されている。また、ここでの第３パッド４０は、例えば、半導体装置をパッケージ積層型半導体装置として形成する際の半導体装置搭載用パッド又はコイルやコンデンサ等の受動素子搭載用パッドとして用いられる。

また、半導体装置１１によってパッケージ積層型半導体装置を構成する場合には、半導体装置１１の半田ボール２４と、例えば、同様の構造を有する半導体装置１１の第３パッド４０とを接合して、第１半導体チップ１５の厚み方向に複数積層させれば良い。

さらに、この実施の形態では、基板１２には当該基板１２の厚み方向と実質直交する方向に延在する配線部２７が形成されている。

例えば、図４（Ａ）に示すように、基板１２中には、当該基板１２の厚み方向と実質直交するとともに、第１半導体チップ１５と対向する領域部分を横断するような配置関係で、銅箔による配線部２７（但し、図４（Ｂ）には不図示）がパターニング形成されている。そして、この配線部２７は当該配線部２７の両端に位置する第２パッド４３（但し、図４（Ｂ）には一方のみが図示されている。）を介して第１配線層１８と電気的に接続された構成である。

第１の実施の形態の構成では、第１パッド１４と電気的に接続される半田ボール２４は、当該第１パッド１４にその一端が接続され、かつ半導体チップ１５の主表面１５ａ及び側壁面１５ｂに沿って、不載置面１２ｃの上側へと延在している第１配線層１８の上方に配置可能な半田ボール２４のみであった（図１（Ａ）参照）。

そこで、図４（Ａ）に示すように、配線部２７がパターニング形成された基板１２を半導体チップ搭載部として用いることにより、ある１つの第１パッド１４に対して、複数の半田ボールのうちいずれか１つの半田ボールを選択した場合に、この選択された半田ボールへ、第１配線層１８、配線部２７及び他の第１配線層１８を順次に介して接続することができるので、配線の引き回しの自由度を一層向上させることができる。

また、この構成例での第１半導体チップ１５からの出力信号は、第１パッド１４から第１配線層１８とポスト部２０とを介して半田ボール２４へ至る経路、第１パッド１４から第１配線層１８と第２パッド４３と配線部２７と第２パッド４３と第１再配線層１８とポスト部２０とを介して半田ボール２４へ至る経路、及び、第１パッド１４から第１配線層１８と第１ランド４２とスルーホール３８とを介して第３パッド４０へ至る経路のうちの少なくとも１つの経路を経て伝送される。また、半田ボール２４や第３パッド４０からの入力信号は、上述とは逆の経路を経て伝送される。尚、伝送経路は上述した経路に限られず、目的や設計に応じて種々の配線経路として形成することができる。

また、この実施の形態の半導体装置１１の製造方法は、第１の実施の形態で説明した製造工程と同様な工程を有しているが、次のような工程で相違する。すなわち、第１半導体チップ１５を基板１２に搭載する工程において、この基板１２に、所定位置にスルーホール３８と露出された第１ランド４２及び第２パッド４３とを予め形成しておく。そして、この基板１２上に、不図示のダイスボンド剤等を介して第１半導体チップ１５を載置して固定する。

また、第１の実施の形態で説明した第１配線層を形成する工程と同様に、先ず、第１パッド１４、第１ランド４２及び第２パッド４３の例えば頂面を露出させるように絶縁膜１６を形成する。この絶縁膜１６の形成後に、第１パッド１４と、これと接続関係が指定されている第１ランド４２又は第２パッド４３とが接続されるように第１配線層１８を形成する。

その後、第１の実施の形態と同様に、外部端子形成工程を行い、半導体装置１１を得る。尚、基板１２（ここでは、ガラスエポキシ両面基板）が具えるスルーホール３８は、例えば、基板の表層付近に銅箔によるパターニングを形成する前に基板にドリル等で貫通孔を形成し、この貫通孔の内壁にめっき法等によって銅めっき層（導体部）３９を形成する。

上述した説明から明らかように、この実施の形態では、第１の実施の形態と同様の効果を得ることができる。

さらに、この実施の形態では、半導体チップ搭載部である基板にパターニングされた配線部によって、第１の実施の形態よりも、第１パッドを所望の外部端子と電気的に接続させることができ、よって、配線の引き回しの自由度を向上させることができる。

さらに、この半導体装置１１を積層させてパッケージ積層型半導体装置とした場合には、従来のＷＢ方式のパッケージ積層型半導体装置では困難であったファンイン構造が可能となるため、パッケージサイズの小型化及び薄膜化を図ることができる。

＜第３の実施の形態＞
図５及び図６を参照して、この発明の第３の実施の形態に係る半導体装置５０につき説明する。

この実施の形態では、半導体チップ搭載部を回路素子を具える第２半導体チップ４４とし、かつ当該第２半導体チップ４４が第１配線層１８と電気的に接続されている点が第１の実施の形態との主な相違点である。

図５（Ａ）に示すように、半導体チップ搭載部としての第２半導体チップ４４の平面形状を四角形とする。この第２半導体チップ４４の第３主表面である搭載面４４ａ上には、アルミニウム（Ａｌ）からなる第４パッド４５が第２半導体チップ４４の外周に沿って所定間隔毎に配置されており、この第４パッド４５が第１配線層１８と電気的に接続された構成である。尚、第４パッド４５の配置個数と位置はこれに限定されない。

また、この構成例での第１半導体チップ１５からの出力信号は、第１パッド１４から第１配線層１８とポスト部２０とを介して半田ボール２４へ至る経路、及び、第１パッド１４から第１配線層１８と第４パッド４５とを介して第２半導体チップ４４へ至る経路の双方またはいずれか一方の経路を経て伝送される。また、半田ボール２４や第２半導体チップ４４からの入力信号は、上述とは逆の経路を経て伝送される。尚、伝送経路は上述に限られず、目的や設計に応じて種々の配線経路として形成することができる。

このように、この構成例では、半導体チップ搭載部を第２半導体チップ４４としてあることから、半導体装置５０は、当該第２半導体チップ４４の載置面４４ｂ上に第１半導体チップ１５が積層されたＭＣＰ型の半導体装置となり、よって、実装度を高めることができる。

また、この実施の形態の半導体装置５０の製造方法は、第１の実施の形態での搭載工程と同様に、第４パッド４５が所定間隔、例えば、０．０３５ｍｍ〜０．１８ｍｍ毎に形成された半導体チップ搭載部である第２半導体チップ４４上に、ダイスボンド剤（不図示）を介して第１半導体チップ１５を載置して固定する（図６（Ａ））。また、第１の実施の形態で説明した第１配線層形成工程と同様に、第１パッド１４の頂面と、第１配線層１８に接続される第４パッド４５の頂面とを露出させるように、絶縁膜１６を形成する。絶縁膜１６を形成後、側壁面１５ｂから不載置面４４ｃに亘って、かつ第４パッド４５に接続されるように第１配線層１８を形成する（図６（Ｂ））。尚、この構成例では、第４パッド４５と第１配線層１８とは、１対１の関係で接続が指定されている。

その後、第１の実施の形態と同様に外部端子形成工程を行って（図６（Ｃ））、半導体装置５０を得る（図５（Ｂ））。

上述した説明から明らかように、この実施の形態では、第１の実施の形態と同様の効果を得ることができる。

さらに、この実施の形態では、従来のＷＢ方式のＭＣＰ等のようにボンディングポスト等を具えた基板等が不要であるうえに、半導体装置の製造の際にワイヤのループの高さ分を考慮しなくても良い。

よって、この実施の形態の構成によれば、第２半導体チップ４４の外形寸法が実質外形寸法とされたＭＣＰ構造の半導体装置とすることができ、従来のＷＢ方式のＭＣＰ等に比べてパッケージサイズの小型化及び薄膜化が実現された半導体装置となる。

＜第４の実施の形態＞
図７を参照して、この発明の第４の実施の形態に係る半導体装置６０につき説明する。

この実施の形態では、第１半導体チップ１５と第２半導体チップ４４との間を通り抜ける第２配線層４９を具え、当該第２配線層４９を第１配線層１８と電気的に接続させた構成としている点が第３の実施の形態との主な相違点である。

より具体的には、第２半導体チップ４４の上方には、当該第２半導体チップ４４の厚み方向と実質的に直交する方向に、第１半導体チップ１５の下側を、この第１半導体チップ１５を横断するように配置した第２配線層４９（以下において、第２配線層を第２再配線層と称する場合もある）を形成している。そして、この第２配線層４９は、第２半導体チップ４４の第３主表面である搭載面４４ａに設けられた絶縁膜２１上を延在していて、当該第２配線層４９の一端は第４パッド４５を介して第２半導体チップ４４と、及び、その他端は第５パッド４６を介して第１配線層１８と電気的に接続されている。

第３の実施の形態の構成では、第１パッド１４と電気的に接続される半田ボール２４は、当該第１パッド１４にその一端が接続され、かつ半導体チップ１５の主表面１５ａ及び側壁面１５ｂに沿って、不載置面４４ｃの上側へと延在している第１配線層１８の上方に配置可能な半田ボール２４のみであった（図５（Ａ）参照）。

そこで、図７（Ａ）及び（Ｂ）に示すように、第２配線層４９を設けたことにより、第３の実施の形態に比べて、ある１つの第１パッド１４に対して、複数の半田ボールのうちいずれか１つの半田ボールを選択した場合に、この選択された半田ボールへ、第１配線層１８、第２配線層４９及び他の第１配線層１８を順次に介して接続することができるので、配線の引き回しの自由度を向上させることができる。

また、この実施の形態の半導体装置６０の製造方法は、第３の実施の形態で説明した搭載工程において、先ず、所定位置に設けられたアルミニウム（Ａｌ）からなる第４パッド４５の頂面が露出するように絶縁膜２１を形成する。続いて、その一端が第４パッド４５に接続され且つ他端が後工程において所定の第１配線層１８と接続されるような位置に亘って、銅からなる第２配線層４９をパターニング形成する。その後、第３の実施の形態の搭載工程と同様にして、第２半導体チップ４４の載置面４４ｂ上の領域に、不図示のダイスボンド剤を介して第１半導体チップ１５を載置して固定する。また、第３の実施の形態で説明した第１配線層形成工程と同様にして、第２配線層４９の第１配線層１８と接続される第５パッド４６の頂面を露出させるように絶縁膜１６を形成した後、第５パッド４６に接続される第１配線層１８を形成する。その後、第１の実施の形態と同様に外部端子形成工程を行い、半導体装置６０を得る。

上述した説明から明らかように、この実施の形態では、第３の実施の形態と同様の効果を得ることができる。

さらに、この実施の形態では、第２配線層４９が設けられているので、第３の実施の形態よりも、第１パッドを所望の外部端子と電気的に接続させることができ、よって、配線の引き回しの自由度を向上させることができる。

これにより、機能ブロックの設計位置やパッド配列の都合上、ＭＣＰ化が困難回路構成を有する既存の半導体チップをそのまま使用することができるので、新たな半導体チップを作製する必要がない。

＜第５の実施の形態＞
図８を参照して、この発明の第５の実施の形態に係る半導体装置７０につき説明する。

この実施の形態では、半導体チップ搭載部である第２半導体チップ４４には、当該第２半導体チップ４４の表裏を導通するための導体部５４を有する貫通部、例えば、スルーホール５２が形成されていて、当該導体部５４が第１配線層１８と電気的に接続されている点が第３の実施の形態との主な相違点である。尚、この構成例は、第４の実施の形態に適用させても好適である。

図８（Ａ）及び図８（Ｂ）に示すように、半導体チップ搭載部である第２半導体チップ４４には、スルーホール５２が設けられている。このスルーホール５２の内壁面には、シリコン酸化膜等の絶縁膜が設けられ、かつこの内壁絶縁膜上に導体部（銅やニッケル（Ｎｉ）等）５４が形成されている。この導体部５４によって、第２半導体チップ４４の表裏間を導通可能としている。また、このスルーホール５２の導体部５４の両端には、これと電気的に接続されるように、第２半導体チップ上に形成された第２ランド５３及び第６パッド５６が各々形成されている。

また、第２ランド５３の頂面は、絶縁層１６に覆われずに露出されている。従って、スルーホール５２の導体部５４は、第２ランド５３を介して第１配線層１８と電気的に接続されている。また、ここでの第６パッド５６は、例えば、半導体装置をパッケージ積層型半導体装置として形成する際の半導体装置搭載用パッド又はコイルやコンデンサ等の受動素子搭載用パッドとなる。

また、半導体装置をパッケージ積層型半導体装置とする場合には、半導体装置７０の半田ボール２４と、例えば、同様の構造を有する半導体装置７０の第６パッド５６とを接合して、第１半導体チップ１５の厚み方向に複数積層させれば良い。

また、この構成例での第１半導体チップ１５からの出力信号は、第１パッド１４から第１配線層１８とポスト部２０とを介して半田ボール２４へ至る経路、第１パッド１４から第１配線層１８と第４パッド４５とを介して第２半導体チップ４４へ至る経路、及び、第１パッド１４から第１配線層１８と第２ランド５３とスルーホール５２とを介して第６パッド５６へ至る経路のうちの少なくとも１つの経路を経て伝送される。また、半田ボール２４、第２半導体チップ４４及び第６パッド５６からの入力信号は、上述とは逆の経路を経て伝送される。尚、伝送経路は上述した経路に限られず、目的や設計に応じて種々の配線経路として形成することができる。

また、この実施の形態の半導体装置７０の製造方法は、第３の実施の形態で説明した搭載工程と同様に、所定位置にスルーホール５２と露出された第２ランド５３及び第４パッド４５とが予め形成された第２半導体チップ４４の載置面４４ｂ上に、不図示のダイスボンド剤を介して第１半導体チップ１５を載置して固定する。

また、第３の実施の形態で説明した第１配線層形成工程と同様に、先ず、第２ランド５３表面を露出させるように絶縁膜１６を形成した後、第２ランド５３の各々とそれぞれ接続関係が指定された第１配線層１８を形成する。

その後、第１の実施の形態と同様に外部端子形成工程を行い、半導体装置７０を得る。尚、第２半導体チップ４４が具えるスルーホールは、例えば、スルーホール形成予定領域に対してドライエッチングを行い貫通孔を形成し、この貫通孔をシリコン酸化膜（ＳｉＯ₂ ）やシリコン窒化膜（ＳｉＮ）で内壁絶縁した後に銅等を充填して形成する。

上述した説明から明らかように、この実施の形態では、第４の実施の形態と同様の効果を得ることができる。

さらに、この実施の形態では、半導体装置７０を積層させてパッケージ積層型半導体装置とした場合に、第２の実施の形態よりも単位高さ当たりの半導体チップを積層数を多くできるのでより一層の高密度実装を実現できる。

＜第６の実施の形態＞
図９から図１１を参照して、この発明の第６の実施の形態に係る半導体装置８０につき説明する。

図９（Ａ）に示すように、半導体装置８０が具える第１半導体チップ８２の主表面上には、アルミニウムからなる第１パッド１４が第１半導体チップ８２の外周に沿って所定間隔毎に配置されている。

図９（Ｂ）に示すように、支持部である基板８３のうち基板の搭載面８３ｅ上に、第１半導体チップ８２が載置され固定されている。この搭載面８３ｅのうち、実際に第１半導体チップ８２が載置されている領域を載置面８３ｆとし、それ以外の領域を不載置面８３ｇとする。第１半導体チップ８２は、基板８３側の第２主表面である裏面８２ｄと、裏面８２ｄと反対側の第１主表面である主表面８２ａと、この主表面８２ａの周縁に接続する傾斜側壁面８２ｂと、この傾斜側壁面８２ｂと連続形成されている基板の搭載面８３ｅに対して垂直な垂直壁面８２ｃとを有している。この傾斜側壁面８２ｂは、第１半導体チップの主表面８２ａと直交する壁面との稜部を斜めに面取りして形成されており、その残部が垂直壁面８２ｃである。

また、第１半導体チップ８２の裏面８２ｄ及び基板の載置面８３ｆ間は、ダイスボンド剤等（不図示）によって固定（固着）されている。また、この構成例の支持部としての基板８３には、既に説明した種々の基板を使用可能であるが、支持部としての機能を果たすものであれば良い。

さらに、基板の不載置面８３ｇには、第１半導体チップ８２の側壁を包囲、より詳細には、傾斜側壁面８２ｂの少なくとも主表面８２ａ側の面領域を露出させるように、例えば、第１半導体チップ８２の側壁８２ｘのうち傾斜側壁面８２ｂに至る高さで当該第１半導体チップ８２を取り囲むように、感光性樹脂（感光性ポリイミド等）からなる枠状部８６が設けられている。

また、第１半導体チップ８２の主表面８２ａ、傾斜側壁面８２ｂ及び不載置面８３ｇの上側には、第１半導体チップ８２の主表面上の第１パッド１４の頂面を露出させるように、絶縁膜１６が設けられている。また、第１パッド１４は、実装基板に接続するための外部端子を構成している半田ボール２４と、専用の第１配線層（第１再配線層或いは第１配線パターンとも称する。）１８を介して、電気的に個別に接続されている。

より詳細には、この構成例における第１配線層１８は、その一端は第１パッド１４に接続されるとともに、第１半導体チップ８２の傾斜側壁面８２ｂ上及び枠状部８６の第３主表面８６ｊ上を沿うように、主表面８２ａと枠状部８６の第３主表面８６ｊとの間の高低差に応じてその切断面が屈曲するように延在している。この第１配線層１８の延在部分は、当該第１パッド１４と電気的な接続が指定されている半田ボール２４と、ポスト部２０を介して、電気的に接続されている。

また、第１半導体チップ８２及び枠状部８６の上側には、絶縁膜１６及び第１配線層１８等を覆うように、かつポスト部２０の頂面を露出させるように、エポキシ樹脂等による封止層２２が形成されている。この封止層２２の上面は平坦面とする。そして、このポスト部２０に、プリント基板（不図示）等への接続用バンプとなる半田ボール２４が形成されている。

また、この構成例での第１半導体チップ８２からの出力信号は、各第１パッド１４から第１配線層１８とポスト部２０とを介して半田ボール２４へ至る経路に伝送される。また、半田ボール２４からの入力信号は、上述とは逆の経路を経て伝送される。

続いて、図１０及び図１１を参照して、この半導体装置８０の製造方法につき以下説明する。

先ず、傾斜側壁面形成工程として、第１パッド１４が形成された第１主表面８２ａ、第１主表面８２ａと対向しかつ第１主表面よりも大面積を有する第２主表面８２ｄ、及び第１及び第２主表面間（８２ａ、８２ｄ）を接続している側壁面８２ｃを有する第１半導体チップの第１主表面８２ａと側壁面８２ｃとの稜部の面取りを行って、傾斜側壁面８２ｂを形成して、メサ型の第１半導体チップ８２を得る。

そのため、先ず、個片化前の第１半導体チップ８２’を複数個具える半導体ウェハ８１を用意する。図１０（Ａ）に示すように、この個片化前の第１半導体チップ８２’には、その主表面上に第１パッド１４が所定間隔、例えば、０．０３５ｍｍ〜０．１８ｍｍ毎に形成されている。このウェハ８１の裏面側を、粘着剤（不図示）が塗られたウェハ固定用テープ３２で接着して固定する。尚、図中には便宜上約２個の個片化前の第１半導体チップ８２’が図示されているが、これに限定されるものではない。また、半導体ウェハ８１のうち隣接する個片化前の前第１半導体チップ８２’間には、０．０８ｍｍ程度のスクライブライン（不図示）が形成されている。

続いて、図１０（Ｂ）に示すように、高速回転するブレード（切削工具）等によって、各個片化前の第１半導体チップ８２’の稜部の面取りを行う。このとき使用するブレードの刃先は、先端の断面形状がＶ字型となるような角度（頂角）φ（例えば、６０°＜θ＜９０°程度）を有する。これにより、Ｖ字型に切削された溝８９の形成によって、傾斜側壁面８２ｂが形成される。そして、この傾斜側壁面８２ｂの形成後、スクライビング用の、通常のブレード７９等によって個々の第１半導体チップ８２毎に個片化、すなわち、分離する。

次に、枠状部形成工程として、支持部８３上に、第３主表面８６ｊと、第３主表面と対向する第４主表面８６ｋとを有するとともに、傾斜側壁面８２ｂの少なくとも第１半導体チップの第１主表面８２ａ側の面領域を露出させて配置させるための開口部を有する枠状部８６を、第４主表面８６ｋと支持部８３とが対向配置されるように形成する。

支持部である基板８３上に枠状部８６を形成するが、このとき、後述するように後工程においてその枠の内側すなわち開口部に、第１半導体チップ８２を、その側壁を包囲するとともに傾斜側壁面８２ｂの一部を少なくとも露出させるように、収容させる。

そこで、図１０（Ｃ）に示すように、共通の基板８３上に枠状部８６を、感光性樹脂材をスピン塗布した後、例えば、ホトリソ及びキュアリング処理によって形成する。尚、枠状部８６の形成には、この他にも高精度印刷方式等を適用することができる。基板の搭載面８３ｅのうち、この枠状部８６で囲まれた基板８３の露出表面が載置面８３ｆである。

次に、搭載工程として、第１半導体チップ８２を開口部内に配置することにより、支持部８３上に搭載する。そのため、この第１半導体チップ８２は、この枠状部８６に、実質的に隙間なく嵌め込まれる大きさとなっている。

図１１（Ａ）に示すように、個片化した第１半導体チップ８２の各々を、共通基板８３上の所定位置、ここでは載置面８３ｆに載置する。この載置面８３ｆに第１半導体チップ８２を載置すると、第１半導体チップ８２の側壁が枠状部８６によって包囲される。このとき、第１半導体チップ８２の裏面８２ｄと載置面８３ｆとの間を、例えば、ダイスボンド剤等（不図示）によって固定する。尚、この構成例では、枠状部８６を構成する感光性樹脂を完全に硬化させる前（例えば、予備硬化時等）に第１半導体チップ８２を載置面８３ｆ上に載置することにより、第１半導体チップ８２及び感光性樹脂８６間の密着性をさらに向上させることができる。その結果、第１半導体チップ８２及び感光性樹脂８６間の隙間（ボイド）の発生を抑制でき、耐湿性に優れた界面を形成できる。

次に、第１配線層形成工程として、第１パッド１４に電気的に接続されるとともに、該第１パッド１４から、第１主表面８２ａ及び傾斜側壁面８２ｂに沿って、枠状部８６の第３主表面である主表面８６ｊの上側へと延在する第１配線層１８を形成する。

そこで、図１１（Ｂ）に示すように、先ず、第１半導体チップ８２の主表面８２ａ及び傾斜側壁面８２ｂと枠状部８６の主表面８６ｊとに亘って、第１パッド１４の例えば頂面を露出させるように、シリコン酸化膜及びポリイミド膜が順次に積層された積層膜からなる絶縁膜１６を形成する。

絶縁膜１６の下地面を構成する第１半導体チップ８２の主表面８２ａと枠状部８６の表面との間には高低差（段差）があるため、絶縁膜はこの段差に対応して形成される。

続いて、銅からなる第１配線層１８を、第１パッド１４にその一端が接続されるように、かつ絶縁膜１６上を傾斜側壁面８２ｂから枠状部８６の主表面８６ｊ上に亘って、上述した主表面８２ａと枠状部８６の第３主表面８６ｊとの間の高低差に応じてその切断面が屈曲して延出されるように、ホトリソ及びスパッタ等によって形成する。

このとき、第１配線層１８のうち、半導体チップの主表面８２ａと側壁面８２ｂとの境界上、及び側壁面８２ｂと感光性樹脂の主表面８６ｊとの境界上に位置する部分（図中、破線ｚで囲まれた部分）の、第１配線層１８の延在方向と実質直交する方向（図示の紙面と直交する方向）に有する幅を、第１配線層の他（残り）の部分の当該幅よりも広くなるように形成するのが良い。

その結果、衝撃や応力の集中に弱いこれら境界上の第１配線層１８を補強することができる。

次に、外部端子形成工程として、第１配線層１８の、枠状部８６への延在部分の上側に、第１パッド１４と第１配線層１８を介して電気的に接続されるように外部端子を形成する。

先ず、枠状部８６上の各絶縁膜１６の表面に延在している第１配線層１８上に、対応する銅からなるポスト部２０をホトリソ及びめっき等によって形成する。

続いて、ポスト部２０が形成された基板８３の搭載面側に、ポスト部２０が隠れる程度まで有機樹脂（エポキシ樹脂等）からなる封止材を用いてトランスファー成形法で封止層２２を形成する。その後、グラインダー等によって封止層２２及びポスト部２０に対する研磨を行い、全てのポスト部２０の頂面を露出させて外部端子の搭載面を形成する。

然る後、この露出する外部端子用の搭載面上に、プリント基板（不図示）への接続用のバンプである外部端子としての半田ボール２４をリフロー形成する。この構成例では、外部端子である半田ボール２４同士の最小間隔を、例えば、０．３ｍｍ以上とすることができる（図１１（Ｃ））。

その後、高速に回転している、面取り作用のない、通常のブレード等によって、各半導体装置（パッケージ）８０毎に切り出す（図９（Ｂ）参照）。

上述した説明から明らかように、この実施の形態では、第１の実施の形態と同様の効果を得ることができる。

さらに、この実施の形態では、上述したような枠状部を設けたことより、第１半導体チップの側壁のうち当該枠状部から露出する部分を傾斜側壁面とすれば良い。そのため、この実施の形態では、第１半導体チップのうち傾斜側壁面以外の壁面を垂直壁（垂直端面）とすることができる。

よって、第１の実施の形態のように、チップの裏面に至るダイシングにより傾斜した側壁面を形成する場合に比べてダイシングの深さを浅くできるので、ウェハのダイシングラインの幅を縮めることができる。

その結果、ウェハ１枚当たりのチップ収集数の向上を図ることができ、半導体装置の製品コストの上昇を抑制することができる。

また、摩耗し易いＶ字型刃ブレードの使用量を低減できるので、第１の実施の形態に比べて、当該ブレードの寿命が長くなるうえに第１半導体チップ毎に個片化する際の切削時間を短縮できる。

＜第７の実施の形態＞
図１２を参照して、この発明の第７の実施の形態に係る半導体装置９０につき説明する。

図１２に示すように、この実施の形態の半導体装置９０には支持部である基板８３が具備されていない点が、第６の実施の形態との主な相違点である。

また、この実施の形態の半導体装置９０の製造方法は、第６の実施の形態で説明した搭載工程において、第１半導体チップ８２の裏面８２ｄ及び載置面８３ｆ間を、接着性の低い接着剤（不図示）によって固定する。低接着性な接着剤として、例えば、光プラズマによるアッシング処理やＣＦ4プラズマ処理による疎水基の導入等が施された、硬化後のポリイミド膜等を使用できる。

そして、第６の実施の形態と同様にして外部端子形成工程まで行った後、この実施の形態では、基板８３をバキューム等によって剥離して除去する支持部除去工程を行って半導体装置９０を得る。

上述した説明から明らかように、この実施の形態では、第６の実施の形態と同様の効果を得ることができる。

さらに、この実施の形態では、支持部である基板８３を具備しない構成であるため、第６の実施の形態よりも半導体装置の薄膜化を図ることができる。

さらに、第６の実施の形態のような接着剤が不要のため、熱膨張等による寸法誤差や耐薬品性に対する懸念がなく、よって、高信頼性な半導体装置となる。

＜第８の実施の形態＞
図１３を参照して、この発明の第８の実施の形態に係る半導体装置９５につき説明する。

この実施の形態では、枠状部である感光性樹脂８６に、当該感光性樹脂８６の表裏間を導通するための導体部９８を有する貫通部であるスルーホール９６が形成されていて、かつ当該導体部９８が第１配線層１８と電気的に接続されている点が第７の実施の形態との主な相違点である。

図１３に示すように、枠状部である感光性樹脂８６にはスルーホール９６が形成されており、このスルーホール９６の内壁全面に当該感光性樹脂８６の表裏間を導通可能とする導体部（銅めっき層）９８が形成されている。このスルーホール９６の両端には、銅からなる第３ランド９７及び第７パッド９９がそれぞれ形成されている。

スルーホール９６の導体部９８は、上述した他の実施の形態の場合と同様に、露出された第３ランド９７を介して第１配線層１８と電気的に接続されている。また、ここでの第７パッド９９は、例えば、半導体装置をパッケージ積層型半導体装置として形成する際の半導体装置搭載用パッド又はコイルやコンデンサ等の受動素子搭載用パッドとなる。

また、半導体装置９５によってパッケージ積層型半導体装置を構成する場合には、半導体装置９５の半田ボール２４と、例えば、同様の構造を有する半導体装置９５の第７パッド９９とを接合して、第１半導体チップ８２の厚み方向に複数積層させれば良い。

また、この構成例での第１半導体チップ８２からの出力信号は、第１パッド１４から第１配線層１８とポスト部２０とを介して半田ボール２４へ至る経路、及び、第１パッド１４から第１配線層１８と第３ランド９７とスルーホール９６とを介して第７パッド９９へ至る経路の双方またはいずれか一方の経路を経て伝送される。また、半田ボール２４や第７パッド９９からの入力信号は、上述とは逆の経路を経て伝送される。

また、この実施の形態での半導体装置９５の製造方法は、第７の実施の形態で説明した搭載工程と同様に、第１半導体チップ８２を、所定位置にスルーホール９６と露出された第３ランド９７とが予め形成された感光性樹脂８６によって包囲されるような位置に、不図示の接着性の低い接着剤を介して載置して固定する。また、第７の実施の形態で説明した第１配線層形成工程と同様に、先ず、第１パッド１４及び第３ランド９７の頂面を露出させるように、絶縁膜１６を形成した後、第１パッド１４とこの第１パッド１４との接続関係が指定されている第３ランド９７とが接続されるように、第１配線層１８を形成する。そして、第７の実施の形態と同様にして外部端子形成工程まで行った後、基板８３をバキューム等によって剥離して除去する支持部除去工程を行う。その後、各スルーホール９６に対応する位置に第７パッド９９を形成して半導体装置９５を得る。尚、この構成例のスルーホール９６の形成は、先ず、感光性樹脂８６にホトリソエッチングによって貫通孔を形成する。そして、この貫通孔の内壁に印刷法等により導体部９８をコーティングした後に感光性樹脂を硬化させて、この硬化した樹脂に対してめっき法等で導体部９８を形成することにより得られる。尚、この構成例では、感光性樹脂を完全に硬化させる前に第１半導体チップ８２を載置しても良い。この場合には、第１半導体チップ８２及び感光性樹脂８６間の密着性をさらに向上させることができ、耐湿性に優れた界面を形成できる。

上述した説明から明らかように、この実施の形態では、第７の実施の形態と同様の効果を得ることができる。

さらに、この半導体装置を積層させてパッケージ積層型半導体装置とした場合には、従来のＷＢ方式のパッケージ積層型半導体装置では困難であったファンイン構造が可能となり、よって、パッケージサイズの小型化及び薄膜化を図ることができる。

以上、この発明は、上述した実施の形態の組合せのみに限定されない。よって、任意好適な段階において好適な条件を組み合わせ、この発明を適用することができる。

例えば、上述した各実施の形態ではＢＧＡ型について説明したが、この発明をＬＧＡ型に任意好適に適用させても良い。

また、上述した各実施の形態では、ファンイン／ファンアウト構造を有する半導体装置について説明したが、目的や設計に応じてファンアウト構造のみを有する場合であっても良い。

上述した説明から明らかなように、この発明によれば、第１半導体チップ上方（すなわち、ファンイン部）はもとより第１半導体チップの上方以外の領域（すなわち、ファンアウト部）にも外部端子を配置されたファンアウト構造にでき、通常のＷＣＳＰに比べて多ピン化に対応可能な半導体装置となる。

さらに、半導体チップ上の電極パッドと外部端子とが配線層（再配線層とも称する。）を介して電気的に接続されているため、ＷＢ方式に比べて総信号配線長の短縮等を図ることができ、よって、優れた高周波特性を有する半導体装置となる。

また、この発明の半導体装置は、第１主表面に設けられた第１パッドが露出するように、第１半導体チップの第１主表面、側壁面、及び半導体チップ搭載部の第２の領域に亘って設けられ、低硬度の膜材によって形成された保護膜を含む絶縁膜を有している。この発明の半導体装置によれば、この絶縁膜に含まれる保護膜により、製造工程時の第１半導体チップに対する衝撃や封止層と半導体チップとの間の応力による剥離を防止することができる。

（Ａ）は、この発明の第１の実施の形態の半導体装置を示す概略平面図であり、（Ｂ）は、この発明の第１の実施の形態の半導体装置の一部を示す概略断面図である。 （Ａ）〜（Ｃ）は、この発明の第１の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。 （Ａ）〜（Ｃ）は、この発明の第１の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。 （Ａ）は、この発明の第２の実施の形態の半導体装置を示す概略平面図であり、（Ｂ）は、この発明の第２の実施の形態の半導体装置の一部を示す概略断面図である。 （Ａ）は、この発明の第３の実施の形態の半導体装置を示す概略平面図であり、（Ｂ）は、この発明の第３の実施の形態の半導体装置の一部を示す概略断面図である。 （Ａ）〜（Ｃ）は、この発明の第３の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。 （Ａ）は、この発明の第４の実施の形態の半導体装置を示す概略平面図であり、（Ｂ）は、この発明の第４の実施の形態の半導体装置の一部を示す概略断面図である。 （Ａ）は、この発明の第５の実施の形態の半導体装置を示す概略平面図であり、（Ｂ）は、この発明の第５の実施の形態の半導体装置の一部を示す概略断面図である。 （Ａ）は、この発明の第６の実施の形態の半導体装置を示す概略平面図であり、（Ｂ）は、この発明の第６の実施の形態の半導体装置の一部を示す概略断面図である。 （Ａ）〜（Ｃ）は、この発明の第６の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。 （Ａ）〜（Ｃ）は、この発明の第６の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。 この発明の第７の実施の形態の半導体装置の一部を示す概略断面図である。 この発明の第８の実施の形態の半導体装置の一部を示す概略断面図である。

符号の説明

１０、１１、５０、６０、７０、８０、９０、９５：半導体装置
１２：基板（半導体チップ搭載部）
１２ａ：基板の搭載面（第３主表面）
１２ｂ：基板の載置面（第１の領域）
１２ｃ：基板の不載置面（第２の領域）
１２ｉ：基板の裏面（第４主表面）
１４：第１パッド
１５、８２：第１半導体チップ
１５ａ：第１半導体チップの主表面（第１主表面）
１５ｂ：第１半導体チップの側壁面
１５ｃ：第１半導体チップの裏面（第２主表面）
１５ｘ：第１半導体チップの側壁
１５’、８２’：個片化前の第１半導体チップ
１６、２１：絶縁膜
１８：第１配線層（第１再配線層）
１９：ブレード（Ｖ字型刃付き）
２０：ポスト部
２２：封止層
２４：半田ボール（外部端子）
３０、８１：半導体ウェハ
３２：ウェハ固定テープ
３６、８９：溝
３８、５２、９６：スルーホール（貫通部）
３９、５４、９８：導体部
４０：第３パッド
４２：第１ランド
４３：第２パッド
４４：第２半導体チップ
４４ａ：第２半導体チップの搭載面（第３主表面）
４４ｂ：第２半導体チップの載置面（第１の領域）
４４ｃ：第２半導体チップの不載置面（第２の領域）
４４ｉ：第２半導体チップの裏面（第４主表面）
４５：第４パッド
４６：第５パッド
４９：第２配線層（第２再配線層）
５３：第２ランド
５６：第６パッド
７９：ブレード（Ｖ字型刃無し）
８２ａ：第１半導体チップの主表面（第１主表面）
８２ｂ：第１半導体チップの傾斜側壁面
８２ｃ：第１半導体チップの垂直壁面
８２ｄ：第１半導体チップの裏面（第２主表面）
８３：基板（支持部）
８３ｅ：基板の搭載面
８３ｆ：基板の載置面
８３ｇ：基板の不載置面
８６：感光性樹脂（枠状部）
８６ｊ：感光性樹脂の主表面（第３主表面）
８６ｋ：感光性樹脂の裏面（第４主表面）
９７：第３ランド

Claims (11)

1. 複数の第１パッドを有する第１主表面と、該第１主表面に対向し該第１主表面よりも面積の大きい第２主表面と、該第１主表面と該第２主表面とを接続する側壁面とを有する第１半導体チップと、
   前記第１半導体チップが搭載される第１の領域と該第１の領域を囲む第２の領域とを有する第３主表面と、該第３主表面に対向する第４主表面とを有する半導体チップ搭載部と、
   前記第１半導体チップの前記第１主表面上に設けられた第１の外部端子と、
   前記半導体チップ搭載部の前記第２の領域上に設けられた第２の外部端子と、
   前記第１パッドと前記第１の外部端子とを接続する第１の配線と、
   前記第１パッドと前記第２の外部端子とを接続し、前記第１主表面、前記側壁面、及び前記第２の領域に亘って設けられた第２の配線と、
   を具えることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、前記半導体チップ搭載部は、前記第３主表面から前記第４主表面へと貫通する導体部を有し、該導体部は前記第２の配線と電気的に接続されていることを特徴とする半導体装置。
3. 請求項１または２に記載の半導体装置において、前記半導体チップ搭載部の前記第３主表面上には、前記第１半導体チップの前記第２主表面と対向して該第２主表面を横断する配線部が設けられ、該配線部は前記第２の配線と電気的に接続されており、前記第１パッドは、前記第２の配線及び前記配線部を介して、前記第２の外部端子と電気的に接続されていることを特徴とする半導体装置。
4. 請求項１乃至３のいずれか一項に記載の半導体装置において、前記半導体チップ搭載部を第２パッドを有する第２半導体チップとし、該第２半導体チップの前記第２パッドは前記第２の配線と電気的に接続されていることを特徴とする半導体装置。
5. 請求項１または２に記載の半導体装置において、前記半導体チップ搭載部を第２半導体チップとし、前記第１半導体チップと前記第２半導体チップとの間には前記第１半導体チップの前記第２主表面と対向して該第２主表面を横断する第３の配線を具え、該第３の配線は前記第２の配線と電気的に接続されており、前記第１パッドは、前記第２の配線及び前記第３の配線を介して、前記第２の外部端子と電気的に接続されていることを特徴とする半導体装置。
6. 請求項１乃至５のいずれか一項に記載の半導体装置において、前記第２の配線と前記第２の外部端子との間に設けられたポスト部と、前記第２の配線上及び前記ポスト部の側面上に設けられた封止層とを具えていることを特徴とする半導体装置。
7. 請求項６に記載の半導体装置において、前記ポスト部のうち前記封止層中に埋め込まれている前記ポスト部の側面には、酸化膜が形成されていることを特徴とする半導体装置。
8. 請求項１乃至７のいずれか一項に記載の半導体装置において、前記第２の配線のうち、前記第１主表面と前記側壁面との境界上に位置する部分の幅が、前記第２の配線の残りの部分よりも幅広に形成されていることを特徴とする半導体装置。
9. 請求項２に記載の半導体装置が、前記第１半導体チップの厚み方向に、複数積層されてなることを特徴とする半導体装置。
10. 請求項３に記載の半導体装置において、前記配線部は、前記第２の配線とともに、前記第１パッドに対して前記第２主表面を横断する位置に設けられかつ前記第１パッドと前記第２の外部端子とを電気的に接続する経路を形成している
    ことを特徴とする半導体装置。
11. 複数の第１パッドを有する第１主表面と、該第１主表面と対向し該第１主表面よりも面積の大きい第２主表面と、該第１主表面と該第２主表面とを接続する側壁面とを有する第１半導体チップを準備する工程と、
    前記第１半導体チップを、第１の領域と該第１の領域を囲む第２の領域とを有する第３主表面と、該第３主表面に対向する第４主表面とを有する半導体チップ搭載部の、前記第１の領域上に搭載する工程と、
    前記第１パッドに接続されるとともに、前記第１主表面上に延在して形成される第１の配線と、前記第１パッドに接続されるとともに、前記第１主表面、前記側壁面、及び前記第２の領域上に亘って延在して形成される第２の配線とを形成する工程と、
    前記第１の配線に接続され、前記第１半導体チップの前記第１主表面上に形成される第１の外部端子と、前記第２の配線に接続され、前記半導体チップ搭載部の前記第２の領域上に形成される第２の外部端子とを形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。

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