JP2002151546A - Ｉｃチップの電極構造、信号取出構造及び電極形成方法 - Google Patents
Ｉｃチップの電極構造、信号取出構造及び電極形成方法Info
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Abstract
(57)【要約】
【課題】 ＩＣチップの電極と基板の電極との接続用導
体が回路パターン面より突出するのを防止する。 【解決手段】 ＩＣチップ１の回路パターン面２から側
面６にかけて凹部７を形成し、凹部底面８に回路パター
ン面２上の電極３と接続する電極９をメッキ処理により
形成する。回路パターン面２を基板表面３２と同じ向き
にして基板３１に搭載するとき、凹部底面８上の電極９
と基板３１上の電極３３とをワイヤボンディング３４で
接続する。これにより、ワイヤボンディング３４の凸部
が回路パターン面２より突出しなくなる。
体が回路パターン面より突出するのを防止する。 【解決手段】 ＩＣチップ１の回路パターン面２から側
面６にかけて凹部７を形成し、凹部底面８に回路パター
ン面２上の電極３と接続する電極９をメッキ処理により
形成する。回路パターン面２を基板表面３２と同じ向き
にして基板３１に搭載するとき、凹部底面８上の電極９
と基板３１上の電極３３とをワイヤボンディング３４で
接続する。これにより、ワイヤボンディング３４の凸部
が回路パターン面２より突出しなくなる。
Description
【０００１】
【発明の属する技術分野】本発明はＩＣチップの電極構
造、信号取出構造及び電極形成方法に関し、特に、ＩＣ
チップをその回路パターンを形成した表面（以下、回路
パターン面と呼ぶ）を基板表面と同じ向きにして基板に
実装する場合に、ＩＣチップの電極と基板の電極との接
続用導体がＩＣチップの回路パターン面より突出するこ
とを防止できるように工夫したものである。
造、信号取出構造及び電極形成方法に関し、特に、ＩＣ
チップをその回路パターンを形成した表面（以下、回路
パターン面と呼ぶ）を基板表面と同じ向きにして基板に
実装する場合に、ＩＣチップの電極と基板の電極との接
続用導体がＩＣチップの回路パターン面より突出するこ
とを防止できるように工夫したものである。
【０００２】
【従来の技術】ＩＣチップを基板に実装する場合、図１
１に示すように、ＩＣチップ１の回路パターン面２を基
板３１の表面３２と同じ向きにして実装することがあ
る。そして、回路パターン面２上に形成した電極３と、
基板３１上に形成した電極（配線導体）３３がワイヤボ
ンディング３４により、接続される。このとき、ワイヤ
ボンディング３４は上向きに凸状に湾曲し、回路パター
ン面２よりも大きく突出する。この突出量Ｄは、例えば
数十μｍ程度に及ぶ。
１に示すように、ＩＣチップ１の回路パターン面２を基
板３１の表面３２と同じ向きにして実装することがあ
る。そして、回路パターン面２上に形成した電極３と、
基板３１上に形成した電極（配線導体）３３がワイヤボ
ンディング３４により、接続される。このとき、ワイヤ
ボンディング３４は上向きに凸状に湾曲し、回路パター
ン面２よりも大きく突出する。この突出量Ｄは、例えば
数十μｍ程度に及ぶ。
【０００３】図１１の例では、基板３１上の電極３３に
アンプ３５が接続され、アンプ３５は基板３１上の配線
導体３６を通してフレキシブル基板３７により外部と接
続されている。
アンプ３５が接続され、アンプ３５は基板３１上の配線
導体３６を通してフレキシブル基板３７により外部と接
続されている。
【０００４】しかし、図１２に示すように、回路パター
ン面２を検査対象物等の他の物体３８に接近させようと
しても、ワイヤボンディング３４の凸部が邪魔して、ク
リアランス（間隔）ｄを突出量Ｄ以下にすることができ
ない。
ン面２を検査対象物等の他の物体３８に接近させようと
しても、ワイヤボンディング３４の凸部が邪魔して、ク
リアランス（間隔）ｄを突出量Ｄ以下にすることができ
ない。
【０００５】ワイヤボンディング３４の凸部による接近
制限は、例えば、回路パターン面２にセンサ機能を持た
せたＩＣチップの場合に大きな問題となる。その理由
は、感度やＳＮ比の観点から、センサ機能を有する回路
パターン面２を他の物体３８である被検出体に極力接近
して対面させたいため、回路パターン面２と被検出体と
の距離をなるべく短く、例えば、２ミクロン以下の微小
クリアランスに設定する要求があるからである。
制限は、例えば、回路パターン面２にセンサ機能を持た
せたＩＣチップの場合に大きな問題となる。その理由
は、感度やＳＮ比の観点から、センサ機能を有する回路
パターン面２を他の物体３８である被検出体に極力接近
して対面させたいため、回路パターン面２と被検出体と
の距離をなるべく短く、例えば、２ミクロン以下の微小
クリアランスに設定する要求があるからである。
【０００６】微小クリアランス設定の要求例を、液晶パ
ネルを構成するＴＦＴ部の故障（断線及び短絡）検査を
例にして説明する。図１３は液晶パネル３９の概略を示
し、透明電極部４０とＴＦＴ部４１との間に液晶部４２
が配置される。
ネルを構成するＴＦＴ部の故障（断線及び短絡）検査を
例にして説明する。図１３は液晶パネル３９の概略を示
し、透明電極部４０とＴＦＴ部４１との間に液晶部４２
が配置される。
【０００７】ＴＦＴ部４１の一例を図１４に示す。図１
４の例では、ガラス基板４３上に、画素電極４４とそれ
に接続されるＴＦＴ（薄膜トランジスタ）４５の組が多
数マトリクス状に形成され、また、各ＴＦＴ４５のゲー
トとドレインにそれぞれ接続するゲート電圧配線４６と
ソース電圧配線４７が格子状に形成されている。
４の例では、ガラス基板４３上に、画素電極４４とそれ
に接続されるＴＦＴ（薄膜トランジスタ）４５の組が多
数マトリクス状に形成され、また、各ＴＦＴ４５のゲー
トとドレインにそれぞれ接続するゲート電圧配線４６と
ソース電圧配線４７が格子状に形成されている。
【０００８】図１５に、センサ機能を有するＩＣチップ
１の一例を示す。この例のＩＣチップ１では、シリコン
基板１ａ上に、回路パターンとして、ＦＥＴ（電界効果
トランジスタ）４が形成されている。
１の一例を示す。この例のＩＣチップ１では、シリコン
基板１ａ上に、回路パターンとして、ＦＥＴ（電界効果
トランジスタ）４が形成されている。
【０００９】ＴＦＴ部４１の検査に際しては、ＩＣチッ
プ１に電源５を接続し、その回路パターン面２つまりＦ
ＥＴ４の面を所望の画素電極４４に微小間隔ｄまで接近
して対面させ、ＦＥＴ４のゲート電極Ｇと画素電極４４
を静電結合させる。
プ１に電源５を接続し、その回路パターン面２つまりＦ
ＥＴ４の面を所望の画素電極４４に微小間隔ｄまで接近
して対面させ、ＦＥＴ４のゲート電極Ｇと画素電極４４
を静電結合させる。
【００１０】この状態で、ゲート電圧配線及ぶソース電
圧配線の選択により、ＦＥＴ４が対面している画素電極
４４のＴＦＴに、電圧レベルが既知の規準電圧信号（パ
ルス状、矩形波状等）を印加する。すると、この電圧レ
ベルが既知の規準電圧信号（パルス状、矩形波状等）が
静電結合により画素電極４４からＦＥＴ４のゲート電極
Ｇに伝わるため、当該ＴＦＴが正常ならばＦＥＴ４から
図１６（ａ）のように所定レベル以上の出力が得られる
が、断線している場合はＦＥＴ４の出力は図１６（ｂ）
のように所定レベル未満となる。
圧配線の選択により、ＦＥＴ４が対面している画素電極
４４のＴＦＴに、電圧レベルが既知の規準電圧信号（パ
ルス状、矩形波状等）を印加する。すると、この電圧レ
ベルが既知の規準電圧信号（パルス状、矩形波状等）が
静電結合により画素電極４４からＦＥＴ４のゲート電極
Ｇに伝わるため、当該ＴＦＴが正常ならばＦＥＴ４から
図１６（ａ）のように所定レベル以上の出力が得られる
が、断線している場合はＦＥＴ４の出力は図１６（ｂ）
のように所定レベル未満となる。
【００１１】但し、ＴＦＴが短絡している場合もＦＥＴ
４の出力は所定レベル以上となる。そこで、ＦＥＴ４が
対面している画素電極４４の隣のＴＦＴに、電圧レベル
が既知の規準電圧信号（パルス状、矩形波状等）を印加
することにより、正常か短絡かを判断できる。つまり、
隣のＴＦＴに電圧レベルが既知の規準電圧信号（パルス
状、矩形波状等）を印加したときに、ＦＥＴ４の出力が
所定レベル未満であれば、ＦＥＴ４が対面している画素
電極４４のＴＦＴは正常であり、所定レベル以上の出力
がＦＥＴ４から得られる場合は、短絡していると判断す
る。
４の出力は所定レベル以上となる。そこで、ＦＥＴ４が
対面している画素電極４４の隣のＴＦＴに、電圧レベル
が既知の規準電圧信号（パルス状、矩形波状等）を印加
することにより、正常か短絡かを判断できる。つまり、
隣のＴＦＴに電圧レベルが既知の規準電圧信号（パルス
状、矩形波状等）を印加したときに、ＦＥＴ４の出力が
所定レベル未満であれば、ＦＥＴ４が対面している画素
電極４４のＴＦＴは正常であり、所定レベル以上の出力
がＦＥＴ４から得られる場合は、短絡していると判断す
る。
【００１２】液晶パネルＴＦＴ部検査の詳細を、図１７
〜図１８を参照して説明する。
〜図１８を参照して説明する。
【００１３】図１７（ａ）（ｂ）において、４８はアレ
イセンサであり、多数のＦＥＴ４が２列が基板３１上に
実装されている。各ＦＥＴ４は図１５に示した液晶パネ
ル検査用のＦＥＴ４がＩＣチップの回路パターン面に形
成されたものである。
イセンサであり、多数のＦＥＴ４が２列が基板３１上に
実装されている。各ＦＥＴ４は図１５に示した液晶パネ
ル検査用のＦＥＴ４がＩＣチップの回路パターン面に形
成されたものである。
【００１４】このアレイセンサ４８を、図１７（ｂ）に
示すように、ＴＦＴ部４１の面上に沿って間隔ｄを置い
て走査し、多数の画素電極４４のＴＦＴを順次検査す
る。
示すように、ＴＦＴ部４１の面上に沿って間隔ｄを置い
て走査し、多数の画素電極４４のＴＦＴを順次検査す
る。
【００１５】即ち、図１８の画素電極Ａ−１のＴＦＴの
みにパルス電圧を印加すると、画素電極Ａ−１に対面し
たＦＥＴ４の出力には、当該ＴＦＴが正常ならば図１６
（ａ）のような所定レベル以上の電圧波形が生じるが、
断線している場合は図１６（ｂ）のように出力電圧は略
ゼロとなる。また、この状態で、画素電極Ａ−１の周囲
の画素電極Ａ−２やＢ−１、Ｂ−２に対面するＦＥＴ４
の出力に所定レベル以上の電圧波形が生じた場合は、画
素電極Ａ−１のＴＦＴのみにパルス電圧を印加したにも
かかわらず電圧が生じたことになり、所定レベル以上の
電圧波形が生じたＦＥＴ４に対面する画素電極Ａ−２又
はＢ−１又はＢ−２のＴＦＴが短絡していると判断す
る。
みにパルス電圧を印加すると、画素電極Ａ−１に対面し
たＦＥＴ４の出力には、当該ＴＦＴが正常ならば図１６
（ａ）のような所定レベル以上の電圧波形が生じるが、
断線している場合は図１６（ｂ）のように出力電圧は略
ゼロとなる。また、この状態で、画素電極Ａ−１の周囲
の画素電極Ａ−２やＢ−１、Ｂ−２に対面するＦＥＴ４
の出力に所定レベル以上の電圧波形が生じた場合は、画
素電極Ａ−１のＴＦＴのみにパルス電圧を印加したにも
かかわらず電圧が生じたことになり、所定レベル以上の
電圧波形が生じたＦＥＴ４に対面する画素電極Ａ−２又
はＢ−１又はＢ−２のＴＦＴが短絡していると判断す
る。
【００１６】従って、液晶パネルの検査には、感度やＳ
Ｎ比の観点から、ＦＥＴ４（ＩＣチップ１の回路パター
ン面２）をＴＦＴ部４１の画素電極４４に極力接近させ
る必要があり、間隔ｄを、例えば２ミクロン以下の微小
クリアランスに設定することが要求される。
Ｎ比の観点から、ＦＥＴ４（ＩＣチップ１の回路パター
ン面２）をＴＦＴ部４１の画素電極４４に極力接近させ
る必要があり、間隔ｄを、例えば２ミクロン以下の微小
クリアランスに設定することが要求される。
【００１７】
【発明が解決しようとする課題】本発明の課題は、上述
した問題点に鑑み、ＩＣチップをその回路パターン面を
基板表面と同じ向きにして基板に実装する場合に、ＩＣ
チップの電極と基板の電極との接続用導体がＩＣチップ
の回路パターン面より突出することを防止できるように
することである。また、本発明の課題は、電極形成用の
メッキを断線なく確実に形成できるようにすることであ
る。
した問題点に鑑み、ＩＣチップをその回路パターン面を
基板表面と同じ向きにして基板に実装する場合に、ＩＣ
チップの電極と基板の電極との接続用導体がＩＣチップ
の回路パターン面より突出することを防止できるように
することである。また、本発明の課題は、電極形成用の
メッキを断線なく確実に形成できるようにすることであ
る。
【００１８】
【課題を解決するための手段】請求項１に係る発明は、
上記課題を解決するＩＣチップの電極構造であり、ＩＣ
チップの回路パターン面から側面にかけて形成した凹部
と、前記回路パターンと接続する、前記凹部の底面に形
成した電極を具備することを特徴とし、請求項２に係る
発明は、上記課題を解決するＩＣチップの他の電極構造
であり、ＩＣチップの回路パターンを形成した表面から
側面にかけて形成した傾斜面と、前記回路パターンと接
続する、前記傾斜面に形成した電極を具備することを特
徴とし、請求項３に係る発明は、上記課題を解決するＩ
Ｃチップの更に他の電極構造であり、上記請求項１に係
る発明のＩＣチップにおいて、前記電極からＩＣチップ
の裏面まで形成したスルーホールを具備することを特徴
とする。
上記課題を解決するＩＣチップの電極構造であり、ＩＣ
チップの回路パターン面から側面にかけて形成した凹部
と、前記回路パターンと接続する、前記凹部の底面に形
成した電極を具備することを特徴とし、請求項２に係る
発明は、上記課題を解決するＩＣチップの他の電極構造
であり、ＩＣチップの回路パターンを形成した表面から
側面にかけて形成した傾斜面と、前記回路パターンと接
続する、前記傾斜面に形成した電極を具備することを特
徴とし、請求項３に係る発明は、上記課題を解決するＩ
Ｃチップの更に他の電極構造であり、上記請求項１に係
る発明のＩＣチップにおいて、前記電極からＩＣチップ
の裏面まで形成したスルーホールを具備することを特徴
とする。
【００１９】請求項４に係る発明は、上記課題を解決す
るＩＣチップの信号取出構造であり、上記請求項１又は
２に係る発明のＩＣチップから信号を取り出す構造にお
いて、前記ＩＣチップをその回路パターン面を基板表面
と同じ向きにして基板に搭載し、前記ＩＣチップの電極
と前記基板の電極とをワイヤボンディングで接続したこ
とを特徴とし、請求項５に係る発明は、上記課題を解決
するＩＣチップの他の信号取出構造であり、上記請求項
２に係る発明のＩＣチップから信号を取り出す構造にお
いて、前記ＩＣチップをその回路パターン面を基板表面
と同じ向きにして基板に搭載し、前記ＩＣチップの電極
と前記基板の電極とを導電性箔で接続したことを特徴と
し、請求項６に係る発明は、上記課題を解決するＩＣチ
ップの更に他の信号取出構造であり、上記請求項３に係
る発明のＩＣチップから信号を取り出す構造において、
前記ＩＣチップをその回路パターン面を基板表面と同じ
向きにして基板に搭載し、前記ＩＣチップの電極と前記
基板の電極とを前記スルーホールで接続したことを特徴
とする。
るＩＣチップの信号取出構造であり、上記請求項１又は
２に係る発明のＩＣチップから信号を取り出す構造にお
いて、前記ＩＣチップをその回路パターン面を基板表面
と同じ向きにして基板に搭載し、前記ＩＣチップの電極
と前記基板の電極とをワイヤボンディングで接続したこ
とを特徴とし、請求項５に係る発明は、上記課題を解決
するＩＣチップの他の信号取出構造であり、上記請求項
２に係る発明のＩＣチップから信号を取り出す構造にお
いて、前記ＩＣチップをその回路パターン面を基板表面
と同じ向きにして基板に搭載し、前記ＩＣチップの電極
と前記基板の電極とを導電性箔で接続したことを特徴と
し、請求項６に係る発明は、上記課題を解決するＩＣチ
ップの更に他の信号取出構造であり、上記請求項３に係
る発明のＩＣチップから信号を取り出す構造において、
前記ＩＣチップをその回路パターン面を基板表面と同じ
向きにして基板に搭載し、前記ＩＣチップの電極と前記
基板の電極とを前記スルーホールで接続したことを特徴
とする。
【００２０】請求項７に係る発明は、上記課題を解決す
るＩＣチップの電極形成方法であり、上記請求項１に係
る発明のＩＣチップの電極を形成する方法において、前
記凹部の形成前、回路パターン形成時に、前記凹部を形
成する部分に導体層とその上の絶縁層を少なくとも１組
形成し、一番上の絶縁層上に回路パターン面の電極に接
続する導体膜を蒸着し、この蒸着膜と前記導体層とをス
ルーホールで接続しておき、前記凹部の形成後に、この
凹部の底面上に導体膜を蒸着し、この蒸着膜と前記絶縁
層上の蒸着膜との間に電流を流してメッキを施すことを
特徴とする。
るＩＣチップの電極形成方法であり、上記請求項１に係
る発明のＩＣチップの電極を形成する方法において、前
記凹部の形成前、回路パターン形成時に、前記凹部を形
成する部分に導体層とその上の絶縁層を少なくとも１組
形成し、一番上の絶縁層上に回路パターン面の電極に接
続する導体膜を蒸着し、この蒸着膜と前記導体層とをス
ルーホールで接続しておき、前記凹部の形成後に、この
凹部の底面上に導体膜を蒸着し、この蒸着膜と前記絶縁
層上の蒸着膜との間に電流を流してメッキを施すことを
特徴とする。
【００２１】
【発明の実施の形態】以下、図面を参照して、本発明の
実施形態例を説明する。
実施形態例を説明する。
【００２２】［第１実施形態例］図１〜図５により、本
発明の第１実施形態例に係るＩＣチップの電極構造、信
号取出構造及び電極形成方法を説明する。
発明の第１実施形態例に係るＩＣチップの電極構造、信
号取出構造及び電極形成方法を説明する。
【００２３】図１において、ＩＣチップ１は回路パター
ン面２を基板３１の表面３２と同じ向きにして基板３１
に搭載されるものであり、例えば、シリコン基板１ａ上
の回路パターン面２にセンサ機能部として、図１５に例
示した液晶パネル検査用のＦＥＴ４、あるいは、図１７
に例示した液晶パネル検査用のＦＥＴ４を２列有するア
レイセンサ４８が形成されている。このＩＣチップ１に
は、図１（ａ）に示すように、回路パターン面２の両側
からそれに連なる側面６にかけてそれぞれ凹部７を形成
し、更に、凹部７の底面８に回路パターン面２上の電極
３と接続する電極９をメッキ処理により形成してある。
このようなＩＣチップ１を、図１（ｂ）に示すように、
ＩＣチップ１の回路パターン面２を基板表面３２と同じ
向きにして基板３１に搭載し、凹部底面８上の電極９と
基板３１上の電極３３とをワイヤボンディング３４で接
続してある。なお、ＩＣチップ１の裏面を接着材により
基板３１に固定すると良い。
ン面２を基板３１の表面３２と同じ向きにして基板３１
に搭載されるものであり、例えば、シリコン基板１ａ上
の回路パターン面２にセンサ機能部として、図１５に例
示した液晶パネル検査用のＦＥＴ４、あるいは、図１７
に例示した液晶パネル検査用のＦＥＴ４を２列有するア
レイセンサ４８が形成されている。このＩＣチップ１に
は、図１（ａ）に示すように、回路パターン面２の両側
からそれに連なる側面６にかけてそれぞれ凹部７を形成
し、更に、凹部７の底面８に回路パターン面２上の電極
３と接続する電極９をメッキ処理により形成してある。
このようなＩＣチップ１を、図１（ｂ）に示すように、
ＩＣチップ１の回路パターン面２を基板表面３２と同じ
向きにして基板３１に搭載し、凹部底面８上の電極９と
基板３１上の電極３３とをワイヤボンディング３４で接
続してある。なお、ＩＣチップ１の裏面を接着材により
基板３１に固定すると良い。
【００２４】このように、ワイヤボンディング３４をＩ
Ｃチップ１の凹部底面８に位置する電極９と接続したこ
とから、凹部７を或る程度深く形成することにより、電
極間接続導体であるワイヤボンディング３４の凸部は回
路パターン面２より突出することがない。言い換えれ
ば、凹部７を、ワイヤボンディング３４の凸部が回路パ
ターン面２より突出しない深さに形成すれば良い。
Ｃチップ１の凹部底面８に位置する電極９と接続したこ
とから、凹部７を或る程度深く形成することにより、電
極間接続導体であるワイヤボンディング３４の凸部は回
路パターン面２より突出することがない。言い換えれ
ば、凹部７を、ワイヤボンディング３４の凸部が回路パ
ターン面２より突出しない深さに形成すれば良い。
【００２５】従って、ＩＣチップ１の回路パターン面２
（例えばセンサ機能形成部）を、例えば２μｍ以下の微
小クリアランスで、他の物体（例えば、液晶パネルＴＦ
Ｔ部４１等の検査対象物）に接近させることができる。
ワイヤボンディング３４の代わりに、導体箔等、適宜な
電極間接続導体で、凹部底面８上の電極９と基板３１上
の電極３３とを接続することも可能であり、同様の効果
が得られる。
（例えばセンサ機能形成部）を、例えば２μｍ以下の微
小クリアランスで、他の物体（例えば、液晶パネルＴＦ
Ｔ部４１等の検査対象物）に接近させることができる。
ワイヤボンディング３４の代わりに、導体箔等、適宜な
電極間接続導体で、凹部底面８上の電極９と基板３１上
の電極３３とを接続することも可能であり、同様の効果
が得られる。
【００２６】本例では、図２に示すように、凹部７を異
方性エッチングによりテーパ状の箱形に形成してある。
図２中、１０は回路パターン面２に蒸着で形成した金属
膜（以下、蒸着膜と呼ぶ）であり、回路パターン面２上
の電極３に接続している。１１は凹部底面８上に蒸着で
形成した金属膜（以下、蒸着膜と呼ぶ）である。
方性エッチングによりテーパ状の箱形に形成してある。
図２中、１０は回路パターン面２に蒸着で形成した金属
膜（以下、蒸着膜と呼ぶ）であり、回路パターン面２上
の電極３に接続している。１１は凹部底面８上に蒸着で
形成した金属膜（以下、蒸着膜と呼ぶ）である。
【００２７】蒸着膜１０、１１間に、図３（ａ）に示す
ように電源を接続して電流を流して、図３（ｂ）に示す
ようにメッキ１２を施すことにより、２つの蒸着膜１
０、１１にかけて電極９を形成してある。
ように電源を接続して電流を流して、図３（ｂ）に示す
ようにメッキ１２を施すことにより、２つの蒸着膜１
０、１１にかけて電極９を形成してある。
【００２８】凹部７の壁面７ａが急峻な場合はメッキ処
理が難しいので、そのような場合は、異方性エッチング
をその条件を変えて複数回、例えば２回行い、図３
（ｃ）に示すように、凹部７の上部傾斜面７ｂが下部傾
斜面７ｃよりも緩やかになるようにしておくことによ
り、メッキ１２を施すことができる。
理が難しいので、そのような場合は、異方性エッチング
をその条件を変えて複数回、例えば２回行い、図３
（ｃ）に示すように、凹部７の上部傾斜面７ｂが下部傾
斜面７ｃよりも緩やかになるようにしておくことによ
り、メッキ１２を施すことができる。
【００２９】更に、メッキ１２による電極９の形成を一
層確実にするには、図４及び図５に示すように行うと良
い。
層確実にするには、図４及び図５に示すように行うと良
い。
【００３０】即ち、凹部７の形成前、回路パターン形成
時に、シリコン基板１ａ上の凹部を形成すべき部分の付
近１３に導体層１４とその上の絶縁層１５の組を少なく
とも１組形成する。更に、一番上の絶縁層１５に導体膜
１６を蒸着し、この蒸着膜１６と導体層１４の全てとを
スルーホール１７で接続しておく。次に、凹部７の形成
後に、凹部底面８上に導体膜１８を蒸着し、絶縁層上の
蒸着膜１６と凹部底面上の蒸着膜１８に電源を接続して
電流を流し、メッキ１２を施す。この場合、ＩＣチップ
１の内部で導体層１４が絶縁層上の蒸着膜１６にスルー
ホール１７により接続されているため、凹部７形成時に
エッチングがどこで停止しても、また、凹部周壁７ａが
急峻であっても、メッキ１２が断線することなく形成さ
れる。図４では導体層１４と絶縁層１５を２組形成して
ある。
時に、シリコン基板１ａ上の凹部を形成すべき部分の付
近１３に導体層１４とその上の絶縁層１５の組を少なく
とも１組形成する。更に、一番上の絶縁層１５に導体膜
１６を蒸着し、この蒸着膜１６と導体層１４の全てとを
スルーホール１７で接続しておく。次に、凹部７の形成
後に、凹部底面８上に導体膜１８を蒸着し、絶縁層上の
蒸着膜１６と凹部底面上の蒸着膜１８に電源を接続して
電流を流し、メッキ１２を施す。この場合、ＩＣチップ
１の内部で導体層１４が絶縁層上の蒸着膜１６にスルー
ホール１７により接続されているため、凹部７形成時に
エッチングがどこで停止しても、また、凹部周壁７ａが
急峻であっても、メッキ１２が断線することなく形成さ
れる。図４では導体層１４と絶縁層１５を２組形成して
ある。
【００３１】［第２実施形態例］図６〜図８により、第
２実施形態例に係るＩＣチップの電極構造、信号取出構
造及び電極形成方法を説明する。本第２実施形態例で
は、図１〜図５に示した第１実施形態例と比べ、凹部底
面８上の電極９にスルーホール１９を形成した点、及
び、ワイヤボンディング３４の代わりにスルーホール１
９で電極９と基板３１上の電極３３とを接続した点が異
なり、他は同じである。
２実施形態例に係るＩＣチップの電極構造、信号取出構
造及び電極形成方法を説明する。本第２実施形態例で
は、図１〜図５に示した第１実施形態例と比べ、凹部底
面８上の電極９にスルーホール１９を形成した点、及
び、ワイヤボンディング３４の代わりにスルーホール１
９で電極９と基板３１上の電極３３とを接続した点が異
なり、他は同じである。
【００３２】図６において、ＩＣチップ１の回路パター
ン面２から側面６にかけて凹部７を形成し、凹部底面８
に回路パターン面２上の電極３と接続する電極９をメッ
キ処理により形成し、更に、凹部底面８にて、電極９か
らＩＣチップの裏面２０までスルーホール１９を形成し
てある。このようなＩＣチップ１を、回路パターン面２
を基板表面３２と同じ向きにして基板３１に搭載し、電
極９と基板３１上の電極３３とをスルーホール１９で接
続してある。従って、第１実施形態例で使用したような
電気接続用のワイヤリングの回路パターン面からの突出
がない。
ン面２から側面６にかけて凹部７を形成し、凹部底面８
に回路パターン面２上の電極３と接続する電極９をメッ
キ処理により形成し、更に、凹部底面８にて、電極９か
らＩＣチップの裏面２０までスルーホール１９を形成し
てある。このようなＩＣチップ１を、回路パターン面２
を基板表面３２と同じ向きにして基板３１に搭載し、電
極９と基板３１上の電極３３とをスルーホール１９で接
続してある。従って、第１実施形態例で使用したような
電気接続用のワイヤリングの回路パターン面からの突出
がない。
【００３３】従って、ＩＣチップ１の回路パターン面２
（例えばセンサ機能形成部）を、例えば２μｍ以下の微
小クリアランスで、他の物体（例えば、液晶パネルＴＦ
Ｔ部等の検査対象物）に接近させることができる。
（例えばセンサ機能形成部）を、例えば２μｍ以下の微
小クリアランスで、他の物体（例えば、液晶パネルＴＦ
Ｔ部等の検査対象物）に接近させることができる。
【００３４】本例では、電極９及びスルーホール１９
を、図７及び図８に示すように形成してある。
を、図７及び図８に示すように形成してある。
【００３５】即ち、凹部７の形成前、回路パターン形成
時に、凹部を形成すべき部分１３に導体層１４とその上
の絶縁層１５を少なくとも１組形成する。更に、一番上
の絶縁層１５上に導体膜１６を蒸着し、この蒸着膜１６
と導体層１４の全てとをスルーホール１７で接続してお
く。次に、凹部７の形成後に、凹部底面８上に導体膜１
８を蒸着し、この蒸着膜１８からＩＣチップの裏面２０
まで下孔１９ａを明けておく。そして、図８に示すよう
に、絶縁層上の蒸着膜１６と凹部底面上の蒸着膜１８に
電源を接続して電流を流し、メッキ１２を施すことによ
り、電極９とスルーホール１９を形成する。図では導体
層１４と絶縁層１５を２組形成してある。
時に、凹部を形成すべき部分１３に導体層１４とその上
の絶縁層１５を少なくとも１組形成する。更に、一番上
の絶縁層１５上に導体膜１６を蒸着し、この蒸着膜１６
と導体層１４の全てとをスルーホール１７で接続してお
く。次に、凹部７の形成後に、凹部底面８上に導体膜１
８を蒸着し、この蒸着膜１８からＩＣチップの裏面２０
まで下孔１９ａを明けておく。そして、図８に示すよう
に、絶縁層上の蒸着膜１６と凹部底面上の蒸着膜１８に
電源を接続して電流を流し、メッキ１２を施すことによ
り、電極９とスルーホール１９を形成する。図では導体
層１４と絶縁層１５を２組形成してある。
【００３６】［第３実施形態例］図９により、第３実施
形態例に係るＩＣチップの電極構造及び信号取出構造を
説明する。本例のＩＣチップ１も、シリコン基板１ａ上
の回路パターン面２にセンサ機能部として、図１５に例
示した液晶パネル検査用のＦＥＴ４、あるいは、図１７
に例示した液晶パネル検査用のＦＥＴ４を２列有するア
レイセンサ４８が形成されている。
形態例に係るＩＣチップの電極構造及び信号取出構造を
説明する。本例のＩＣチップ１も、シリコン基板１ａ上
の回路パターン面２にセンサ機能部として、図１５に例
示した液晶パネル検査用のＦＥＴ４、あるいは、図１７
に例示した液晶パネル検査用のＦＥＴ４を２列有するア
レイセンサ４８が形成されている。
【００３７】本例のＩＣチップ１では、図９（ａ）に示
すように、回路パターン面２の両側からそれに連なる側
面６にかけてそれぞれ傾斜面２１を形成し、更に、図９
（ｂ）に示すように、この傾斜面２１に、回路パターン
面上の電極３と接続する電極９ａをメッキ処理により形
成してある。このようなＩＣチップ１を、図９（ｂ）に
示すように、ＩＣチップ１の回路パターン面２を基板表
面３２と同じ向きにして基板３１に搭載し、傾斜面２１
上の電極９ａと基板３１上の電極３３とをワイヤボンデ
ィング３４で接続してある。この場合、電極９ａがＩＣ
チップ１の傾斜面２１に位置することから、なるべく下
寄りでワイヤボンディング３４を行うことにより、電極
間接続導体であるワイヤボンディング３４の凸部が回路
パターン面２より突出しなくなる。言い換えれば、傾斜
面２１を、ワイヤボンディング３４の凸部が回路パター
ン面２より突出しない角度に形成すれば良い。
すように、回路パターン面２の両側からそれに連なる側
面６にかけてそれぞれ傾斜面２１を形成し、更に、図９
（ｂ）に示すように、この傾斜面２１に、回路パターン
面上の電極３と接続する電極９ａをメッキ処理により形
成してある。このようなＩＣチップ１を、図９（ｂ）に
示すように、ＩＣチップ１の回路パターン面２を基板表
面３２と同じ向きにして基板３１に搭載し、傾斜面２１
上の電極９ａと基板３１上の電極３３とをワイヤボンデ
ィング３４で接続してある。この場合、電極９ａがＩＣ
チップ１の傾斜面２１に位置することから、なるべく下
寄りでワイヤボンディング３４を行うことにより、電極
間接続導体であるワイヤボンディング３４の凸部が回路
パターン面２より突出しなくなる。言い換えれば、傾斜
面２１を、ワイヤボンディング３４の凸部が回路パター
ン面２より突出しない角度に形成すれば良い。
【００３８】従って、ＩＣチップ１の回路パターン面２
（例えばセンサ機能形成部）を、例えば２μｍ以下の微
小クリアランスで、他の物体（例えば、液晶パネルＴＦ
Ｔ部等の検査対象物）に接近させることができる。
（例えばセンサ機能形成部）を、例えば２μｍ以下の微
小クリアランスで、他の物体（例えば、液晶パネルＴＦ
Ｔ部等の検査対象物）に接近させることができる。
【００３９】また、ワイヤボンディング３４の凸部の高
さ位置は傾斜した電極９ａとの接続個所によりばらつく
ので、凸部が回路パターン面２より突出しないように接
続個所の制御を行うと良い。
さ位置は傾斜した電極９ａとの接続個所によりばらつく
ので、凸部が回路パターン面２より突出しないように接
続個所の制御を行うと良い。
【００４０】本例では、回路パターン面２から側面６に
かけて斜めに研磨することにより、傾斜面２１を形成し
ている。このような傾斜面２１にメッキ処理で電極９ａ
を形成する場合は、異方性エッチングによる凹部７の形
成に比べて、エッジ２２の角度が緩やかになるので、メ
ッキ断線の可能性が低下する。
かけて斜めに研磨することにより、傾斜面２１を形成し
ている。このような傾斜面２１にメッキ処理で電極９ａ
を形成する場合は、異方性エッチングによる凹部７の形
成に比べて、エッジ２２の角度が緩やかになるので、メ
ッキ断線の可能性が低下する。
【００４１】［第４実施形態例］図１０により、第４実
施形態例に係るＩＣチップの電極構造及び信号取出構造
を説明する。本第４実施形態例では、図９に示した第３
実施形態例と比べ、ワイヤボンディング３４の代わりに
導電性箔２３で傾斜面２１上の電極９ａと基板３１上の
電極３３とを接続した点が異なり、他は同じである。
施形態例に係るＩＣチップの電極構造及び信号取出構造
を説明する。本第４実施形態例では、図９に示した第３
実施形態例と比べ、ワイヤボンディング３４の代わりに
導電性箔２３で傾斜面２１上の電極９ａと基板３１上の
電極３３とを接続した点が異なり、他は同じである。
【００４２】即ち、図１０に示すように、本例のＩＣチ
ップ１は、回路パターン面２から側面６にかけて傾斜面
２１を形成し、更に、この傾斜面２１に、回路パターン
面上の電極３と接続する電極９ａをメッキ処理により形
成してある。このようなＩＣチップ１を、ＩＣチップ１
の回路パターン面２を基板表面３２と同じ向きにして基
板３１に搭載し、傾斜面２１上の電極９ａと基板３１上
の電極３３とを導電性箔２３で接続してある。導電性箔
２３は傾斜した電極９ａに沿って下向きに湾曲してい
る。導電性箔２３としては、フレキシブル基板等の導電
性箔を使用でき、一般に可撓性を有している。導電性箔
２３と電極９ａ及び電極３３との間は、銀ペースト等の
導電性ペースト２３ａを用いて接続してある。
ップ１は、回路パターン面２から側面６にかけて傾斜面
２１を形成し、更に、この傾斜面２１に、回路パターン
面上の電極３と接続する電極９ａをメッキ処理により形
成してある。このようなＩＣチップ１を、ＩＣチップ１
の回路パターン面２を基板表面３２と同じ向きにして基
板３１に搭載し、傾斜面２１上の電極９ａと基板３１上
の電極３３とを導電性箔２３で接続してある。導電性箔
２３は傾斜した電極９ａに沿って下向きに湾曲してい
る。導電性箔２３としては、フレキシブル基板等の導電
性箔を使用でき、一般に可撓性を有している。導電性箔
２３と電極９ａ及び電極３３との間は、銀ペースト等の
導電性ペースト２３ａを用いて接続してある。
【００４３】導電性箔２３を電極間接続導体として用い
る場合は、導電性箔２３を傾斜した電極９ａに沿って下
向きに湾曲できるから、ワイヤボンディング３４が上に
凸に湾曲するのとは反対に、より平面的な電気的接続が
可能となり、回路パターン面２と他の物体間が微小クリ
アランスであっても、回路パターン面２より突出するこ
とがなく導体箔２３が他の物体にショートすることがな
い。
る場合は、導電性箔２３を傾斜した電極９ａに沿って下
向きに湾曲できるから、ワイヤボンディング３４が上に
凸に湾曲するのとは反対に、より平面的な電気的接続が
可能となり、回路パターン面２と他の物体間が微小クリ
アランスであっても、回路パターン面２より突出するこ
とがなく導体箔２３が他の物体にショートすることがな
い。
【００４４】従って、ＩＣチップ１の回路パターン面２
（例えばセンサ機能形成部）を、例えば２μｍ以下の微
小クリアランスで、他の物体（例えば、液晶パネルＴＦ
Ｔ部等の検査対象物）に接近させることができる。
（例えばセンサ機能形成部）を、例えば２μｍ以下の微
小クリアランスで、他の物体（例えば、液晶パネルＴＦ
Ｔ部等の検査対象物）に接近させることができる。
【００４５】
【発明の効果】以上、詳細に説明したように、請求項１
に係る発明のＩＣチップは、ＩＣチップの回路パターン
を形成した表面（以下、回路パターン面と呼ぶ）から側
面にかけて形成した凹部と、前記回路パターンと接続す
る、前記凹部の底面に形成した電極を具備するので、Ｉ
Ｃチップをその回路パターン面を基板表面と同じ向きに
して基板に搭載する場合に、ＩＣチップの電極と基板の
電極とを接続するワイヤボンディング等の電極間接続導
体が回路パターン面より突出するのを防止することがで
きる。
に係る発明のＩＣチップは、ＩＣチップの回路パターン
を形成した表面（以下、回路パターン面と呼ぶ）から側
面にかけて形成した凹部と、前記回路パターンと接続す
る、前記凹部の底面に形成した電極を具備するので、Ｉ
Ｃチップをその回路パターン面を基板表面と同じ向きに
して基板に搭載する場合に、ＩＣチップの電極と基板の
電極とを接続するワイヤボンディング等の電極間接続導
体が回路パターン面より突出するのを防止することがで
きる。
【００４６】請求項２に係る発明のＩＣチップは、ＩＣ
チップの回路パターンを形成した表面から側面にかけて
形成した傾斜面と、前記回路パターンと接続する、前記
傾斜面に形成した電極を具備するので、ＩＣチップをそ
の回路パターン面を基板表面と同じ向きにして基板に搭
載する場合に、ＩＣチップの電極と基板の電極とを接続
するワイヤボンディング等の電極間接続導体が回路パタ
ーン面より突出するのを防止することができる。
チップの回路パターンを形成した表面から側面にかけて
形成した傾斜面と、前記回路パターンと接続する、前記
傾斜面に形成した電極を具備するので、ＩＣチップをそ
の回路パターン面を基板表面と同じ向きにして基板に搭
載する場合に、ＩＣチップの電極と基板の電極とを接続
するワイヤボンディング等の電極間接続導体が回路パタ
ーン面より突出するのを防止することができる。
【００４７】請求項３に係る発明のＩＣチップは、請求
項１に係る発明において、前記電極からＩＣチップの裏
面まで形成したスルーホールを具備するので、ＩＣチッ
プをその回路パターン面を基板表面と同じ向きにして基
板に搭載する場合に、ＩＣチップの電極と基板の電極と
を前記スルーホールで接続することができ、電極間接続
導体が回路パターン面より突出するのを防止することが
できる。
項１に係る発明において、前記電極からＩＣチップの裏
面まで形成したスルーホールを具備するので、ＩＣチッ
プをその回路パターン面を基板表面と同じ向きにして基
板に搭載する場合に、ＩＣチップの電極と基板の電極と
を前記スルーホールで接続することができ、電極間接続
導体が回路パターン面より突出するのを防止することが
できる。
【００４８】請求項４に係る発明は、請求項１又は２に
係る発明のＩＣチップをその回路パターン面を基板表面
と同じ向きにして基板に搭載し、前記ＩＣチップの電極
と前記基板の電極とをワイヤボンディングで接続したの
で、ワイヤボンディングが回路パターン面より突出する
のを防止することができる。
係る発明のＩＣチップをその回路パターン面を基板表面
と同じ向きにして基板に搭載し、前記ＩＣチップの電極
と前記基板の電極とをワイヤボンディングで接続したの
で、ワイヤボンディングが回路パターン面より突出する
のを防止することができる。
【００４９】請求項５に係る発明は、請求項２に係る発
明のＩＣチップをその回路パターン面を基板表面と同じ
向きにして基板に搭載し、前記ＩＣチップの電極と前記
基板の電極とを導電性箔で接続したので、導体間接続導
体が回路パターン面より突出するのを防止することがで
きる。
明のＩＣチップをその回路パターン面を基板表面と同じ
向きにして基板に搭載し、前記ＩＣチップの電極と前記
基板の電極とを導電性箔で接続したので、導体間接続導
体が回路パターン面より突出するのを防止することがで
きる。
【００５０】請求項６に係る発明は、請求項３に係る発
明のＩＣチップをその回路パターン面を基板表面と同じ
向きにして基板に搭載し、前記ＩＣチップの電極と前記
基板の電極とを前記スルーホールで接続したので、電極
間接続導体が回路パターン面より突出するのを防止する
ことができる。
明のＩＣチップをその回路パターン面を基板表面と同じ
向きにして基板に搭載し、前記ＩＣチップの電極と前記
基板の電極とを前記スルーホールで接続したので、電極
間接続導体が回路パターン面より突出するのを防止する
ことができる。
【００５１】請求項７に係る発明は、請求項１に係る発
明のＩＣチップの電極形成方法として、前記凹部の形成
前、回路パターン形成時に、前記凹部を形成する部分に
導体層とその上の絶縁層を少なくとも１組形成し、一番
上の絶縁層上に回路パターン面の電極に接続する導体膜
を蒸着し、この蒸着膜と前記導体層とをスルーホールで
接続しておき、前記凹部の形成後に、この凹部の底面上
に導体膜を蒸着し、この蒸着膜と前記絶縁層上の蒸着膜
との間に電流を流してメッキを施すので、メッキを断線
なく確実に形成することができる。
明のＩＣチップの電極形成方法として、前記凹部の形成
前、回路パターン形成時に、前記凹部を形成する部分に
導体層とその上の絶縁層を少なくとも１組形成し、一番
上の絶縁層上に回路パターン面の電極に接続する導体膜
を蒸着し、この蒸着膜と前記導体層とをスルーホールで
接続しておき、前記凹部の形成後に、この凹部の底面上
に導体膜を蒸着し、この蒸着膜と前記絶縁層上の蒸着膜
との間に電流を流してメッキを施すので、メッキを断線
なく確実に形成することができる。
【図１】本発明の第１実施形態例に係るＩＣチップの電
極構造及び信号取出構造を示す断面図。
極構造及び信号取出構造を示す断面図。
【図２】ＩＣチップの電極構造の凹部を示す斜視図。
【図３】ＩＣチップの電極形成方法の例を示す断面図。
【図４】本発明の第１実施形態例に係るＩＣチップの電
極形成方法を示す断面図。
極形成方法を示す断面図。
【図５】本発明の第１実施形態例に係るＩＣチップの電
極形成方法を示す断面図。
極形成方法を示す断面図。
【図６】本発明の第２実施形態例に係るＩＣチップの電
極構造及び信号取出構造を示す断面図。
極構造及び信号取出構造を示す断面図。
【図７】本発明の第２実施形態例に係るＩＣチップの電
極形成方法を示す断面図。
極形成方法を示す断面図。
【図８】本発明の第２実施形態例に係るＩＣチップの電
極形成方法を示す断面図。
極形成方法を示す断面図。
【図９】本発明の第３実施形態例に係るＩＣチップの電
極構造及び信号取出構造を示す断面図。
極構造及び信号取出構造を示す断面図。
【図１０】本発明の第４実施形態例に係るＩＣチップの
電極構造及び信号取出構造を示す断面図。
電極構造及び信号取出構造を示す断面図。
【図１１】従来のＩＣチップの電極構造及び信号取出構
造を示す図。
造を示す図。
【図１２】従来技術の問題点を示す図。
【図１３】液晶パネルの概略構成を示す図。
【図１４】液晶パネルのＴＦＴ部を示す図。
【図１５】液晶パネルＴＦＴ部検査用のＩＣチップを示
す図。
す図。
【図１６】液晶パネルＴＦＴ部検査用のＩＣチップの出
力を示す図。
力を示す図。
【図１７】液晶パネルＴＦＴ部検査の様子を示す図。
【図１８】液晶パネルＴＦＴ部検査の様子を示す図。
１ ＩＣチップ ２ 回路パターン面 ３ 回路パターン面上の電極 ４ ＦＥＴ（電界効果トランジスタ） ５ 電源 ６ 側面 ７ 凹部 ７ａ 凹部周壁 ７ｂ 上部傾斜面 ７ｃ 下部傾斜面 ８ 凹部底面 ９ 凹部底面上の電極 ９ａ 傾斜面上の電極 １０、１１、１６、１８ 蒸着膜 １２ メッキ １３ 凹部形成部分の付近 １４ 導体層 １５ 絶縁層 １７、１９ スルーホール １９ａ 下孔 ２０ 裏面 ２１ 傾斜面 ２２ エッジ ２３ 導体箔 ３１ 基板 ３２ 基板表面 ３３ 電極 ３４ ワイヤボンディング ３５ アンプ ３６ 配線導体 ３７ フレキシブル基板 ３８ 他の物体（検査対象物） ３９ 液晶パネル ４０ 透明電極部 ４１ ＴＦＴ部 ４２ 液晶部 ４３ ガラス基板 ４４ 画素電極 ４５ ＴＦＴ（薄膜トランジスタ） ４６ ゲート電圧配線 ４７ ソース電圧配線 ４８ センサアレイ
Claims (7)
- 【請求項１】 ＩＣチップの回路パターンを形成した表
面（以下、回路パターン面と呼ぶ）から側面にかけて形
成した凹部と、前記回路パターンと接続する、前記凹部
の底面に形成した電極を具備することを特徴とするＩＣ
チップ。 - 【請求項２】 ＩＣチップの回路パターンを形成した表
面から側面にかけて形成した傾斜面と、前記回路パター
ンと接続する、前記傾斜面に形成した電極を具備するこ
とを特徴とするＩＣチップ。 - 【請求項３】 請求項１記載のＩＣチップにおいて、前
記電極からＩＣチップの裏面まで形成したスルーホール
を具備することを特徴とするＩＣチップ。 - 【請求項４】 請求項１又は２記載のＩＣチップから信
号を取り出す構造において、前記ＩＣチップをその回路
パターン面を基板表面と同じ向きにして基板に搭載し、
前記ＩＣチップの電極と前記基板の電極とをワイヤボン
ディングで接続したことを特徴とするＩＣチップの信号
取出構造。 - 【請求項５】 請求項２記載のＩＣチップから信号を取
り出す構造において、前記ＩＣチップをその回路パター
ン面を基板表面と同じ向きにして基板に搭載し、前記Ｉ
Ｃチップの電極と前記基板の電極とを導電性箔で接続し
たことを特徴とするＩＣチップの信号取出構造。 - 【請求項６】 請求項３記載のＩＣチップから信号を取
り出す構造において、前記ＩＣチップをその回路パター
ン面を基板表面と同じ向きにして基板に搭載し、前記Ｉ
Ｃチップの電極と前記基板の電極とを前記スルーホール
で接続したことを特徴とするＩＣチップの信号取出構
造。 - 【請求項７】 請求項１記載のＩＣチップの電極を形成
する方法において、前記凹部の形成前、回路パターン形
成時に、前記凹部を形成する部分に導体層とその上の絶
縁層を少なくとも１組形成し、一番上の絶縁層上に回路
パターン面の電極に接続する導体膜を蒸着し、この蒸着
膜と前記導体層とをスルーホールで接続しておき、前記
凹部の形成後に、この凹部の底面上に導体膜を蒸着し、
この蒸着膜と前記絶縁層上の蒸着膜との間に電流を流し
てメッキを施すことを特徴とするＩＣチップの電極形成
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000339783A JP2002151546A (ja) | 2000-11-08 | 2000-11-08 | Ｉｃチップの電極構造、信号取出構造及び電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000339783A JP2002151546A (ja) | 2000-11-08 | 2000-11-08 | Ｉｃチップの電極構造、信号取出構造及び電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002151546A true JP2002151546A (ja) | 2002-05-24 |
Family
ID=18814803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000339783A Withdrawn JP2002151546A (ja) | 2000-11-08 | 2000-11-08 | Ｉｃチップの電極構造、信号取出構造及び電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002151546A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004100009A (ja) * | 2002-09-11 | 2004-04-02 | Nippon Telegr & Teleph Corp <Ntt> | 金属電極の製造方法およびその製造装置 |
| JP2004165188A (ja) * | 2002-11-08 | 2004-06-10 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2008053755A (ja) * | 2007-11-09 | 2008-03-06 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| KR101162509B1 (ko) | 2011-06-17 | 2012-07-05 | 앰코 테크놀로지 코리아 주식회사 | 반도체 장치 및 이의 제조 방법 |
| CN104377184A (zh) * | 2013-08-12 | 2015-02-25 | 精材科技股份有限公司 | 晶片封装体 |
| JP2015114670A (ja) * | 2013-12-11 | 2015-06-22 | 台湾東電化股▲ふん▼有限公司 | ３ｄ立体回路構造の端子脚に板バネが結合された構造 |
| US9196594B2 (en) | 2010-05-11 | 2015-11-24 | Xintec Inc. | Chip package and method for forming the same |
| US9209124B2 (en) | 2010-05-11 | 2015-12-08 | Xintec Inc. | Chip package |
| US9355975B2 (en) | 2010-05-11 | 2016-05-31 | Xintec Inc. | Chip package and method for forming the same |
| US9425134B2 (en) | 2010-05-11 | 2016-08-23 | Xintec Inc. | Chip package |
| US9437478B2 (en) | 2010-05-11 | 2016-09-06 | Xintec Inc. | Chip package and method for forming the same |
| JP2016534454A (ja) * | 2013-08-23 | 2016-11-04 | フィンガープリント カーズ アーベー | 指紋検知システムの接続パッド |
| JP2018160604A (ja) * | 2017-03-23 | 2018-10-11 | 株式会社デンソー | 半導体装置 |
-
2000
- 2000-11-08 JP JP2000339783A patent/JP2002151546A/ja not_active Withdrawn
Cited By (16)
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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