WO2011086611A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
WO2011086611A1
WO2011086611A1 PCT/JP2010/004824 JP2010004824W WO2011086611A1 WO 2011086611 A1 WO2011086611 A1 WO 2011086611A1 JP 2010004824 W JP2010004824 W JP 2010004824W WO 2011086611 A1 WO2011086611 A1 WO 2011086611A1
Authority
WO
WIPO (PCT)
Prior art keywords
chip
semiconductor device
resin
manufacturing
die
Prior art date
Application number
PCT/JP2010/004824
Other languages
English (en)
French (fr)
Inventor
堂前伸一
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Publication of WO2011086611A1 publication Critical patent/WO2011086611A1/ja
Priority to US13/493,547 priority Critical patent/US20120280406A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a structure in which a plurality of chips having different chip shapes are stacked and a manufacturing method thereof.
  • semiconductor devices used in electronic devices are required to be thinner.
  • development of a stacked semiconductor device in which a plurality of semiconductor devices are stacked and accommodated in a single package has been promoted, which further increases the demand for thinning the semiconductor device.
  • the thickness of a semiconductor device was about 200 to 250 ⁇ m, but recently, a semiconductor device having a thickness of about 50 ⁇ m has been manufactured, and further thinning has been promoted.
  • the side wall surface is covered with the protective resin 4 and the mounting surface of the bump 3 is covered with the protective resin 6.
  • the back surface is covered with a protective resin 5.
  • the protective resin 4 provided on the side wall surface of the LSI chip 1 reduces the external force applied to the LSI chip 1. According to this method, since the corner portion of the chip can be particularly protected, it is possible to prevent the occurrence of defects and cracks. As a result, defects during transportation and mounting of the chip, connection failures during mounting of the chip, and the like are reduced, so that yield and reliability are improved.
  • the above-described conventional chip reinforcement technology is intended for a single chip, and cannot be directly applied to, for example, a stacked chip in which a plurality of chips having different sizes are stacked.
  • the present inventor obtained various findings as a result of various studies.
  • FIGS. 13A and 13B are cross-sectional views illustrating a stacked chip in which a plurality of chips having different sizes are stacked.
  • a top die 8 smaller than the bottom die 7 is mounted on the bottom die 7.
  • a local stress is applied to a portion ( ⁇ in the figure) in contact with the end of the top die 8 (small chip) in the bottom die 7 (large chip).
  • a middle die 9 smaller than the bottom die 7 is mounted on the bottom die 7, and a top die 8 larger than the middle die 9 is mounted on the middle die 9. .
  • the bottom die 7 (large chip) is in contact with the end of the middle die 9 (small chip) ( ⁇ in the figure)
  • the top die 8 large chip is in contact with the end of the middle die 9 (small chip) ( Local stress is applied to ⁇ in the figure.
  • the present invention has been made on the basis of the above knowledge, and a method of manufacturing a semiconductor device according to the present invention includes a step (a) of bonding a substrate and a first chip, and the first chip on the substrate.
  • a laminated chip comprising: the first chip bonded onto the second chip; and the resin formed on the surface of the second chip at a portion located outside the first chip on the first chip side surface.
  • (c) forming a structure
  • the penetration electrode may be provided in all the chips
  • the through electrode is assumed to penetrate at least the substrate portion of the chip, and the device layer formed on the substrate may be penetrated or may not be penetrated.
  • the device layer is a general term for a gate electrode, an insulating layer, a wiring layer, and the like formed on the substrate.
  • a photosensitive first resin is applied around the first chip on the substrate so as to be separated from the first chip.
  • the step (c) by dicing at least one of the first resin and the second resin and the substrate, the substrate is divided and the second chip is larger than the first chip; The first resin formed on the first chip side surface of the first chip bonded to the second chip and a portion of the second chip located outside the first chip.
  • the multilayer chip structure having a fine second resin may be formed.
  • the first resin may be applied so as to be an inverted pattern of the first chip.
  • the substrate and the first chip may be bonded together after the first resin is applied and cured. That is, after the first resin is applied around the first chip mounting region on the substrate on which the through electrode is formed so as to be separated from the mounting region and the first resin is cured, A chip may be attached. Further, the thickness of the first resin after curing may be approximately the same as the thickness of the first chip.
  • a first through electrode is formed on the substrate, and a device layer having an electrode pad on the surface is formed on the substrate-side surface of the first chip.
  • the substrate and the first chip may be bonded so that the first through electrode and the electrode pad of the substrate are electrically connected.
  • the resin may be applied so as to cover the first chip.
  • a first through electrode is formed on the substrate, a second through electrode is formed on the first chip, and the resin has photosensitivity
  • the substrate and the first chip are bonded together so that the first through electrode and the second through electrode are electrically connected
  • the step (b) and the step ( and c) further comprising a step (d) of bonding the first chip bonded to the substrate and a third chip larger than the first chip
  • the resin And by dicing the substrate, the substrate is divided and the second chip is larger than the first chip and the third chip, and the first chip bonded onto the second chip;
  • Said The laminated chip structure comprising: the third chip bonded on the chip; and the resin formed on the surface of the second chip in the second chip at a portion located outside the first chip.
  • the resin may be applied so as to be an inverted pattern of the first chip.
  • the substrate and the first chip may be bonded together after the resin is applied and cured. That is, a resin is applied around the first chip mounting region on the substrate on which the first through electrode is formed so as to be separated from the mounting region, and the resin is cured.
  • the first chip on which the electrode is formed may be bonded so that the first through electrode and the second through electrode are electrically connected.
  • the thickness of the resin after curing may be smaller than the thickness of the first chip.
  • a device layer having an electrode pad electrically connected to the second through electrode on the surface of the first chip on the substrate side is formed, and the first through electrode of the substrate
  • the substrate and the first chip may be bonded together so that the electrode pad is electrically connected.
  • a device layer having an electrode pad on its surface is formed on the surface of the third chip on the first chip side, and the second through electrode and the electrode pad of the first chip are electrically connected to each other.
  • the first chip and the third chip may be bonded so as to be connected.
  • the resin may be provided so as to be in contact with the surface on the first chip side of the third chip at a portion located outside the first chip.
  • the resin may be provided so as to be sandwiched between the surfaces. In this way, it is possible to reliably avoid a situation in which local stress is applied to the portion of the second chip that contacts the end portion of the first chip and the portion of the third chip that contacts the end portion of the first chip.
  • the resin may be provided apart from a side end surface of the first chip.
  • the resin is filled in a space surrounded by the side end surface of the first chip, the surface of the second chip on the first chip side, and the surface of the third chip on the first chip side. May be.
  • the resin may be made of a material selected from polyimide, acrylate monomer, epoxy acrylate, urethane acrylate, polyester acrylate, alicyclic epoxy, vinyl ether, and hybrid monomer. .
  • the semiconductor device is a semiconductor device having a three-dimensional stacked chip structure in which a plurality of chips are stacked, and the three-dimensional stacked chip structure includes a first chip and an upper side or a lower side of the first chip.
  • a second chip adjacent to the first chip on the side and larger than the first chip, and a resin on a surface on the first chip side of the second chip in a portion located outside the first chip Is provided.
  • the resin may also be formed on an end portion of the second chip.
  • the side end surface of the resin and the side end surface of the second chip may be substantially flush with each other.
  • the three-dimensional stacked chip structure may be a two-layer chip structure including the first chip and the second chip.
  • the resin covers a corner portion formed by the surface on the first chip side and the side end surface of the first chip in the second chip at a portion located outside the first chip. If it is provided, it is possible to reliably avoid a situation in which local stress is applied to the second chip at the portion in contact with the end of the first chip.
  • the resin may be provided so as to cover the surface of the first chip opposite to the second chip.
  • the three-dimensional stacked chip structure includes a third chip adjacent to the first chip and larger than the first chip on the surface of the first chip opposite to the second chip. Further, it may be included.
  • the resin may be provided so as to be in contact with the surface on the first chip side of the third chip in a portion located outside the first chip. In other words, the surface on the first chip side in the second chip of the portion located outside the first chip, and the first chip side in the third chip of the portion located outside the first chip.
  • the resin may be provided so as to be sandwiched between the surfaces.
  • the resin may be provided apart from the side end surface of the first chip.
  • the resin is filled in a space surrounded by the side end surface of the first chip, the surface of the second chip on the first chip side, and the surface of the third chip on the first chip side. May be.
  • the resin may be made of a material selected from polyimide, acrylate monomer, epoxy acrylate, urethane acrylate, polyester acrylate, alicyclic epoxy, vinyl ether, and hybrid monomer.
  • the resin is formed on the surface on the first chip side in the second chip located outside the first chip. Is provided. For this reason, the situation where a local stress is applied to the laminated chip, for example, the situation where a local stress is applied to the second chip in contact with the end of the first chip can be avoided. Therefore, it is possible to realize a highly reliable semiconductor device that does not have chipping or cracking.
  • FIG. 1 is a cross-sectional view of the semiconductor device according to the first embodiment.
  • 2A and 2B are a plan view and a cross-sectional view showing an example in which the semiconductor device according to the first embodiment is mounted on a printed board.
  • FIGS. 3A to 3G are cross-sectional views showing the respective steps of the semiconductor device manufacturing method according to the first embodiment, and FIG. 3H shows the steps shown in FIG. It is a top view.
  • 4 (a) to 4 (h) are cross-sectional views showing the respective steps of the semiconductor device manufacturing method according to the first modification of the first embodiment.
  • FIG. 4 (i) is a cross-sectional view of FIG.
  • FIG. 4J is a plan view showing the step shown in FIG. 4E.
  • FIGS. 5A to 5H are cross-sectional views showing respective steps of a method for manufacturing a semiconductor device according to a second modification of the first embodiment.
  • FIG. 5I is a cross-sectional view of FIG.
  • FIG. 5 (j) is a plan view showing the step shown in FIG. 5 (e).
  • FIG. 6 is a cross-sectional view of the semiconductor device according to the second embodiment.
  • 7A and 7B are a plan view and a cross-sectional view showing an example in which the semiconductor device according to the second embodiment is mounted on a printed board.
  • FIGS. 8A to 8G are cross-sectional views showing respective steps of the method for manufacturing the semiconductor device according to the second embodiment.
  • FIGS. 9A and 9B are cross-sectional views showing respective steps of the method of manufacturing a semiconductor device according to the second embodiment
  • FIG. 9C is a cross-sectional view shown in FIG.
  • FIG. 9D is a corresponding plan view
  • FIG. 9D is a plan view corresponding to the cross-sectional view shown in FIG.
  • FIGS. 10A to 10G are cross-sectional views showing respective steps of a method for manufacturing a semiconductor device according to a modification of the second embodiment.
  • FIGS. 11A and 11B are cross-sectional views showing respective steps of a method for manufacturing a semiconductor device according to a modification of the second embodiment
  • FIG. 11C is shown in FIG.
  • FIG. 11D is a plan view corresponding to the cross-sectional view
  • FIG. 11D is a plan view corresponding to the cross-sectional view shown in FIG.
  • FIG. 12 is a cross-sectional view of a conventional semiconductor device.
  • FIGS. 13A and 13B are cross-sectional views illustrating a stacked chip in which a plurality of chips having different sizes are stacked.
  • FIG. 1 is a cross-sectional view of the semiconductor device according to the first embodiment, specifically, a semiconductor device having a three-dimensional two-layer chip structure.
  • the semiconductor device 10 includes a logic chip (bottom die) 11 having a chip size of, for example, 5 mm ⁇ 5 mm and a chip thickness of about 20 ⁇ m, and a chip size, for example, formed on the bottom die 11.
  • a logic chip (bottom die) 11 having a chip size of, for example, 5 mm ⁇ 5 mm and a chip thickness of about 20 ⁇ m, and a chip size, for example, formed on the bottom die 11.
  • Has a DRAM (dynamic random access memory) chip (top die) 12 having a thickness of about 2 mm ⁇ 3 mm and a chip thickness of about 100 ⁇ m.
  • the inventors of the present application have found that when a plurality of chips having different sizes are stacked as in the semiconductor device shown in FIG. 1, local stress is applied to the “large chip”.
  • the protrusion length of the “large chip” from the chip end of the “small chip” is the thickness of the “large chip”. If it becomes above, an excessive local stress will be applied to the protrusion part of a "large chip”.
  • the resin 13 made of polyimide is provided on the surface of the bottom die 11 in the periphery of the top die 12, that is, the portion located outside the top die 12.
  • the resin 13 was provided on the entire surface on the top die 12 side of the bottom die 11 from the end of the bottom die 11 to the surface of the top die 12 opposite to the bottom die 11.
  • the corner portion constituted by the surface on the top die 12 side and the side end surface of the top die 12 in the bottom die 11 at the portion located outside the top die 12 is covered with the resin 13.
  • the side end surface of the resin 13 and the side end surface of the bottom die 11 are substantially flush.
  • the resin 13 is provided in an area where no chip exists around a chip (top die 12) smaller than the adjacent chip (bottom die 11). For this reason, since the stress applied to the protruding portion of the bottom die 11 can be received by the resin 13, the local stress is applied to the bottom die 11, for example, the local stress is applied to the bottom die 11 at the portion in contact with the end of the top die 12. Can be avoided. Therefore, it is possible to realize a highly reliable semiconductor device that does not have chipping or cracking.
  • the present invention is not limited to this, and the same effect as that of the present embodiment can be obtained when stacking chips having other various functions. Can be obtained. Further, in the present embodiment, the chip laminated in two layers is illustrated, but instead, the same effect as in the present embodiment can be obtained even in the case of a laminated chip having three or more layers.
  • the resin 13 is provided on the end portion of the bottom die 11, but instead of this, the resin 13 may not be provided on the end portion of the bottom die 11. Further, although the resin 13 is provided on the surface of the top die 12 opposite to the bottom die 11, the resin 13 may not be provided on the surface of the top die 12 opposite to the bottom die 11. Further, the corner portion constituted by the surface on the top die 12 side and the side end surface of the top die 12 in the bottom die 11 of the portion located outside the top die 12 is covered with the resin 13. The portion may not be covered with the resin 13. In other words, the resin 13 may be provided apart from the side end surface of the top die 12.
  • the resin 13 is provided so that the side end surface of the resin 13 and the side end surface of the bottom die 11 are substantially flush with each other, but instead, the side end surface of the resin 13 and the side end surface of the bottom die 11 are surfaces.
  • the resin 13 may be provided so as not to become one.
  • the top die 12 small chip
  • the bottom die 11 large chip
  • the resin is applied to the area around the small chip where no chip exists.
  • polyimide is used as the resin 13.
  • the resin 13 is not limited thereto, and examples of the resin 13 include polyimide, acrylate monomer, epoxy acrylate, urethane acrylate, polyester acrylate, alicyclic epoxy, vinyl ether, and hybrid.
  • One or more materials selected from monomers and the like may be used.
  • 2A and 2B are a plan view and a cross-sectional view showing an example in which a semiconductor device having a laminated chip structure similar to that of the present embodiment is mounted on a printed board.
  • 2A shows the mounting surface of the semiconductor device on the printed circuit board together with the “small chip” mounting range and the through-electrode of “large chip (device layer not shown)” located in the range. ing.
  • FIGS. 2A and 2B the same reference numerals are given to the components corresponding to those of the semiconductor device of the present embodiment shown in FIG.
  • a top die 12 having a small area and a large chip thickness is stacked on a bottom die 11 having a large area and a thin chip thickness, thereby forming a two-layer stacked chip.
  • a through electrode 14 is formed in the bottom die 11, and a device layer 15 electrically connected to the through electrode 14 is provided on the surface of the bottom die 11 opposite to the top die 12.
  • Solder bumps 32 are provided on the surface of the device layer 15 opposite to the bottom die 11, and a two-layer laminated chip composed of the bottom die 11 and the top die 12 is formed on the printed circuit board 31 via the solder bumps 32.
  • Flip chip mounting is provided on the surface of the device layer 15 opposite to the bottom die 11, and a two-layer laminated chip composed of the bottom die 11 and the top die 12 is formed on the printed circuit board 31 via the solder bumps 32.
  • a device layer 16 electrically connected to the through electrode 14 is provided on the surface of the top die 12 on the bottom die 11 side.
  • a resin 13 is provided on the entire surface of the bottom die 11 on the top die 12 side from the end of the bottom die 11 to the surface of the top die 12 opposite to the bottom die 11. In other words, the region without the top die 12 on the bottom die 11 is covered with the resin 13, thereby enabling high-density mounting of a semiconductor device free from chipping or cracking.
  • the two-layer laminated chip is flip-chip mounted on the printed circuit board 31, but instead of the printed circuit board 31, an interposer (relay substrate) or A silicon interposer (silicon relay substrate) or the like may be used.
  • FIGS. 3A to 3G are cross-sectional views showing the respective steps of the semiconductor device manufacturing method according to the first embodiment, and FIG. 3H shows the steps shown in FIG. It is a top view.
  • FIGS. 3A to 3H the same reference numerals are given to the components corresponding to those of the semiconductor device of this embodiment shown in FIGS. 1, 2A, and 2B.
  • TSV through electrode
  • a carrier 50 is stuck on the one surface of the silicon wafer 11A with the device layer 15 interposed therebetween.
  • the surface of the silicon wafer 11A opposite to the carrier 50 (hereinafter referred to as the other surface) is polished until the TSV 14 is exposed.
  • the thickness of the polished silicon wafer 11A is, for example, about 20 ⁇ m.
  • FIG. 3D a plurality of top dies 12 that are separately processed in a chip state and the device layer 16 is formed on one surface are respectively sandwiched between the device layers 16 and the silicon wafer 11A. Affixed to the other surface after polishing.
  • the uppermost layer wiring (not shown) including the electrode pad is formed on the outermost surface of the device layer 16, and the top die is connected so that the electrode pad and the TSV14 of the silicon wafer 11A are electrically connected. 12 and the silicon wafer 11A are bonded together.
  • the chip thickness of the top die 12 is, for example, about 100 ⁇ m.
  • FIG. 3 (h) shows a state in which one of the top dies 12 is bonded to the other surface after polishing the silicon wafer 11A.
  • a resin 13 such as polyimide is applied on the other surface after polishing the silicon wafer 11A so as to cover the top die 12, and a curing process is performed.
  • the thickness of the cured resin 13 is, for example, about 50 ⁇ m.
  • the cured resin 13, the silicon wafer 11 ⁇ / b> A, and the carrier 50 are diced together, whereby the silicon wafer 11 ⁇ / b> A is divided and the bottom die 11 is larger than the top die 12.
  • a plurality of two-layer chip structures having a top die 12 bonded onto the bottom die 11 and a resin 13 formed on the bottom die 11 so as to cover the top die 12 is shown in FIG. (Shown in (f)).
  • the resin 13 can be provided in a region where no chip exists around a chip (top die 12) smaller than a large adjacent chip (bottom die 11). For this reason, since the stress applied to the protruding portion of the bottom die 11 from the top die 12 can be received by the resin 13, a situation in which the local stress is applied to the bottom die 11, for example, the bottom die at the portion in contact with the end of the top die 12. The situation where local stress is applied to 11 can be avoided. Therefore, it is possible to realize a highly reliable semiconductor device that does not have chipping or cracking.
  • the resin 13 is scribed to divide the chip, that is, to open the scribe line, dicing damage can be reduced.
  • damage can be further reduced.
  • the manufacturing method of the present embodiment has an advantage that the number of manufacturing steps is small compared to other embodiments described later.
  • the case where the other surface of the silicon wafer 11A (the surface opposite to the device layer forming surface) and the device layer forming surface of the top die 12 are bonded is illustrated, but the present invention is not limited to this.
  • the device layer forming surface of the top die 12 and the surface opposite to the device layer forming surface of the top die 12 may be bonded together, or the silicon wafer 11A and the top die 12 may be bonded to each device layer forming surface or of each device layer forming surface. You may affix on the opposite surface.
  • polyimide is used as the resin (coating agent) 13.
  • the resin 13 is not limited to this, and examples of the resin 13 include polyimide, acrylate monomer, epoxy acrylate, urethane acrylate, polyester acrylate, and alicyclic epoxy.
  • One or a plurality of materials selected from vinyl ethers and hybrid monomers may be used.
  • the silicon wafer 11A is used as the substrate of the bottom die 11, but instead of this, a substrate made of another material may be used.
  • the resin 13 is applied so as to cover the top die 12.
  • the present invention is not limited to this, and if the resin 13 is applied around the top die 12 on the silicon wafer 11A, Similar effects can be obtained.
  • FIGS. 1, 2A, and 2B are cross-sectional views showing the respective steps of the semiconductor device manufacturing method according to the first modification of the first embodiment.
  • FIG. 4 (i) is a cross-sectional view of FIG.
  • FIG. 4J is a plan view showing the step shown in FIG. 4E. 4A to 4J, the same reference numerals are given to the components corresponding to those of the semiconductor device of this embodiment shown in FIGS. 1, 2A, and 2B.
  • a TSV 14 having a diameter of about 5 ⁇ m is formed inside and electrically connected to the TSV 14.
  • a silicon wafer 11A having a device layer 15 to be formed on one surface is prepared.
  • the carrier 50 is stuck on the one surface of the silicon wafer 11A with the device layer 15 interposed therebetween. .
  • the surface on the opposite side of the carrier 50 in the silicon wafer 11A (hereinafter referred to as the other surface).
  • polishing is performed until the TSV 14 is exposed.
  • the thickness of the polished silicon wafer 11A is, for example, about 20 ⁇ m.
  • the device layer 16 is formed on one surface, which is separately processed into a chip state.
  • a plurality of top dies 12 are bonded to the other surface after polishing of the silicon wafer 11A with the device layer 16 interposed therebetween.
  • the uppermost layer wiring (not shown) including the electrode pad is formed on the outermost surface of the device layer 16, and the top die is connected so that the electrode pad and the TSV14 of the silicon wafer 11A are electrically connected. 12 and the silicon wafer 11A are bonded together.
  • the chip thickness of the top die 12 is, for example, about 100 ⁇ m.
  • FIG. 4 (i) shows a state in which one of the top dies 12 is bonded to the other surface after polishing the silicon wafer 11A.
  • a photosensitive resin 51 made of, for example, photosensitive polyimide is applied to the periphery of the top die 12 on the silicon wafer 11A so as to be separated from the top die 12.
  • the functional resin 51 is cured.
  • the photosensitive resin 51 is applied so as to form a reverse pattern of the top die 12.
  • the distance between the photosensitive resin 51 and the top die 12 at the time of application is, for example, about 100 ⁇ m, and the thickness of the photosensitive resin 51 after the curing process is about 100 ⁇ m, which is the same as the chip thickness of the top die 12.
  • FIG. 4J shows a state in which a photosensitive resin 51 is provided around one top die 12 bonded on the silicon wafer 11A.
  • the reason why the distance between the top die 12 and the photosensitive resin 51 is set to be approximately the same as the chip thickness of the top die 12 is as follows. That is, when the photosensitive resin 51 is applied to the entire surface of the silicon wafer 11A including the top die 12, and then the photosensitive resin 51 is patterned into the shape shown in FIG. Immediately after the application of 51, the thickness of the photosensitive resin 51 increases in the vicinity of the top die 12. For this reason, in order to finish the thickness of the photosensitive resin 51 uniformly, it is necessary to sufficiently widen the distance between the top die 12 and the photosensitive resin 51 to about 100 ⁇ m. However, in FIGS. 4A to 4H showing the steps of the manufacturing method of the present embodiment, the horizontal direction is drawn to be smaller, so the distance between the top die 12 and the photosensitive resin 51 is not actual. It is drawn differently.
  • the silicon wafer 11A on the other surface after polishing the silicon wafer 11A so as to cover the top die 12 and the photosensitive resin 51 formed between the adjacent top dies 12, respectively.
  • a resin 13 made of polyimide is applied to perform a curing process.
  • the gap between the top die 12 and the photosensitive resin 51 is filled with the resin 13.
  • the thickness of the cured resin 13 is, for example, about 50 ⁇ m on the top die 12 and the photosensitive resin 51.
  • the cured resin 13, the cured photosensitive resin 51, the silicon wafer 11A, and the carrier 50 are collectively diced, whereby the silicon wafer 11A is divided and the top die is formed.
  • a bottom die 11 larger than 12 a top die 12 bonded onto the bottom die 11, a resin 13 formed so as to cover the top die 12 on the bottom die 11, and a periphery of the top die 12 on the bottom die 11.
  • a plurality of two-layer chip structures (one of which is shown in FIG. 4G) is formed.
  • the resin 13 and the photosensitive resin 51 can be provided in a region where no chip exists around a chip (top die 12) smaller than the adjacent chip (bottom die 11) having a larger size. .
  • the stress applied to the protruding portion of the bottom die 11 from the top die 12 can be received by the resin 13 and the photosensitive resin 51, a situation where local stress is applied to the bottom die 11, for example, the end portion of the top die 12 It is possible to avoid a situation in which local stress is applied to the bottom die 11 at a portion in contact with the bottom die 11. Therefore, it is possible to realize a highly reliable semiconductor device that does not have chipping or cracking.
  • the photosensitive resin 51 is applied so as to be an inverted pattern of the top die 12, the flatness of the resin can be further improved, so that a more reliable semiconductor device is realized. be able to.
  • This method is particularly effective when three or more chips are stacked.
  • dicing damage can be reduced because the resin 13 and the photosensitive resin 51 are scribed to divide the chip, that is, open the scribe line.
  • damage can be further reduced.
  • the case where the other surface of the silicon wafer 11A (the surface opposite to the device layer forming surface) and the device layer forming surface of the top die 12 are bonded is illustrated, but the present invention is not limited to this.
  • the device layer forming surface of the top die 12 and the surface opposite to the device layer forming surface of the top die 12 may be bonded together, or the silicon wafer 11A and the top die 12 may be bonded to each device layer forming surface or of each device layer forming surface. You may affix on the opposite surface.
  • polyimide is used as the photosensitive resin 51 and the resin (coating agent) 13, but is not limited thereto, and as the photosensitive resin 51 and the resin 13, for example, polyimide, acrylate monomer, epoxy acrylate, One or more photosensitive materials and coating agents selected from urethane acrylate, polyester acrylate, alicyclic epoxy, vinyl ether, hybrid monomer, and the like may be used.
  • the silicon wafer 11A is used as the substrate of the bottom die 11.
  • a substrate made of another material may be used instead of this.
  • the resin 13 is applied so as to cover the top die 12 and the photosensitive resin 51.
  • the present invention is not limited to this, and the resin 13 is applied so as to fill a gap between the top die 12 and the photosensitive resin 51. If it is done, the same effect as this modification can be obtained.
  • the dicing step shown in FIG. 4G one of the photosensitive resin 51 and the resin 13 is diced together with the silicon wafer 11A and the carrier 50, so that the bottom die 11 and the top die 12 bonded on the bottom die 11 are bonded. And the two-layer chip structure which has the photosensitive resin 51 and the resin 13 which were formed on the surface at the side of the top die 12 in the bottom die 11 of the part located outside the top die 12 can be formed.
  • the difference of this modification from the first modification of the first embodiment described above is as follows. That is, in the first modification of the first embodiment, after the top die 12 and the silicon wafer 11A are bonded together, the photosensitive resin 51 is formed around the top die 12 in the silicon wafer 11A. On the other hand, in this modification, after the photosensitive resin is formed around the top die mounting region in the silicon wafer, the top die and the silicon wafer are bonded together.
  • FIGS. 5A to 5H are cross-sectional views showing respective steps of a method for manufacturing a semiconductor device according to a second modification of the first embodiment.
  • FIG. 5I is a cross-sectional view of FIG.
  • FIG. 5 (j) is a plan view showing the step shown in FIG. 5 (e).
  • FIGS. 5A to 5J the same reference numerals are given to the components corresponding to those of the semiconductor device of the present embodiment shown in FIGS. 1, 2A, and 2B.
  • a TSV 14 having a diameter of about 5 ⁇ m is formed inside and electrically connected to the TSV 14.
  • a silicon wafer 11A having a device layer 15 to be formed on one surface is prepared.
  • the carrier 50 is stuck on the one surface of the silicon wafer 11A with the device layer 15 interposed therebetween. .
  • the surface on the opposite side of the carrier 50 in the silicon wafer 11A (hereinafter referred to as the other surface).
  • polishing is performed until the TSV 14 is exposed.
  • the thickness of the polished silicon wafer 11A is, for example, about 20 ⁇ m.
  • a photosensitive material made of, for example, photosensitive polyimide is formed around the top die mounting region on the other surface after polishing the silicon wafer 11A so as to be separated from the mounting region.
  • Resin 51 is applied and the photosensitive resin 51 is cured. Thereafter, in order to avoid a situation in which the chip-to-chip bonding is deteriorated due to the development process and the curing process of the photosensitive resin 51, for example, oxygen plasma treatment is performed, and the silicon wafer 11A serving as the top die mounting region is polished. To clean the other side.
  • the photosensitive resin 51 is applied so as to be a reverse pattern of the top die 12 (see FIG. 5E) mounted on the silicon wafer 11A in a later step.
  • the width of the photosensitive resin 51 is adjusted so that the distance between the top die 12 mounted on the silicon wafer 11A and the photosensitive resin 51 in a subsequent process is, for example, about 2 ⁇ m.
  • the thickness of the photosensitive resin 51 after the curing process is about 100 ⁇ m, which is the same as the chip thickness of the top die 12 mounted on the silicon wafer 11A in a later step.
  • FIG. 5I shows a state in which a photosensitive resin 51 is provided around the top die mounting region on the silicon wafer 11A.
  • the reason why the distance between the top die 12 and the photosensitive resin 51 is very narrow compared to the first modification of the first embodiment described above is as follows. That is, in this modification, since the photosensitive resin 51 is first applied on the silicon wafer 11A without the top die 12, the thickness of the photosensitive resin 51 after application is made uniform over the entire surface of the wafer. Can do. For this reason, it becomes possible to narrow the space
  • FIG. 5E a plurality of top dies 12 that are separately processed in a chip state and the device layer 16 is formed on one surface are sandwiched by the silicon wafer 11A.
  • the uppermost layer wiring (not shown) including the electrode pad is formed on the outermost surface of the device layer 16, and the top die is connected so that the electrode pad and the TSV14 of the silicon wafer 11A are electrically connected. 12 and the silicon wafer 11A are bonded together.
  • the chip thickness of the top die 12 is, for example, about 100 ⁇ m.
  • FIG. 5 (j) shows a state in which one of the top dies 12 is bonded to the top die mounting area surrounded by the photosensitive resin 51 on the other surface after polishing the silicon wafer 11 ⁇ / b> A.
  • the thickness of the cured resin 13 is, for example, about 50 ⁇ m on the top die 12 and the photosensitive resin 51.
  • the cured resin 13, the cured photosensitive resin 51, the silicon wafer 11A and the carrier 50 are diced together so that the silicon wafer 11A is divided and a top die is obtained.
  • a bottom die 11 larger than 12 a top die 12 bonded to the bottom die 11, a resin 13 formed to cover the top die 12 on the bottom die 11, and a periphery of the top die 12 on the bottom die 11.
  • a plurality of two-layer chip structures (one of which is shown in FIG. 5G) is formed.
  • the resin 13 and the photosensitive resin 51 can be provided in a region where no chip exists around a chip (top die 12) smaller than the adjacent chip (bottom die 11) having a larger size. .
  • the stress applied to the protruding portion of the bottom die 11 from the top die 12 can be received by the resin 13 and the photosensitive resin 51, a situation where local stress is applied to the bottom die 11, for example, the end portion of the top die 12 It is possible to avoid a situation in which local stress is applied to the bottom die 11 at a portion in contact with the bottom die 11. Therefore, it is possible to realize a highly reliable semiconductor device that does not have chipping or cracking.
  • the photosensitive resin 51 applied so as to be an inverted pattern of the top die 12 as a template.
  • the alignment accuracy of lithography for patterning the photosensitive resin 51 is about 0.1 ⁇ m or less, the alignment between the top die 12 and the silicon wafer 11A, that is, the bottom die 11 is performed with high accuracy in this modification. Can do.
  • the photosensitive resin 51 is applied so as to be an inverted pattern of the top die 12, the flatness of the resin can be further improved, so that a more reliable semiconductor device is realized. be able to.
  • This method is particularly effective when three or more chips are stacked.
  • dicing damage can be reduced because the resin 13 and the photosensitive resin 51 are scribed to divide the chip, that is, open the scribe line.
  • damage can be further reduced.
  • the case where the other surface of the silicon wafer 11A (the surface opposite to the device layer forming surface) and the device layer forming surface of the top die 12 are bonded is illustrated, but the present invention is not limited to this.
  • the device layer forming surface of the top die 12 and the surface opposite to the device layer forming surface of the top die 12 may be bonded together, or the silicon wafer 11A and the top die 12 may be bonded to each device layer forming surface or of each device layer forming surface. You may affix on the opposite surface.
  • polyimide is used as the photosensitive resin 51 and the resin (coating agent) 13, but is not limited thereto, and as the photosensitive resin 51 and the resin 13, for example, polyimide, acrylate monomer, epoxy acrylate, One or more photosensitive materials and coating agents selected from urethane acrylate, polyester acrylate, alicyclic epoxy, vinyl ether, hybrid monomer, and the like may be used.
  • the silicon wafer 11A is used as the substrate of the bottom die 11.
  • a substrate made of another material may be used instead of this.
  • the resin 13 is applied so as to cover the top die 12 and the photosensitive resin 51.
  • the present invention is not limited to this, and the resin 13 is applied so as to fill a gap between the top die 12 and the photosensitive resin 51. If it is done, the same effect as this modification can be obtained.
  • the dicing step shown in FIG. 5G one of the photosensitive resin 51 and the resin 13 is diced together with the silicon wafer 11A and the carrier 50, whereby the bottom die 11 and the top die 12 bonded on the bottom die 11 are bonded. And the two-layer chip structure which has the photosensitive resin 51 and the resin 13 which were formed on the surface at the side of the top die 12 in the bottom die 11 of the part located outside the top die 12 can be formed.
  • FIG. 6 is a cross-sectional view of the semiconductor device according to the second embodiment, specifically, a semiconductor device having a three-dimensional two-layer chip structure.
  • the semiconductor device 20 includes a logic chip (bottom die) 21 having a chip size of about 5 mm ⁇ 5 mm and a chip thickness of about 20 ⁇ m, and a chip size, for example, formed on the bottom die 21.
  • a logic chip (middle die) 22 having a chip size of about 20 ⁇ m
  • a DRAM chip (top die) 23 having a chip size of 4 mm ⁇ 4 mm and a chip thickness of about 100 ⁇ m, for example, formed on the middle die 22. .
  • the inventors of the present application have found that when a plurality of chips having different sizes are stacked as in the semiconductor device shown in FIG. 6, local stress is applied to the “large chip”.
  • the protruding length of “large chip” from the chip end of “small chip” is greater than the thickness of “large chip”
  • an excessive local stress is applied to the protruding portion of the “large chip”.
  • a resin (specifically, a photosensitive resin) 24 made of polyimide, for example, is provided around the middle die 22, that is, around the middle die 22 sandwiched between the bottom die 21 and the top die 23. ing. Specifically, on the surface on the middle die 22 side of the bottom die 21 of the portion located outside the middle die 22, the top die of the portion located outside the middle die 22 from the end of the bottom die 21 to the side end surface of the middle die 22.
  • the resin 24 is provided so as to be in contact with the surface of the middle die 22 side at 23.
  • the side end surface of the bottom die 21 having the largest size and the side end surface of the resin 24 are substantially flush with each other.
  • the resin 24 is provided in an area where no chip exists around a chip (middle die 22) smaller than the adjacent chips (bottom die 21 and top die 23). For this reason, the stress applied to the protruding portion of each of the bottom die 21 and the top die 23 from the middle die 22 can be received by the resin 24, so that a local stress is applied to the bottom die 21 and the top die 23, for example, the bottom die 21. It is possible to avoid a situation in which local stress is applied to the portion of the top die 23 that contacts the end of the middle die 22 and the portion of the top die 23 that contacts the end of the middle die 22. Therefore, it is possible to realize a highly reliable semiconductor device that does not have chipping or cracking.
  • the present invention is not limited to this, and the same effect as that of the present embodiment can be obtained when stacking chips having other various functions. Can be obtained. Further, in the present embodiment, the chip having three layers stacked is illustrated, but the same effect as in the present embodiment can be obtained also in the case of a stacked chip having four or more layers instead.
  • the resin 24 is provided on the end portion of the bottom die 21, but instead of this, the resin 24 may not be provided on the end portion of the bottom die 21. Further, the resin 24 is provided so as to be in contact with the side end surface of the middle die 22, but instead, the resin 24 may be provided so as to be separated from the side end surface of the middle die 22. Further, the resin 24 is provided so that the side end surface of the resin 24 and the side end surface of the bottom die 21 are substantially flush with each other, but instead, the side end surface of the resin 24 and the side end surface of the bottom die 21 are surfaces. The resin 24 may be provided so as not to become one.
  • polyimide is used as the resin 24.
  • the resin 24 is not limited thereto, and examples of the resin 24 include polyimide, acrylate monomer, epoxy acrylate, urethane acrylate, polyester acrylate, alicyclic epoxy, vinyl ether, and hybrid. One or more materials selected from monomers and the like may be used.
  • FIGS. 7A and 7B are a plan view and a cross-sectional view showing an example in which a semiconductor device having a laminated chip structure similar to that of the present embodiment is mounted on a printed board.
  • the mounting surface of the semiconductor device on the printed circuit board has a “small chip (middle die)” mounting range and a “large chip (bottom die: device layer not shown)” located in the range. It shows with the penetration electrode of.
  • FIGS. 7A and 7B the same reference numerals are given to the components corresponding to those of the semiconductor device of the present embodiment shown in FIG.
  • a middle die 22 having a small area and a thin chip thickness and a top die 23 having a large area and a large chip thickness are sequentially stacked on a bottom die 21 having a large area and a thin chip thickness.
  • a three-layer laminated chip is configured.
  • a through electrode 25 is formed in the bottom die 21, and a device layer 26 electrically connected to the through electrode 25 is provided on the surface of the bottom die 21 opposite to the middle die 22.
  • a solder bump 32 is provided on the surface of the device layer 26 opposite to the middle die 22, and a three-layer laminated chip including the bottom die 21, the middle die 22, and the top die 23 is printed on the printed board through the solder bump 32. 31 is flip-chip mounted.
  • a through electrode 27 is formed in the middle die 22, and a device layer 28 electrically connected to the through electrode 25 is provided on the surface of the middle die 22 on the bottom die 21 side.
  • a device layer 29 electrically connected to the through electrode 27 is provided on the surface of the top die 23 on the middle die 22 side.
  • a resin 24 is provided in a region around the middle die 22 sandwiched between the bottom die 21 and the top die 23.
  • the resin 24 is provided so as to be sandwiched between the protruding portions of the bottom die 21 and the top die 23 from the middle die 22, thereby enabling high-density mounting of a semiconductor device free from chipping or cracking.
  • the three-layer laminated chip is flip-chip mounted on the printed circuit board 31.
  • an interposer (relay substrate) or A silicon interposer (silicon relay substrate) or the like may be used.
  • a method for manufacturing a semiconductor device according to the second embodiment specifically, a method for manufacturing a semiconductor device having the same structure as that of the semiconductor device according to the second embodiment shown in FIG. While explaining.
  • FIGS. 8 (a) to 8 (g) and FIGS. 9 (a) and 9 (b) are cross-sectional views showing the respective steps of the semiconductor device manufacturing method according to the second embodiment
  • FIG. FIG. 9D is a plan view corresponding to the cross-sectional view shown in FIG. 8D
  • FIG. 9D is a plan view corresponding to the cross-sectional view shown in FIG.
  • the components corresponding to the semiconductor device of the present embodiment shown in FIGS. 6 and 7A and 7B are as follows. The same reference numerals are attached.
  • TSV through electrode
  • a carrier 50 is stuck on the one surface of the silicon wafer 21A with the device layer 26 interposed therebetween.
  • the surface of the silicon wafer 21A opposite to the carrier 50 (hereinafter referred to as the other surface) is polished until the TSV 25 is exposed.
  • the thickness of the polished silicon wafer 21A is, for example, about 20 ⁇ m.
  • the silicon wafer 21A is polished by sandwiching the plurality of middle dies 22 that are separately processed in a chip state and the device layer 28 is formed on one surface with the device layer 28 interposed therebetween. Affix to the other side after.
  • each middle die 22 has a through electrode (TSV) 27 penetrating the substrate portion.
  • an uppermost layer wiring (not shown) including an electrode pad electrically connected to the TSV 27 is formed on the outermost surface of the device layer 28, and the electrode pad and the TSV 25 of the silicon wafer 21A are electrically connected.
  • the middle die 22 and the silicon wafer 21A are bonded together so as to be connected.
  • the middle die 22 is polished in advance so that the TSV 27 is exposed on the surface opposite to the device layer forming surface, and the chip thickness is, for example, about 20 ⁇ m.
  • FIG. 9C shows a state in which one of the middle dies 22 is bonded to the other surface after polishing the silicon wafer 21A.
  • a photosensitive resin 24 made of, for example, photosensitive polyimide is applied around the middle die 22 on the silicon wafer 21 ⁇ / b> A so as to be separated from the middle die 22. 24 is cured.
  • the photosensitive resin 24 is applied so as to form a reverse pattern of the middle die 22.
  • the distance between the photosensitive resin 24 and the middle die 22 at the time of application is, for example, about 10 ⁇ m, and the thickness of the photosensitive resin 24 after the curing process is about 18 ⁇ m, which is slightly thinner than the chip thickness of the middle die 22.
  • the reason why the thickness of the photosensitive resin 24 is slightly smaller than the chip thickness of the middle die 22 is as follows.
  • FIG. 9D shows a state in which a photosensitive resin 24 is provided around one of the middle dies 22 bonded to the silicon wafer 21A.
  • a plurality of middle dies are formed by sandwiching a plurality of top dies 23 that are separately processed in a chip state and on which the device layer 29 is formed on one surface, respectively. It is bonded to the opposite surface of the device layer forming surface.
  • the uppermost layer wiring (not shown) including the electrode pad is formed on the outermost surface of the device layer 29, and the top die 23 is connected so that the electrode pad and the TSV 27 of the middle die 22 are electrically connected.
  • middle die 22 are pasted together.
  • the chip thickness of the top die 23 is, for example, about 100 ⁇ m.
  • the size (area) of the top die 23 is larger than that of the middle die 22, and the top die 23 is provided so that the portion of the top die 23 protruding from the middle die 22 covers the photosensitive resin 24.
  • the photosensitive resin 24 formed around the middle die 22 and having a thickness slightly smaller than the chip thickness of the middle die 22, and the top die 23 located above the photosensitive resin 24 In this case, a gap is generated due to the difference between the thickness of the middle die 22 and the thickness of the photosensitive resin 24.
  • a resin 13 such as polyimide is applied and cured on the other surface after the polishing of the silicon wafer 21A so as to cover the top die 23 and the photosensitive resin 24.
  • the thickness of the cured resin 13 is, for example, about 50 ⁇ m. Note that the resin 13 enters the gap described above between the photosensitive resin 24 and the top die 23 located above the photosensitive resin 24 when the resin 13 is applied. As a result, the photosensitive resin 24 passes through the resin 13. Since it comes in contact with the top die 23, the bonding strength between the top die 23 and the bottom die 21 (see FIG. 9A) can be reinforced.
  • the cured resin 13, the cured photosensitive resin 24, the silicon wafer 21 ⁇ / b> A and the carrier 50 are diced together to divide the silicon wafer 21 ⁇ / b> A and the middle die 22.
  • a plurality of three-layer chip structures (one of which is shown in FIG. 9A) having the formed photosensitive resin 24 are formed.
  • the photosensitive region is exposed to the area around the small chip (middle die 22) sandwiched between two large chips (bottom die 21 and top die 23). Resin 24 can be provided. For this reason, since the photosensitive resin 24 can receive the stress applied to the protruding portion from the middle die 22 of each of the bottom die 21 and the top die 23, a situation in which local stress is applied to the bottom die 21 and the top die 23, for example, It is possible to avoid a situation in which local stress is applied to the portion of the bottom die 21 that contacts the end portion of the middle die 22 and the portion of the top die 23 that contacts the end portion of the middle die 22. Therefore, it is possible to realize a highly reliable semiconductor device that does not have chipping or cracking.
  • the middle die 22 is laminated on the silicon wafer 21 ⁇ / b> A that becomes the bottom die 21, the pattern formation of the photosensitive resin 24 is performed. It is possible to avoid a situation where the joint is deteriorated.
  • the photosensitive resin 24 is applied so as to be an inverted pattern of the middle die 22, so that the flatness of the resin can be further improved, so that a more reliable semiconductor device can be realized. Can do. This method is particularly effective when three or more chips are stacked.
  • dicing damage can be reduced because the photosensitive resin 24 is scribed to divide the chip, that is, to open the scribe line.
  • damage can be further reduced.
  • the other surface of the silicon wafer 21A (the surface opposite to the device layer forming surface) and the device layer forming surface of the middle die 22 are bonded together, and the surface opposite to the device layer forming surface of the middle die 22 and the top die 23 are combined. It illustrated about the case where the device layer formation surface of this was bonded together.
  • the present invention is not limited to this, and the device layer forming surface of the silicon wafer 21A and the surface opposite to the device layer forming surface of the middle die 22 may be bonded together, or the silicon wafer 21A and the middle die 22 may be bonded to each device layer forming surface. Or on the opposite surface of each device layer forming surface.
  • the device layer forming surface of the middle die 22 and the surface opposite to the device layer forming surface of the top die 23 may be bonded together, or the middle die 22 and the top die 23 may be attached to each device layer forming surface or each device layer. You may affix on the opposite surface of a formation surface.
  • polyimide is used as the photosensitive resin 24.
  • the photosensitive resin 24 is not limited to this, and examples of the photosensitive resin 24 include polyimide, acrylate monomer, epoxy acrylate, urethane acrylate, polyester acrylate, and alicyclic epoxy.
  • One or more photosensitive materials selected from vinyl ether and hybrid monomers may be used.
  • the silicon wafer 21A is used as the substrate of the bottom die 21, but instead of this, a substrate made of another material may be used.
  • polyimide is used as the resin 13.
  • the resin 13 is not limited thereto, and examples of the resin 13 include polyimide, acrylate monomer, epoxy acrylate, urethane acrylate, polyester acrylate, alicyclic epoxy, vinyl ether, and hybrid. One or more materials selected from monomers and the like may be used.
  • the resin 13 may be filled between the middle die 22 and the photosensitive resin 24 or may not be filled.
  • This modification is different from the above-described second embodiment as follows. That is, in the second embodiment, after the middle die 22 and the silicon wafer 21A are bonded together, the photosensitive resin 24 is formed around the middle die 22 in the silicon wafer 21A. On the other hand, in this modified example, after the photosensitive resin is formed around the middle die mounting region in the silicon wafer, the middle die and the silicon wafer are bonded together.
  • FIGS. 11 (a) and 11 (b) are cross-sectional views showing respective steps of a method for manufacturing a semiconductor device according to a modification of the second embodiment.
  • FIG. 11 (d) is a plan view showing the step shown in FIG. 10 (e).
  • 10 (a) to 10 (g) and FIGS. 11 (a) to 11 (d) the components corresponding to the semiconductor device of this embodiment shown in FIGS.
  • the same reference numerals are attached.
  • a TSV 25 having a diameter of, for example, about 5 ⁇ m is formed inside and electrically connected to the TSV 25.
  • a silicon wafer 21A on which a device layer 26 to be formed is formed is prepared.
  • the carrier 50 is stuck on the one surface of the silicon wafer 21A with the device layer 26 interposed therebetween. .
  • the surface on the opposite side of the carrier 50 in the silicon wafer 21A (hereinafter referred to as the other surface).
  • polishing is performed until the TSV 25 is exposed.
  • the thickness of the polished silicon wafer 21A is, for example, about 20 ⁇ m.
  • a photosensitive resin made of, for example, photosensitive polyimide around the middle die mounting area on the other surface after polishing the silicon wafer 21A so as to be separated from the mounting area. 24 is applied to cure the photosensitive resin 24.
  • oxygen plasma treatment is performed, and the silicon wafer 21A serving as the top die mounting region is polished.
  • the photosensitive resin 24 is applied so as to form a reverse pattern of the middle die 22 (see FIG. 10E) mounted on the silicon wafer 21A in a later step.
  • the width of the photosensitive resin 24 is adjusted so that the distance between the middle die 22 and the photosensitive resin 24 mounted on the silicon wafer 21A in a later process is, for example, about 2 ⁇ m.
  • the thickness of the photosensitive resin 24 after the curing process is about 18 ⁇ m, which is slightly thinner than the chip thickness of the middle die 22 mounted on the silicon wafer 21A in a later step.
  • the reason why the thickness of the photosensitive resin 24 is slightly smaller than the chip thickness of the middle die 22 is as follows. That is, when the thickness of the photosensitive resin 24 is thicker than the chip thickness of the middle die 22, the middle die 22 and the top die 23 (see FIG. 10 (f)) cannot be joined, or the joint strength between the two is reduced. Resulting in.
  • FIG. 11C shows a state in which the photosensitive resin 24 is provided around the middle die mounting area on the silicon wafer 21A.
  • the reason why the distance between the middle die 22 and the photosensitive resin 24 is very narrow compared to the second embodiment is as follows. That is, in the present modification, since the photosensitive resin 24 is first applied onto the silicon wafer 21A without the middle die 22, the thickness of the photosensitive resin 24 after application can be made uniform over the entire surface of the wafer. it can. For this reason, it is possible to narrow the interval between the middle die 22 and the photosensitive resin 24 mounted on the silicon wafer 21 ⁇ / b> A in a subsequent process as long as there is no problem in joining the middle die 22.
  • each middle die 22 has a TSV 27 penetrating the substrate portion.
  • an uppermost layer wiring including an electrode pad electrically connected to the TSV 27 is formed on the outermost surface of the device layer 28, and the electrode pad and the TSV 25 of the silicon wafer 21A are electrically connected.
  • the middle die 22 and the silicon wafer 21A are bonded together so as to be connected.
  • the middle die 22 is polished in advance so that the TSV 27 is exposed on the surface opposite to the device layer forming surface, and the chip thickness is, for example, about 20 ⁇ m.
  • FIG. 11D shows a state in which one of the middle dies 22 is bonded to the middle die mounting region surrounded by the photosensitive resin 24 on the other surface after polishing the silicon wafer 21A.
  • a plurality of middle dies are formed by sandwiching a plurality of top dies 23, which are separately processed in a chip state and having a device layer 29 formed on one surface, with the device layer 29 interposed therebetween. It is bonded to the opposite surface of the device layer forming surface.
  • the uppermost layer wiring (not shown) including the electrode pad is formed on the outermost surface of the device layer 29, and the top die 23 is connected so that the electrode pad and the TSV 27 of the middle die 22 are electrically connected.
  • middle die 22 are pasted together.
  • the chip thickness of the top die 23 is, for example, about 100 ⁇ m.
  • the size (area) of the top die 23 is larger than that of the middle die 22, and the top die 23 is provided so that the portion of the top die 23 protruding from the middle die 22 covers the photosensitive resin 24.
  • the photosensitive resin 24 formed around the middle die 22 and having a thickness slightly smaller than the chip thickness of the middle die 22, and the top die 23 located above the photosensitive resin 24 In this case, a gap is generated due to the difference between the thickness of the middle die 22 and the thickness of the photosensitive resin 24.
  • a resin 13 such as polyimide is applied and cured on the other surface after the polishing of the silicon wafer 21A so as to cover the top die 23 and the photosensitive resin 24.
  • the thickness of the cured resin 13 is, for example, about 50 ⁇ m. Note that the resin 13 enters the gap described above between the photosensitive resin 24 and the top die 23 located above the photosensitive resin 24 when the resin 13 is applied. As a result, the photosensitive resin 24 passes through the resin 13. Since it comes into contact with the top die 23, the bonding strength between the top die 23 and the bottom die 21 (see FIG. 11A) can be reinforced.
  • the cured resin 13, the cured photosensitive resin 24, the silicon wafer 21 ⁇ / b> A, and the carrier 50 are diced together to divide the silicon wafer 21 ⁇ / b> A and the middle die 22.
  • a plurality of three-layer chip structures (one of which is shown in FIG. 11A) having the formed photosensitive resin 24 are formed.
  • the photosensitive region is exposed to the area around the small chip (middle die 22) sandwiched between two large chips (bottom die 21 and top die 23). Resin 24 can be provided. For this reason, since the photosensitive resin 24 can receive the stress applied to the protruding portion from the middle die 22 of each of the bottom die 21 and the top die 23, a situation in which local stress is applied to the bottom die 21 and the top die 23, for example, It is possible to avoid a situation in which local stress is applied to the portion of the bottom die 21 that contacts the end portion of the middle die 22 and the portion of the top die 23 that contacts the end portion of the middle die 22. Therefore, it is possible to realize a highly reliable semiconductor device that does not have chipping or cracking.
  • the middle die 22 when the middle die 22 is mounted on the silicon wafer 21A, it is possible to use the photosensitive resin 24 applied so as to be a reverse pattern of the middle die 22 as a template.
  • the alignment accuracy of lithography for patterning the photosensitive resin 24 is about 0.1 ⁇ m or less, the middle die 22 and the silicon wafer 21A, that is, the bottom die 21 can be aligned with high accuracy in this modification. it can.
  • the photosensitive resin 24 is applied so as to be a reverse pattern of the middle die 22, so that a more reliable semiconductor device can be realized. Can do. This method is particularly effective when three or more chips are stacked.
  • dicing damage can be reduced because the photosensitive resin 24 is scribed to divide the chip, that is, to open the scribe line.
  • damage can be further reduced.
  • the other surface of the silicon wafer 21A (the surface opposite to the device layer forming surface) and the device layer forming surface of the middle die 22 are bonded together, and the surface opposite to the device layer forming surface of the middle die 22 and the top die 23 are bonded together. It illustrated about the case where the device layer formation surface of this was bonded together.
  • the present invention is not limited to this, and the device layer forming surface of the silicon wafer 21A and the surface opposite to the device layer forming surface of the middle die 22 may be bonded together, or the silicon wafer 21A and the middle die 22 may be bonded to each device layer forming surface. Or on the opposite surface of each device layer forming surface.
  • the device layer forming surface of the middle die 22 and the surface opposite to the device layer forming surface of the top die 23 may be bonded together, or the middle die 22 and the top die 23 may be attached to each device layer forming surface or each device layer. You may affix on the opposite surface of a formation surface.
  • polyimide is used as the photosensitive resin 24.
  • the present invention is not limited to this, and examples of the photosensitive resin 24 include polyimide, acrylate monomer, epoxy acrylate, urethane acrylate, polyester acrylate, and alicyclic epoxy.
  • One or more photosensitive materials selected from vinyl ether and hybrid monomers may be used.
  • the silicon wafer 21A is used as the substrate of the bottom die 21, but a substrate made of another material may be used instead.
  • polyimide is used as the resin 13, but the resin 13 is not limited to this.
  • the resin 13 include polyimide, acrylate monomer, epoxy acrylate, urethane acrylate, polyester acrylate, alicyclic epoxy, vinyl ether, and hybrid. One or more materials selected from monomers and the like may be used.
  • the resin 13 may be filled between the middle die 22 and the photosensitive resin 24 or may not be filled.
  • the semiconductor device and the manufacturing method thereof according to the present invention can prevent the occurrence of chipping or cracking of an LSI chip in a laminated chip in which a plurality of chips having different sizes are laminated.
  • the present invention is useful for a semiconductor device having a structure in which a plurality of chips having different chip shapes are stacked and a manufacturing method thereof.
  • SYMBOLS 10 Semiconductor device 11 Bottom die 11A Silicon wafer 12 Top die 13 Resin 14 Through electrode (TSV) DESCRIPTION OF SYMBOLS 15 Device layer 16 Device layer 20 Semiconductor device 21 Bottom die 21A Silicon wafer 22 Middle die 23 Top die 24 Resin (photosensitive resin) 25 Through-electrode (TSV) 26 Device layer 27 Through electrode (TSV) 28 Device Layer 29 Device Layer 31 Printed Circuit Board 32 Solder Bump 50 Carrier 51 Photosensitive Resin

Abstract

　基板（１１Ａ）とチップ（１２）とを貼り合わせると共に、基板（１１Ａ）上におけるチップ（１２）の周囲に樹脂（１３）を塗布して硬化させる。その後、樹脂（１３）及び基板（１１Ａ）をダイシングすることによって、基板（１１Ａ）が分割されてなり且つチップ（１２）よりも大きいチップ（１１）と、チップ（１１）上に貼り合わされたチップ（１２）と、チップ（１２）の外側に位置する部分のチップ（１１）におけるチップ（１２）側の表面上に形成された樹脂（１３）とを有する積層チップ構造を形成する。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法、特に、チップ形状の異なる複数のチップが積層された構造を有する半導体装置及びその製造方法に関する。
　電子機器の小型化、薄型化が進むに従って、電子機器に使用される半導体装置に対して、より一層の薄型化が要求されている。また、複数の半導体装置を積層して一つのパッケージに収容した積層型半導体装置の開発も進められており、これによって、半導体装置の薄型化への要求がさらに高まっている。
　従来の半導体装置の厚さは２００～２５０μｍ程度であったが、最近では５０μｍ程度の厚さの半導体装置が作製されるようになっており、さらなる薄型化も進められている。
　一方、半導体装置の薄型化が進むと、ＬＳＩチップの欠けやクラックの発生等が問題になるが、これに対する対策としては、一般的に保護樹脂が用いられてきた（例えば、特許文献１参照）。
　以下、図１２を参照しながら、従来の保護樹脂を用いたチップの補強方法について説明する。
　図１２に示すように、バンプ３が搭載される電極２を表面に有するＬＳＩチップ１において、側壁面は保護樹脂４により被覆されており、バンプ３の搭載面は保護樹脂６により被覆されており、裏面は保護樹脂５により被覆されている。ここで、ＬＳＩチップ１の側壁面に設けられた保護樹脂４は、ＬＳＩチップ１に外的な力が加わることを低減する。この手法によれば、特に、チップのコーナー部の保護が可能になるため、欠損やクラックの発生を防止することができる。この結果、チップの輸送時や搭載時の不良及びチップの実装時の接続不良等が低減されるので、歩留まり及び信頼性が向上する。
特開２００１－２４４２８１号公報
　しかしながら、前述の従来のチップの補強技術は単一チップを対象としており、例えばサイズの異なる複数のチップを積層した積層チップにそのまま適用することはできない。
　前記に鑑み、本発明は、サイズの異なる複数のチップを積層した積層チップにおいて、欠けやクラック等の発生を防止できるようにすることを目的とする。
　前記の目的を達成するために、本願発明者は、種々の検討を行った結果、以下のような知見を得た。
　図１３（ａ）及び（ｂ）は、サイズの異なる複数のチップを積層した積層チップを例示する断面図である。
　図１３（ａ）に示す積層チップにおいては、ボトムダイ７上に、ボトムダイ７よりも小さいトップダイ８が搭載されている。この場合、ボトムダイ７（大きいチップ）におけるトップダイ８（小さいチップ）の端部と接する部分（図中●）に局所的な応力がかかる。
　また、図１３（ｂ）に示す積層チップにおいては、ボトムダイ７上に、ボトムダイ７よりも小さいミドルダイ９が搭載されており、ミドルダイ９上に、ミドルダイ９よりも大きいトップダイ８が搭載されている。この場合、ボトムダイ７（大きいチップ）におけるミドルダイ９（小さいチップ）の端部と接する部分（図中●）、及びトップダイ８（大きいチップ）におけるミドルダイ９（小さいチップ）の端部と接する部分（図中●）に局所的な応力がかかる。
　以上のように、積層チップにおいては、単一チップとは全く異なる局所的な応力が発生するため、この局所的な応力を考慮したチップの補強技術が必要となる。
　本発明は、以上の知見に基づきなされたものであって、本発明に係る半導体装置の製造方法は、基板と第１チップとを貼り合わせる工程（ａ）と、前記基板上における前記第１チップの周囲に樹脂を塗布して当該樹脂を硬化させる工程（ｂ）と、前記樹脂及び前記基板をダイシングすることによって、前記基板が分割されてなり且つ前記第１チップよりも大きい第２チップと、前記第２チップ上に貼り合わされた前記第１チップと、前記第１チップの外側に位置する部分の前記第２チップにおける前記第１チップ側の表面上に形成された前記樹脂とを有する積層チップ構造を形成する工程（ｃ）とを備えている。
　尚、本願において、貫通電極は、３次元積層チップ構造を構成する全てのチップに設けられていてもよいし、又は一部のチップのみに設けられていてもよい。また、貫通電極は、チップの少なくとも基板部分を貫通しているものとし、基板上に形成されたデバイス層については貫通していてもよいし、又は貫通していなくてもよい。ここで、デバイス層とは、基板上に形成されたゲート電極、絶縁層、配線層等の総称である。
　本発明に係る半導体装置の製造方法において、前記工程（ｂ）は、前記基板上における前記第１チップの周囲に、前記第１チップから離間するように、感光性を有する第１樹脂を塗布して当該第１樹脂を硬化させる工程（ｂ１）と、前記第１チップと前記第１樹脂との隙間を埋め込むように第２樹脂を塗布して当該第２樹脂を硬化させる工程（ｂ２）とを含み、前記工程（ｃ）において、前記第１樹脂及び前記第２樹脂の少なくとも一方並びに前記基板をダイシングすることによって、前記基板が分割されてなり且つ前記第１チップよりも大きい前記第２チップと、前記第２チップ上に貼り合わされた前記第１チップと、前記第１チップの外側に位置する部分の前記第２チップにおける前記第１チップ側の表面上に形成された前記第１樹脂及び前記第２樹脂とを有する前記積層チップ構造を形成してもよい。この場合、前記第１樹脂は前記第１チップの反転パターンとなるように塗布されてもよい。また、前記第１樹脂の塗布及び硬化を行ってから、前記基板と前記第１チップとを貼り合わせてもよい。すなわち、貫通電極が形成された基板上における第１チップ搭載領域の周囲に、当該搭載領域から離間するように第１樹脂を塗布して当該第１樹脂を硬化させた後、前記基板と第１チップとを貼り合わせてもよい。また、硬化後の前記第１樹脂の厚さは、前記第１チップの厚さと同程度であってもよい。
　本発明に係る半導体装置の製造方法において、前記基板に第１貫通電極が形成されており、前記第１チップにおける前記基板側の表面上に、電極パッドを表面に有するデバイス層が形成されており、前記基板の前記第１貫通電極と前記電極パッドとが電気的に接続されるように前記基板と前記第１チップとが貼り合わされてもよい。
　本発明に係る半導体装置の製造方法において、前記樹脂は前記第１チップを覆うように塗布されてもよい。
　本発明に係る半導体装置の製造方法において、前記基板に第１貫通電極が形成されており、前記第１チップに第２貫通電極が形成されており、前記樹脂は感光性を有しており、前記工程（ａ）において、前記基板と前記第１チップとを、前記第１貫通電極と前記第２貫通電極とが電気的に接続されるように貼り合わせ、前記工程（ｂ）と前記工程（ｃ）との間に、前記基板と貼り合わされた前記第１チップと、前記第１チップよりも大きい第３チップとを貼り合わせる工程（ｄ）をさらに備え、前記工程（ｃ）において、前記樹脂及び前記基板をダイシングすることによって、前記基板が分割されてなり且つ前記第１チップ及び前記第３チップよりも大きい前記第２チップと、前記第２チップ上に貼り合わされた前記第１チップと、前記第１チップ上に貼り合わされた前記第３チップと、前記第１チップの外側に位置する部分の前記第２チップにおける前記第１チップ側の表面上に形成された前記樹脂とを有する前記積層チップ構造を形成してもよい。この場合、前記樹脂は前記第１チップの反転パターンとなるように塗布されてもよい。また、前記樹脂の塗布及び硬化を行ってから、前記基板と前記第１チップとを貼り合わせてもよい。すなわち、第１貫通電極が形成された基板上における第１チップ搭載領域の周囲に、当該搭載領域から離間するように樹脂を塗布して当該樹脂を硬化させた後、前記基板と、第２貫通電極が形成された第１チップとを、前記第１貫通電極と前記第２貫通電極とが電気的に接続されるように貼り合わせてもよい。また、硬化後の前記樹脂の厚さは、前記第１チップの厚さよりも薄くてもよい。また、前記第１チップにおける前記基板側の表面上に、前記第２貫通電極と電気的に接続された電極パッドを表面に有するデバイス層が形成されており、前記基板の前記第１貫通電極と前記電極パッドとが電気的に接続されるように前記基板と前記第１チップとが貼り合わされてもよい。或いは、前記第３チップにおける前記第１チップ側の表面上に、電極パッドを表面に有するデバイス層が形成されており、前記第１チップの前記第２貫通電極と前記電極パッドとが電気的に接続されるように前記第１チップと前記第３チップとが貼り合わされてもよい。また、前記樹脂は、前記第１チップの外側に位置する部分の前記第３チップにおける前記第１チップ側の表面と接するように設けられていてもよい。言い換えると、前記第１チップの外側に位置する部分の前記第２チップにおける前記第１チップ側の表面と、前記第１チップの外側に位置する部分の前記第３チップにおける前記第１チップ側の表面とによって挟まれるように前記樹脂が設けられていてもよい。このようにすると、第２チップにおける第１チップの端部と接する部分、及び第３チップにおける第１チップの端部と接する部分に局所的な応力がかかる事態を確実に回避することができる。また、前記樹脂は、前記第１チップの側端面から離間して設けられていてもよい。或いは、前記第１チップの側端面と、前記第２チップにおける前記第１チップ側の表面と、前記第３チップにおける前記第１チップ側の表面とによって囲まれた空間に前記樹脂が充填されていてもよい。
　本発明に係る半導体装置の製造方法において、前記樹脂は、ポリイミド、アクリレートモノマー、エポキシアクリレート、ウレタンアクリレート、ポリエステルアクリレート、脂環式エポキシ、ビニルエーテル及びハイブリッドモノマーから選ばれた材料から構成されていてもよい。
　また、本発明に係る半導体装置は、複数のチップを積層した３次元積層チップ構造を有する半導体装置であって、前記３次元積層チップ構造は、第１チップと、前記第１チップの上側又は下側において前記第１チップと隣接し且つ前記第１チップよりも大きい第２チップとを含み、前記第１チップの外側に位置する部分の前記第２チップにおける前記第１チップ側の表面上に樹脂が設けられている。
　本発明に係る半導体装置において、前記樹脂は前記第２チップの端部上にも形成されていてもよい。
　本発明に係る半導体装置において、前記樹脂の側端面と前記第２チップの側端面とは実質的に面一であってもよい。
　本発明に係る半導体装置において、前記３次元積層チップ構造は、前記第１チップと前記第２チップとからなる２層チップ構造であってもよい。この場合、前記樹脂は、前記第１チップの外側に位置する部分の前記第２チップにおける前記第１チップ側の前記表面と前記第１チップの側端面とによって構成されるコーナー部を覆うように設けられていると、第１チップの端部と接する部分の第２チップに局所的な応力がかかる事態を確実に回避することができる。尚、前記樹脂は、前記第１チップにおける前記第２チップの反対側の表面を覆うように設けられていてもよい。
　本発明に係る半導体装置において、前記３次元積層チップ構造は、前記第１チップにおける前記第２チップの反対側の表面において前記第１チップと隣接し且つ前記第１チップよりも大きい第３チップをさらに含んでいてもよい。この場合、前記樹脂は、前記第１チップの外側に位置する部分の前記第３チップにおける前記第１チップ側の表面と接するように設けられていてもよい。言い換えると、前記第１チップの外側に位置する部分の前記第２チップにおける前記第１チップ側の表面と、前記第１チップの外側に位置する部分の前記第３チップにおける前記第１チップ側の表面とによって挟まれるように前記樹脂が設けられていてもよい。このようにすると、第２チップにおける第１チップの端部と接する部分、及び第３チップにおける第１チップの端部と接する部分に局所的な応力がかかる事態を確実に回避することができる。尚、前記樹脂は、前記第１チップの側端面から離間して設けられていてもよい。或いは、前記第１チップの側端面と、前記第２チップにおける前記第１チップ側の表面と、前記第３チップにおける前記第１チップ側の表面とによって囲まれた空間に前記樹脂が充填されていてもよい。
　本発明に係る半導体装置において、前記樹脂は、ポリイミド、アクリレートモノマー、エポキシアクリレート、ウレタンアクリレート、ポリエステルアクリレート、脂環式エポキシ、ビニルエーテル及びハイブリッドモノマーから選ばれた材料から構成されていてもよい。
　本発明によると、第１チップと、第１チップよりも大きい第２チップとを含む積層チップにおいて、第１チップの外側に位置する部分の第２チップにおける第１チップ側の表面上に樹脂が設けられている。このため、積層チップに局所的応力がかかる事態、例えば、第１のチップの端部と接する部分の第２のチップに局所的応力がかかる事態を回避できる。従って、欠けやクラック等の発生のない信頼性の高い半導体装置を実現することができる。
図１は、第１の実施形態に係る半導体装置の断面図である。 図２（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置をプリント基板上に実装した例を示す平面図及び断面図である。 図３（ａ）～（ｇ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図３（ｈ）は、図３（ｄ）に示す工程を示す平面図である。 図４（ａ）～（ｈ）は、第１の実施形態の第１変形例に係る半導体装置の製造方法の各工程を示す断面図であり、図４（ｉ）は、図４（ｄ）に示す工程を示す平面図であり、図４（ｊ）は、図４（ｅ）に示す工程を示す平面図である。 図５（ａ）～（ｈ）は、第１の実施形態の第２変形例に係る半導体装置の製造方法の各工程を示す断面図であり、図５（ｉ）は、図５（ｄ）に示す工程を示す平面図であり、図５（ｊ）は、図５（ｅ）に示す工程を示す平面図である。 図６は、第２の実施形態に係る半導体装置の断面図である。 図７（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置をプリント基板上に実装した例を示す平面図及び断面図である。 図８（ａ）～（ｇ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図９（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図９（ｃ）は、図８（ｄ）に示す断面図と対応する平面図であり、図９（ｄ）は、図８（ｅ）に示す断面図と対応する平面図である。 図１０（ａ）～（ｇ）は、第２の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。 図１１（ａ）及び（ｂ）は、第２の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図であり、図１１（ｃ）は、図１０（ｄ）に示す断面図と対応する平面図であり、図１１（ｄ）は、図１０（ｅ）に示す断面図と対応する平面図である。 図１２は、従来の半導体装置の断面図である。 図１３（ａ）及び（ｂ）は、サイズの異なる複数のチップを積層した積層チップを例示する断面図である。
　（第１の実施形態）
　以下、第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
　図１は、第１の実施形態に係る半導体装置、具体的には、３次元２層チップ構造を有する半導体装置の断面図である。
　図１に示すように、第１の実施形態に係る半導体装置１０は、例えばチップサイズが５ｍｍＸ５ｍｍ、チップ厚が２０μｍ程度のロジックチップ（ボトムダイ）１１と、ボトムダイ１１上に形成された、例えばチップサイズが２ｍｍＸ３ｍｍ、チップ厚が１００μｍ程度のＤＲＡＭ（dynamic random access memory）チップ（トップダイ）１２とを有している。
　図１に示す半導体装置のように、サイズの異なる複数のチップが積層されていると、「大きいチップ」に局所的応力がかかることを本願発明者は見出した。特に、積層方向に隣接する「小さいチップ」と「大きいチップ」とからなる積層チップ構造において、「小さいチップ」のチップ端からの「大きいチップ」の突き出し長さが、「大きいチップ」の厚さ以上になると、「大きいチップ」の突き出し部分に過大な局所的応力がかかる。
　そこで、本実施形態では、トップダイ１２の周囲、つまり、トップダイ１２の外側に位置する部分のボトムダイ１１におけるトップダイ１２側の表面上に、例えばポリイミドからなる樹脂１３を設けた。具体的には、ボトムダイ１１の端部上から、トップダイ１２におけるボトムダイ１１の反対側の表面上まで、ボトムダイ１１上におけるトップダイ１２側の表面上の全面に樹脂１３を設けた。ここで、トップダイ１２の外側に位置する部分のボトムダイ１１におけるトップダイ１２側の表面とトップダイ１２の側端面とによって構成されるコーナー部は樹脂１３によって覆われている。また、樹脂１３の側端面とボトムダイ１１の側端面とは実質的に面一である。
　本実施形態によると、隣接チップ（ボトムダイ１１）よりも小さいチップ（トップダイ１２）の周囲におけるチップが存在しない領域に樹脂１３が設けられている。このため、ボトムダイ１１の突き出し部分にかかる応力を樹脂１３に受け止めさせることができるので、ボトムダイ１１に局所的応力がかかる事態、例えば、トップダイ１２の端部と接する部分のボトムダイ１１に局所的応力がかかる事態を回避できる。従って、欠けやクラック等の発生のない信頼性の高い半導体装置を実現することができる。
　尚、本実施形態では、ロジックチップとＤＲＡＭチップとを積層する場合について例示したが、これに限られず、他の様々な機能を有するチップ同士を積層する場合にも、本実施形態と同様の効果を得ることができる。また、本実施形態では、２層積層されたチップについて例示したが、これに代えて、３層以上の積層チップの場合にも、本実施形態と同様の効果を得ることができる。
　また、本実施形態では、ボトムダイ１１の端部上に樹脂１３を設けたが、これに代えて、ボトムダイ１１の端部上に樹脂１３を設けなくてもよい。また、トップダイ１２におけるボトムダイ１１の反対側の表面上に樹脂１３を設けたが、これに代えて、トップダイ１２におけるボトムダイ１１の反対側の表面上に樹脂１３を設けなくてもよい。また、トップダイ１２の外側に位置する部分のボトムダイ１１におけるトップダイ１２側の表面とトップダイ１２の側端面とによって構成されるコーナー部を樹脂１３によって覆ったが、これに代えて、当該コーナー部を樹脂１３によって覆わなくてもよい。言い換えると、樹脂１３は、トップダイ１２の側端面から離間して設けられていてもよい。また、樹脂１３の側端面とボトムダイ１１の側端面とが実質的に面一になるように樹脂１３を設けたが、これに代えて、樹脂１３の側端面とボトムダイ１１の側端面とが面一にならないように樹脂１３を設けてもよい。
　また、本実施形態では、トップダイ１２（小さいチップ）とボトムダイ１１（大きいチップ）とを、小さいチップの下側において小さいチップと大きいチップとが隣接するように積層した。しかし、これに代えて、小さいチップと大きいチップとを、小さいチップの上側において小さいチップと大きいチップとが隣接するように積層する場合にも、小さいチップの周囲におけるチップが存在しない領域に樹脂を設けることによって、本実施形態と同様の効果を得ることができる。
　また、本実施形態では、樹脂１３として、ポリイミドを用いたが、これに限られず、樹脂１３として、例えば、ポリイミド、アクリレートモノマー、エポキシアクリレート、ウレタンアクリレート、ポリエステルアクリレート、脂環式エポキシ、ビニルエーテル及びハイブリッドモノマー等から選ばれた１つ又は複数の材料を用いてもよい。
　図２（ａ）及び（ｂ）は、本実施形態と同様の積層チップ構造を有する半導体装置をプリント基板上に実装した例を示す平面図及び断面図である。尚、図２（ａ）は、半導体装置のプリント基板への実装面を、「小さいチップ」の搭載範囲及び当該範囲に位置する「大きいチップ（デバイス層の図示は省略）」の貫通電極と共に示している。また、図２（ａ）及び（ｂ）において、図１に示す本実施形態の半導体装置と対応する構成要素には同じ符号を付している。
　図２（ａ）及び（ｂ）に示すように、面積が広くチップ厚の薄いボトムダイ１１上に面積が狭くチップ厚の厚いトップダイ１２が積層されており、これによって、２層積層チップが構成されている。ボトムダイ１１中には貫通電極１４が形成されていると共に、ボトムダイ１１におけるトップダイ１２の反対側の表面上には、貫通電極１４と電気的に接続されたデバイス層１５が設けられている。デバイス層１５におけるボトムダイ１１の反対側の表面上に、はんだバンプ３２が設けられており、当該はんだバンプ３２を介して、ボトムダイ１１とトップダイ１２とからなる２層積層チップがプリント基板３１上にフリップチップ実装されている。
　尚、トップダイ１２におけるボトムダイ１１側の表面上には、貫通電極１４と電気的に接続されたデバイス層１６が設けられている。
　また、ボトムダイ１１の端部上から、トップダイ１２におけるボトムダイ１１の反対側の表面上まで、ボトムダイ１１上におけるトップダイ１２側の表面上の全面に樹脂１３が設けられている。すなわち、ボトムダイ１１上におけるトップダイ１２のない領域は樹脂１３によって覆われており、これにより、欠けやクラック等の発生のない半導体装置の高密度実装が可能となる。
　尚、図２（ａ）及び（ｂ）に示す実装例においては、２層積層チップをプリント基板３１上にフリップチップ実装しているが、プリント基板３１に代えて、インターポーザ（中継用基板）又はシリコンインターポーザ（シリコン製中継用基板）等を用いてもよい。
　以下、第１の実施形態に係る半導体装置の製造方法、具体的には、図１に示す第１の実施形態に係る半導体装置と同様の構造を有する半導体装置の製造方法について、図面を参照しながら説明する。
　図３（ａ）～（ｇ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図３（ｈ）は、図３（ｄ）に示す工程を示す平面図である。尚、図３（ａ）～（ｈ）において、図１及び図２（ａ）、（ｂ）に示す本実施形態の半導体装置と対応する構成要素には同じ符号を付している。
　まず、図３（ａ）に示すように、例えば直径５μｍ程度の貫通電極（以下、ＴＳＶ（シリコン貫通ビア）と称する）１４が内部に形成されており且つＴＳＶ１４と電気的に接続するデバイス層１５が一面上に形成されているシリコン（Ｓｉ）ウェハ１１Ａを準備する。
　次に、図３（ｂ）に示すように、シリコンウェハ１１Ａの前記一面上にデバイス層１５を挟んでキャリア５０を貼付する。
　次に、図３（ｃ）に示すように、シリコンウェハ１１Ａにおけるキャリア５０の反対側の表面（以下、他面と称する）に対して、ＴＳＶ１４が露出するまで研磨を行う。ここで、研磨後のシリコンウェハ１１Ａの厚さは例えば２０μｍ程度である。
　次に、図３（ｄ）に示すように、別途チップ状態に加工されており且つデバイス層１６が一面上に形成されている複数のトップダイ１２をそれぞれデバイス層１６を挟んでシリコンウェハ１１Ａの研磨後の前記他面に貼り合わせる。ここで、デバイス層１６の最表面には、電極パッドを含む最上層配線（図示省略）が形成されており、当該電極パッドとシリコンウェハ１１ＡのＴＳＶ１４とが電気的に接続されるようにトップダイ１２とシリコンウェハ１１Ａとを貼り合わせる。尚、トップダイ１２のチップ厚は例えば１００μｍ程度である。図３（ｈ）は、シリコンウェハ１１Ａの研磨後の前記他面上にトップダイ１２の１つが貼り合わされた様子を示している。
　次に、図３（ｅ）に示すように、トップダイ１２を覆うようにシリコンウェハ１１Ａの研磨後の前記他面上に、例えばポリイミド等の樹脂１３を塗布して硬化処理を行う。ここで、硬化後の樹脂１３の厚さは例えば５０μｍ程度である。
　次に、図３（ｆ）に示すように、硬化した樹脂１３、シリコンウェハ１１Ａ及びキャリア５０をまとめてダイシングすることによって、シリコンウェハ１１Ａが分割されてなり且つトップダイ１２よりも大きいボトムダイ１１と、ボトムダイ１１上に貼り合わされたトップダイ１２と、ボトムダイ１１上においてトップダイ１２を覆うように形成された樹脂１３とを有する複数の２層チップ構造（そのうちの１つの２層チップ構造を図３（ｆ）に示す）を形成する。
　次に、図３（ｇ）に示すように、各２層チップ構造のボトムダイ１１に貼付されているキャリア５０を除去することによって、ボトムダイ１１とトップダイ１２とからなる積層チップを完成させる。
　以上に説明した製造工程を経ることにより、サイズの大きい隣接チップ（ボトムダイ１１）よりも小さいチップ（トップダイ１２）の周囲におけるチップが存在しない領域に樹脂１３を設けることができる。このため、ボトムダイ１１のトップダイ１２からの突き出し部分にかかる応力を樹脂１３に受け止めさせることができるので、ボトムダイ１１に局所的応力がかかる事態、例えば、トップダイ１２の端部と接する部分のボトムダイ１１に局所的応力がかかる事態を回避できる。従って、欠けやクラック等の発生のない信頼性の高い半導体装置を実現することができる。
　また、本実施形態によると、樹脂１３をスクライブしてチップ分割、つまり、スクライブラインの開口を行うため、ダイシングダメージを低減することができる。特に、例えばＣｕを充填したＴＳＶをエッチングしてスクライブラインの開口を行うＣｕバンドエッチングと組み合わせた場合には、さらなる低ダメージ化を図ることができる。
　尚、本実施形態の製造方法には、後述する他の実施形態と比べて、製造工程数が少ないという利点がある。
　また、本実施形態では、シリコンウェハ１１Ａの前記他面（デバイス層形成面の反対面）とトップダイ１２のデバイス層形成面とを貼り合わせる場合について例示したが、これに限られず、シリコンウェハ１１Ａのデバイス層形成面とトップダイ１２におけるデバイス層形成面の反対面とを貼り合わせてもよいし、又は、シリコンウェハ１１Ａとトップダイ１２とを各デバイス層形成面において若しくは各デバイス層形成面の反対面において貼り合わせてもよい。
　また、本実施形態では、樹脂（コーティング剤）１３として、ポリイミドを用いたが、これに限られず、樹脂１３として、例えば、ポリイミド、アクリレートモノマー、エポキシアクリレート、ウレタンアクリレート、ポリエステルアクリレート、脂環式エポキシ、ビニルエーテル及びハイブリッドモノマー等から選ばれた１つ又は複数の材料を用いてもよい。
　また、本実施形態では、ボトムダイ１１の基板として、シリコンウェハ１１Ａを用いたが、これに代えて、他の材料からなる基板を用いてもよい。
　また、本実施形態では、樹脂１３をトップダイ１２を覆うように塗布したが、これに限られず、シリコンウェハ１１Ａ上におけるトップダイ１２の周囲に樹脂１３が塗布されていれば、本実施形態と同様の効果を得ることができる。
　（第１の実施形態の第１変形例）
　以下、第１の実施形態の第１変形例に係る半導体装置の製造方法、具体的には、図１に示す第１の実施形態に係る半導体装置と同様の構造を有する半導体装置の製造方法について、図面を参照しながら説明する。
　図４（ａ）～（ｈ）は、第１の実施形態の第１変形例に係る半導体装置の製造方法の各工程を示す断面図であり、図４（ｉ）は、図４（ｄ）に示す工程を示す平面図であり、図４（ｊ）は、図４（ｅ）に示す工程を示す平面図である。尚、図４（ａ）～（ｊ）において、図１及び図２（ａ）、（ｂ）に示す本実施形態の半導体装置と対応する構成要素には同じ符号を付している。
　まず、第１の実施形態の図３（ａ）に示す工程と同様に、図４（ａ）に示すように、例えば直径５μｍ程度のＴＳＶ１４が内部に形成されており且つＴＳＶ１４と電気的に接続するデバイス層１５が一面上に形成されているシリコンウェハ１１Ａを準備する。
　次に、第１の実施形態の図３（ｂ）に示す工程と同様に、図４（ｂ）に示すように、シリコンウェハ１１Ａの前記一面上にデバイス層１５を挟んでキャリア５０を貼付する。
　次に、第１の実施形態の図３（ｃ）に示す工程と同様に、図４（ｃ）に示すように、シリコンウェハ１１Ａにおけるキャリア５０の反対側の表面（以下、他面と称する）に対して、ＴＳＶ１４が露出するまで研磨を行う。ここで、研磨後のシリコンウェハ１１Ａの厚さは例えば２０μｍ程度である。
　次に、第１の実施形態の図３（ｄ）に示す工程と同様に、図４（ｄ）に示すように、別途チップ状態に加工されており且つデバイス層１６が一面上に形成されている複数のトップダイ１２をそれぞれデバイス層１６を挟んでシリコンウェハ１１Ａの研磨後の前記他面に貼り合わせる。ここで、デバイス層１６の最表面には、電極パッドを含む最上層配線（図示省略）が形成されており、当該電極パッドとシリコンウェハ１１ＡのＴＳＶ１４とが電気的に接続されるようにトップダイ１２とシリコンウェハ１１Ａとを貼り合わせる。尚、トップダイ１２のチップ厚は例えば１００μｍ程度である。図４（ｉ）は、シリコンウェハ１１Ａの研磨後の前記他面上にトップダイ１２の１つが貼り合わされた様子を示している。
　次に、図４（ｅ）に示すように、シリコンウェハ１１Ａ上におけるトップダイ１２の周囲に、トップダイ１２から離間するように、例えば感光性ポリイミドからなる感光性樹脂５１を塗布して当該感光性樹脂５１を硬化させる。ここで、感光性樹脂５１は、トップダイ１２の反転パターンとなるように塗布される。また、塗布時の感光性樹脂５１とトップダイ１２との間隔は例えば１００μｍ程度であり、硬化処理後の感光性樹脂５１の厚さは、トップダイ１２のチップ厚と同じ１００μｍ程度である。図４（ｊ）は、シリコンウェハ１１Ａ上に貼り合わされたトップダイ１２の１つの周囲に感光性樹脂５１を設けた様子を示している。
　本変形例において、トップダイ１２と感光性樹脂５１との間隔を、トップダイ１２のチップ厚と同程度に設定している理由は次の通りである。すなわち、トップダイ１２上を含むシリコンウェハ１１Ａ上の全面に感光性樹脂５１を塗布した後、露光及び現像によって、感光性樹脂５１を図４（ｅ）に示す形状にパターニングする場合、感光性樹脂５１の塗布直後においてはトップダイ１２近傍で感光性樹脂５１の厚さが厚くなる。このため、感光性樹脂５１の厚さを均一に仕上げようとすると、トップダイ１２と感光性樹脂５１との間隔を１００μｍ程度まで十分に広げる必要がある。但し、本実施形態の製造方法の各工程を示す図４（ａ）～（ｈ）においては、横方向を縮めて描いているため、トップダイ１２と感光性樹脂５１との間隔は実際とは異なるように描かれている。
　次に、図４（ｆ）に示すように、トップダイ１２、及び隣接するトップダイ１２間に形成された感光性樹脂５１のそれぞれを覆うように、シリコンウェハ１１Ａの研磨後の前記他面上に、例えばポリイミドからなる樹脂１３を塗布して硬化処理を行う。これにより、トップダイ１２と感光性樹脂５１との間の隙間が樹脂１３によって埋め込まれる。ここで、硬化後の樹脂１３の厚さは、トップダイ１２上及び感光性樹脂５１上で例えば５０μｍ程度である。
　次に、図４（ｇ）に示すように、硬化した樹脂１３、硬化した感光性樹脂５１、シリコンウェハ１１Ａ及びキャリア５０をまとめてダイシングすることによって、シリコンウェハ１１Ａが分割されてなり且つトップダイ１２よりも大きいボトムダイ１１と、ボトムダイ１１上に貼り合わされたトップダイ１２と、ボトムダイ１１上においてトップダイ１２を覆うように形成された樹脂１３と、ボトムダイ１１上におけるトップダイ１２の周囲に形成された感光性樹脂５１とを有する複数の２層チップ構造（そのうちの１つの２層チップ構造を図４（ｇ）に示す）を形成する。
　次に、図４（ｈ）に示すように、各２層チップ構造のボトムダイ１１に貼付されているキャリア５０を除去することによって、ボトムダイ１１とトップダイ１２とからなる積層チップを完成させる。
　以上に説明した製造工程を経ることにより、サイズの大きい隣接チップ（ボトムダイ１１）よりも小さいチップ（トップダイ１２）の周囲におけるチップが存在しない領域に樹脂１３及び感光性樹脂５１を設けることができる。このため、ボトムダイ１１のトップダイ１２からの突き出し部分にかかる応力を樹脂１３及び感光性樹脂５１に受け止めさせることができるので、ボトムダイ１１に局所的応力がかかる事態、例えば、トップダイ１２の端部と接する部分のボトムダイ１１に局所的応力がかかる事態を回避できる。従って、欠けやクラック等の発生のない信頼性の高い半導体装置を実現することができる。
　また、本変形例によると、第１の実施形態と比較して、樹脂１３の表面の平坦性を向上させることができるため、積層チップにかかる応力をより軽減できるという効果が得られる。
　また、本変形例によると、感光性樹脂５１をトップダイ１２の反転パターンとなるように塗布するため、樹脂の平坦性をさらに向上させることができるので、さらに信頼性の高い半導体装置を実現することができる。この手法は、特に、３層以上のチップを積層する場合において効果的である。
　また、本変形例によると、樹脂１３及び感光性樹脂５１をスクライブしてチップ分割、つまり、スクライブラインの開口を行うため、ダイシングダメージを低減することができる。特に、例えばＣｕを充填したＴＳＶをエッチングしてスクライブラインの開口を行うＣｕバンドエッチングと組み合わせた場合には、さらなる低ダメージ化を図ることができる。
　尚、本変形例では、シリコンウェハ１１Ａの前記他面（デバイス層形成面の反対面）とトップダイ１２のデバイス層形成面とを貼り合わせる場合について例示したが、これに限られず、シリコンウェハ１１Ａのデバイス層形成面とトップダイ１２におけるデバイス層形成面の反対面とを貼り合わせてもよいし、又は、シリコンウェハ１１Ａとトップダイ１２とを各デバイス層形成面において若しくは各デバイス層形成面の反対面において貼り合わせてもよい。
　また、本変形例では、感光性樹脂５１及び樹脂（コーティング剤）１３として、ポリイミドを用いたが、これに限られず、感光性樹脂５１及び樹脂１３として、例えば、ポリイミド、アクリレートモノマー、エポキシアクリレート、ウレタンアクリレート、ポリエステルアクリレート、脂環式エポキシ、ビニルエーテル及びハイブリッドモノマー等から選ばれた１つ又は複数の感光性材料及びコーティング剤を用いてもよい。
　また、本変形例では、ボトムダイ１１の基板として、シリコンウェハ１１Ａを用いたが、これに代えて、他の材料からなる基板を用いてもよい。
　また、本変形例では、樹脂１３をトップダイ１２及び感光性樹脂５１を覆うように塗布したが、これに限られず、トップダイ１２と感光性樹脂５１との隙間を埋め込むように樹脂１３が塗布されていれば、本変形例と同様の効果を得ることができる。この場合、図４（ｇ）に示すダイシング工程では、感光性樹脂５１及び樹脂１３の一方をシリコンウェハ１１Ａ及びキャリア５０と共にダイシングすることによって、ボトムダイ１１と、ボトムダイ１１上に貼り合わされたトップダイ１２と、トップダイ１２の外側に位置する部分のボトムダイ１１におけるトップダイ１２側の表面上に形成された感光性樹脂５１及び樹脂１３とを有する２層チップ構造を形成することができる。
　（第１の実施形態の第２変形例）
　以下、第１の実施形態の第２変形例に係る半導体装置の製造方法、具体的には、図１に示す第１の実施形態に係る半導体装置と同様の構造を有する半導体装置の製造方法について、図面を参照しながら説明する。
　本変形例が、前述の第１の実施形態の第１変形例と異なっている点は次の通りである。すなわち、第１の実施形態の第１変形例では、トップダイ１２とシリコンウェハ１１Ａとを貼り合わせた後、シリコンウェハ１１Ａにおけるトップダイ１２の周囲に感光性樹脂５１を形成した。それに対して、本変形例では、シリコンウェハにおけるトップダイ搭載領域の周囲に感光性樹脂を形成した後、トップダイとシリコンウェハとを貼り合わせる。
　図５（ａ）～（ｈ）は、第１の実施形態の第２変形例に係る半導体装置の製造方法の各工程を示す断面図であり、図５（ｉ）は、図５（ｄ）に示す工程を示す平面図であり、図５（ｊ）は、図５（ｅ）に示す工程を示す平面図である。尚、図５（ａ）～（ｊ）において、図１及び図２（ａ）、（ｂ）に示す本実施形態の半導体装置と対応する構成要素には同じ符号を付している。
　まず、第１の実施形態の図３（ａ）に示す工程と同様に、図５（ａ）に示すように、例えば直径５μｍ程度のＴＳＶ１４が内部に形成されており且つＴＳＶ１４と電気的に接続するデバイス層１５が一面上に形成されているシリコンウェハ１１Ａを準備する。
　次に、第１の実施形態の図３（ｂ）に示す工程と同様に、図５（ｂ）に示すように、シリコンウェハ１１Ａの前記一面上にデバイス層１５を挟んでキャリア５０を貼付する。
　次に、第１の実施形態の図３（ｃ）に示す工程と同様に、図５（ｃ）に示すように、シリコンウェハ１１Ａにおけるキャリア５０の反対側の表面（以下、他面と称する）に対して、ＴＳＶ１４が露出するまで研磨を行う。ここで、研磨後のシリコンウェハ１１Ａの厚さは例えば２０μｍ程度である。
　次に、図５（ｄ）に示すように、シリコンウェハ１１Ａの研磨後の前記他面上におけるトップダイ搭載領域の周囲に、当該搭載領域から離間するように、例えば感光性ポリイミドからなる感光性樹脂５１を塗布して当該感光性樹脂５１を硬化させる。その後、感光性樹脂５１の現像工程及び硬化工程等に起因してチップ間接合が劣化する事態を回避するために、例えば酸素プラズマ処理を行って、トップダイ搭載領域となるシリコンウェハ１１Ａの研磨後の前記他面を清浄化する。ここで、感光性樹脂５１は、後工程でシリコンウェハ１１Ａ上に搭載されるトップダイ１２（図５（ｅ）参照）の反転パターンとなるように塗布される。また、後工程でシリコンウェハ１１Ａ上に搭載されるトップダイ１２と感光性樹脂５１との間隔が例えば２μｍ程度になるように、感光性樹脂５１の幅を調整しておく。尚、硬化処理後の感光性樹脂５１の厚さは、後工程でシリコンウェハ１１Ａ上に搭載されるトップダイ１２のチップ厚と同じ１００μｍ程度である。図５（ｉ）は、シリコンウェハ１１Ａ上におけるトップダイ搭載領域の周囲に感光性樹脂５１を設けた様子を示している。
　本変形例において、トップダイ１２と感光性樹脂５１との間隔を、前述の第１の実施形態の第１変形例と比べて非常に狭くしている理由は次の通りである。すなわち、本変形例では、トップダイ１２が無い状態で先に感光性樹脂５１をシリコンウェハ１１Ａ上に塗布するため、塗布後の感光性樹脂５１の厚さをウェハ全面に亘って均一にすることができる。このため、後工程でシリコンウェハ１１Ａ上に搭載されるトップダイ１２と感光性樹脂５１との間隔を、トップダイ１２の接合に支障が無い範囲で狭くすることが可能となる。
　次に、図５（ｅ）に示すように、別途チップ状態に加工されており且つデバイス層１６が一面上に形成されている複数のトップダイ１２をそれぞれデバイス層１６を挟んで、シリコンウェハ１１Ａの研磨後の前記他面における感光性樹脂５１に囲まれたトップダイ搭載領域に貼り合わせる。ここで、デバイス層１６の最表面には、電極パッドを含む最上層配線（図示省略）が形成されており、当該電極パッドとシリコンウェハ１１ＡのＴＳＶ１４とが電気的に接続されるようにトップダイ１２とシリコンウェハ１１Ａとを貼り合わせる。尚、トップダイ１２のチップ厚は例えば１００μｍ程度である。図５（ｊ）は、シリコンウェハ１１Ａの研磨後の前記他面上における感光性樹脂５１に囲まれたトップダイ搭載領域にトップダイ１２の１つが貼り合わされた様子を示している。
　次に、図５（ｆ）に示すように、トップダイ１２、及び隣接するトップダイ１２間に形成された感光性樹脂５１のそれぞれを覆うように、シリコンウェハ１１Ａの研磨後の前記他面上に、例えばポリイミドからなる樹脂１３を塗布して硬化処理を行う。これにより、トップダイ１２と感光性樹脂５１との間の隙間が樹脂１３によって埋め込まれる。ここで、硬化後の樹脂１３の厚さは、トップダイ１２上及び感光性樹脂５１上で例えば５０μｍ程度である。
　次に、図５（ｇ）に示すように、硬化した樹脂１３、硬化した感光性樹脂５１、シリコンウェハ１１Ａ及びキャリア５０をまとめてダイシングすることによって、シリコンウェハ１１Ａが分割されてなり且つトップダイ１２よりも大きいボトムダイ１１と、ボトムダイ１１上に貼り合わされたトップダイ１２と、ボトムダイ１１上においてトップダイ１２を覆うように形成された樹脂１３と、ボトムダイ１１上におけるトップダイ１２の周囲に形成された感光性樹脂５１とを有する複数の２層チップ構造（そのうちの１つの２層チップ構造を図５（ｇ）に示す）を形成する。
　次に、図５（ｈ）に示すように、各２層チップ構造のボトムダイ１１に貼付されているキャリア５０を除去することによって、ボトムダイ１１とトップダイ１２とからなる積層チップを完成させる。
　以上に説明した製造工程を経ることにより、サイズの大きい隣接チップ（ボトムダイ１１）よりも小さいチップ（トップダイ１２）の周囲におけるチップが存在しない領域に樹脂１３及び感光性樹脂５１を設けることができる。このため、ボトムダイ１１のトップダイ１２からの突き出し部分にかかる応力を樹脂１３及び感光性樹脂５１に受け止めさせることができるので、ボトムダイ１１に局所的応力がかかる事態、例えば、トップダイ１２の端部と接する部分のボトムダイ１１に局所的応力がかかる事態を回避できる。従って、欠けやクラック等の発生のない信頼性の高い半導体装置を実現することができる。
　また、本変形例によると、シリコンウェハ１１Ａ上にトップダイ１２を搭載する際に、トップダイ１２の反転パターンとなるように塗布された感光性樹脂５１をテンプレートとして使用することが可能となる。ここで、感光性樹脂５１をパターニングするためのリソグラフィーのアライメント精度は０．１μｍ程度以下であるため、本変形例ではトップダイ１２とシリコンウェハ１１Ａつまりボトムダイ１１との位置合わせを高精度で行うことができる。
　また、本変形例によると、感光性樹脂５１をトップダイ１２の反転パターンとなるように塗布するため、樹脂の平坦性をさらに向上させることができるので、さらに信頼性の高い半導体装置を実現することができる。この手法は、特に、３層以上のチップを積層する場合において効果的である。
　また、本変形例によると、樹脂１３及び感光性樹脂５１をスクライブしてチップ分割、つまり、スクライブラインの開口を行うため、ダイシングダメージを低減することができる。特に、例えばＣｕを充填したＴＳＶをエッチングしてスクライブラインの開口を行うＣｕバンドエッチングと組み合わせた場合には、さらなる低ダメージ化を図ることができる。
　尚、本変形例では、シリコンウェハ１１Ａの前記他面（デバイス層形成面の反対面）とトップダイ１２のデバイス層形成面とを貼り合わせる場合について例示したが、これに限られず、シリコンウェハ１１Ａのデバイス層形成面とトップダイ１２におけるデバイス層形成面の反対面とを貼り合わせてもよいし、又は、シリコンウェハ１１Ａとトップダイ１２とを各デバイス層形成面において若しくは各デバイス層形成面の反対面において貼り合わせてもよい。
　また、本変形例では、感光性樹脂５１及び樹脂（コーティング剤）１３として、ポリイミドを用いたが、これに限られず、感光性樹脂５１及び樹脂１３として、例えば、ポリイミド、アクリレートモノマー、エポキシアクリレート、ウレタンアクリレート、ポリエステルアクリレート、脂環式エポキシ、ビニルエーテル及びハイブリッドモノマー等から選ばれた１つ又は複数の感光性材料及びコーティング剤を用いてもよい。
　また、本変形例では、ボトムダイ１１の基板として、シリコンウェハ１１Ａを用いたが、これに代えて、他の材料からなる基板を用いてもよい。
　また、本変形例では、樹脂１３をトップダイ１２及び感光性樹脂５１を覆うように塗布したが、これに限られず、トップダイ１２と感光性樹脂５１との隙間を埋め込むように樹脂１３が塗布されていれば、本変形例と同様の効果を得ることができる。この場合、図５（ｇ）に示すダイシング工程では、感光性樹脂５１及び樹脂１３の一方をシリコンウェハ１１Ａ及びキャリア５０と共にダイシングすることによって、ボトムダイ１１と、ボトムダイ１１上に貼り合わされたトップダイ１２と、トップダイ１２の外側に位置する部分のボトムダイ１１におけるトップダイ１２側の表面上に形成された感光性樹脂５１及び樹脂１３とを有する２層チップ構造を形成することができる。
　（第２の実施形態）
　以下、第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
　図６は、第２の実施形態に係る半導体装置、具体的には、３次元２層チップ構造を有する半導体装置の断面図である。
　図６に示すように、第２の実施形態に係る半導体装置２０は、例えばチップサイズが５ｍｍＸ５ｍｍ、チップ厚が２０μｍ程度のロジックチップ（ボトムダイ）２１と、ボトムダイ２１上に形成された、例えばチップサイズが２ｍｍＸ３ｍｍ、チップ厚が２０μｍ程度のロジックチップ（ミドルダイ）２２と、ミドルダイ２２上に形成された、例えばチップサイズが４ｍｍＸ４ｍｍ、チップ厚が１００μｍ程度のＤＲＡＭチップ（トップダイ）２３とを有している。
　図６に示す半導体装置のように、サイズの異なる複数のチップが積層されていると、「大きいチップ」に局所的応力がかかることを本願発明者は見出した。特に、積層方向に「小さいチップ」と「大きいチップ」とが隣接する積層チップ構造において、「小さいチップ」のチップ端からの「大きいチップ」の突き出し長さが、「大きいチップ」の厚さ以上になると、「大きいチップ」の突き出し部分に過大な局所的応力がかかる。
　そこで、本実施形態では、ミドルダイ２２の周囲、つまり、ボトムダイ２１とトップダイ２３とに挟まれたミドルダイ２２の周囲の領域に、例えばポリイミドからなる樹脂（具体的には感光性樹脂）２４を設けている。具体的には、ミドルダイ２２の外側に位置する部分のボトムダイ２１におけるミドルダイ２２側の表面上において、ボトムダイ２１の端部上からミドルダイ２２の側端面まで、ミドルダイ２２の外側に位置する部分のトップダイ２３におけるミドルダイ２２側の表面と接するように、樹脂２４を設けている。ここで、最もサイズの大きいボトムダイ２１の側端面と樹脂２４の側端面とは実質的に面一である。
　本実施形態によると、隣接チップ（ボトムダイ２１及びトップダイ２３）よりも小さいチップ（ミドルダイ２２）の周囲におけるチップが存在しない領域に樹脂２４が設けられている。このため、ボトムダイ２１及びトップダイ２３のそれぞれのミドルダイ２２からの突き出し部分にかかる応力を樹脂２４に受け止めさせることができるので、ボトムダイ２１及びトップダイ２３に局所的応力がかかる事態、例えば、ボトムダイ２１におけるミドルダイ２２の端部と接する部分、及びトップダイ２３におけるミドルダイ２２の端部と接する部分に局所的応力がかかる事態を回避できる。従って、欠けやクラック等の発生のない信頼性の高い半導体装置を実現することができる。
　尚、本実施形態では、ロジックチップとＤＲＡＭチップとを積層する場合について例示したが、これに限られず、他の様々な機能を有するチップ同士を積層する場合にも、本実施形態と同様の効果を得ることができる。また、本実施形態では、３層積層されたチップについて例示したが、これに代えて、４層以上の積層チップの場合にも、本実施形態と同様の効果を得ることができる。
　また、本実施形態では、ボトムダイ２１の端部上に樹脂２４を設けたが、これに代えて、ボトムダイ２１の端部上に樹脂２４を設けなくてもよい。また、ミドルダイ２２の側端面と接するように樹脂２４を設けたが、これに代えて、ミドルダイ２２の側端面から離間するように樹脂２４を設けてもよい。また、樹脂２４の側端面とボトムダイ２１の側端面とが実質的に面一になるように樹脂２４を設けたが、これに代えて、樹脂２４の側端面とボトムダイ２１の側端面とが面一にならないように樹脂２４を設けてもよい。
　また、本実施形態では、樹脂２４として、ポリイミドを用いたが、これに限られず、樹脂２４として、例えば、ポリイミド、アクリレートモノマー、エポキシアクリレート、ウレタンアクリレート、ポリエステルアクリレート、脂環式エポキシ、ビニルエーテル及びハイブリッドモノマー等から選ばれた１つ又は複数の材料を用いてもよい。
　図７（ａ）及び（ｂ）は、本実施形態と同様の積層チップ構造を有する半導体装置をプリント基板上に実装した例を示す平面図及び断面図である。尚、図７（ａ）は、半導体装置のプリント基板への実装面を、「小さいチップ（ミドルダイ）」の搭載範囲及び当該範囲に位置する「大きいチップ（ボトムダイ：デバイス層の図示は省略）」の貫通電極と共に示している。また、図７（ａ）及び（ｂ）において、図６に示す本実施形態の半導体装置と対応する構成要素には同じ符号を付している。
　図７（ａ）及び（ｂ）に示すように、面積が広くチップ厚の薄いボトムダイ２１上に、面積が狭くチップ厚の薄いミドルダイ２２、及び面積が広くチップ厚の厚いトップダイ２３が順次積層されており、これによって、３層積層チップが構成されている。ボトムダイ２１中には貫通電極２５が形成されていると共に、ボトムダイ２１におけるミドルダイ２２の反対側の表面上には、貫通電極２５と電気的に接続されたデバイス層２６が設けられている。デバイス層２６におけるミドルダイ２２の反対側の表面上に、はんだバンプ３２が設けられており、当該はんだバンプ３２を介して、ボトムダイ２１とミドルダイ２２とトップダイ２３とからなる３層積層チップがプリント基板３１上にフリップチップ実装されている。
　尚、ミドルダイ２２中には貫通電極２７が形成されていると共に、ミドルダイ２２におけるボトムダイ２１側の表面上には、貫通電極２５と電気的に接続されたデバイス層２８が設けられている。
　また、トップダイ２３におけるミドルダイ２２側の表面上には、貫通電極２７と電気的に接続されたデバイス層２９が設けられている。
　さらに、ボトムダイ２１とトップダイ２３とに挟まれたミドルダイ２２の周囲の領域に樹脂２４が設けられている。すなわち、ボトムダイ２１及びトップダイ２３のそれぞれのミドルダイ２２からの突き出し部分に挟まれるように樹脂２４が設けられており、これにより、欠けやクラック等の発生のない半導体装置の高密度実装が可能となる。
　尚、図７（ａ）及び（ｂ）に示す実装例においては、３層積層チップをプリント基板３１上にフリップチップ実装しているが、プリント基板３１に代えて、インターポーザ（中継用基板）又はシリコンインターポーザ（シリコン製中継用基板）等を用いてもよい。
　以下、第２の実施形態に係る半導体装置の製造方法、具体的には、図６に示す第２の実施形態に係る半導体装置と同様の構造を有する半導体装置の製造方法について、図面を参照しながら説明する。
　図８（ａ）～（ｇ）及び図９（ａ）、（ｂ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図９（ｃ）は、図８（ｄ）に示す断面図と対応する平面図であり、図９（ｄ）は、図８（ｅ）に示す断面図と対応する平面図である。尚、図８（ａ）～（ｇ）及び図９（ａ）～（ｄ）において、図６及び図７（ａ）、（ｂ）に示す本実施形態の半導体装置と対応する構成要素には同じ符号を付している。
　まず、図８（ａ）に示すように、例えば直径５μｍ程度の貫通電極（ＴＳＶ）２５が内部に形成されており且つＴＳＶ２５と電気的に接続するデバイス層２６が一面上に形成されているシリコンウェハ２１Ａを準備する。
　次に、図８（ｂ）に示すように、シリコンウェハ２１Ａの前記一面上にデバイス層２６を挟んでキャリア５０を貼付する。
　次に、図８（ｃ）に示すように、シリコンウェハ２１Ａにおけるキャリア５０の反対側の表面（以下、他面と称する）に対して、ＴＳＶ２５が露出するまで研磨を行う。ここで、研磨後のシリコンウェハ２１Ａの厚さは例えば２０μｍ程度である。
　次に、図８（ｄ）に示すように、別途チップ状態に加工されており且つデバイス層２８が一面上に形成されている複数のミドルダイ２２をそれぞれデバイス層２８を挟んでシリコンウェハ２１Ａの研磨後の前記他面に貼り合わせる。ここで、各ミドルダイ２２は、その基板部分を貫通する貫通電極（ＴＳＶ）２７を有している。また、デバイス層２８の最表面には、ＴＳＶ２７と電気的に接続された電極パッドを含む最上層配線（図示省略）が形成されており、当該電極パッドとシリコンウェハ２１ＡのＴＳＶ２５とが電気的に接続されるようにミドルダイ２２とシリコンウェハ２１Ａとを貼り合わせる。尚、ミドルダイ２２は、そのデバイス層形成面の反対面にＴＳＶ２７が露出するように予め研磨されており、そのチップ厚は例えば２０μｍ程度である。図９（ｃ）は、シリコンウェハ２１Ａの研磨後の前記他面上にミドルダイ２２の１つが貼り合わされた様子を示している。
　次に、図８（ｅ）に示すように、シリコンウェハ２１Ａ上におけるミドルダイ２２の周囲に、ミドルダイ２２から離間するように、例えば感光性ポリイミドからなる感光性樹脂２４を塗布して当該感光性樹脂２４を硬化させる。ここで、感光性樹脂２４は、ミドルダイ２２の反転パターンとなるように塗布される。また、塗布時の感光性樹脂２４とミドルダイ２２との間隔は例えば１０μｍ程度であり、硬化処理後の感光性樹脂２４の厚さは、ミドルダイ２２のチップ厚よりも若干薄い１８μｍ程度である。感光性樹脂２４の厚さを、ミドルダイ２２のチップ厚よりも若干薄くする理由は次の通りである。すなわち、感光性樹脂２４の厚さがミドルダイ２２のチップ厚よりも厚くなると、ミドルダイ２２とトップダイ２３（図８（ｆ）参照）との接合ができなくなるか、又は両者間の接合強度が低下してしまう。そのような状況を回避するために、ミドルダイ２２のチップ厚及び感光性樹脂２４の厚さ等の加工ばらつきを考慮して、硬化処理後の感光性樹脂２４の厚さを、ミドルダイ２２のチップ厚よりも若干薄くするのである。図９（ｄ）は、シリコンウェハ２１Ａ上に貼り合わされたミドルダイ２２の１つの周囲に感光性樹脂２４を設けた様子を示している。
　次に、図８（ｆ）に示すように、別途チップ状態に加工されており且つデバイス層２９が一面上に形成されている複数のトップダイ２３をそれぞれデバイス層２９を挟んで、複数のミドルダイ２２のデバイス層形成面の反対面に貼り合わせる。ここで、デバイス層２９の最表面には、電極パッドを含む最上層配線（図示省略）が形成されており、当該電極パッドとミドルダイ２２のＴＳＶ２７とが電気的に接続されるようにトップダイ２３とミドルダイ２２とを貼り合わせる。尚、トップダイ２３のチップ厚は例えば１００μｍ程度である。また、トップダイ２３のサイズ（面積）はミドルダイ２２よりも大きく、トップダイ２３におけるミドルダイ２２から突き出している部分が感光性樹脂２４を覆うようにトップダイ２３が設けられている。また、図示は省略しているが、ミドルダイ２２の周囲に形成され且つミドルダイ２２のチップ厚よりも若干薄い厚さを持つ感光性樹脂２４と、その上側に位置する部分のトップダイ２３との間には、ミドルダイ２２の厚さと感光性樹脂２４の厚さとの差に起因する空隙が発生する。
　次に、図８（ｇ）に示すように、トップダイ２３及び感光性樹脂２４を覆うように、シリコンウェハ２１Ａの研磨後の前記他面上に、例えばポリイミド等の樹脂１３を塗布して硬化処理を行う。ここで、硬化後の樹脂１３の厚さは例えば５０μｍ程度である。尚、感光性樹脂２４とその上側に位置する部分のトップダイ２３との間に存在する前述の空隙には、樹脂１３の塗布時に樹脂１３が入り込む結果、感光性樹脂２４が樹脂１３を介してトップダイ２３と接するようになるので、トップダイ２３とボトムダイ２１（図９（ａ）参照）との間の接合強度を補強することができる。
　次に、図９（ａ）に示すように、硬化した樹脂１３、硬化した感光性樹脂２４、シリコンウェハ２１Ａ及びキャリア５０をまとめてダイシングすることによって、シリコンウェハ２１Ａが分割されてなり且つミドルダイ２２及びトップダイ２３よりも大きいボトムダイ２１と、ボトムダイ２１上に貼り合わされたミドルダイ２２と、ミドルダイ２２上に貼り合わされたトップダイ２３と、ボトムダイ２１とトップダイ２３とに挟まれたミドルダイ２２の周囲に形成された感光性樹脂２４とを有する複数の３層チップ構造（そのうちの１つの３層チップ構造を図９（ａ）に示す）を形成する。
　次に、図９（ｂ）に示すように、各３層チップ構造のボトムダイ２１に貼付されているキャリア５０を除去することによって、ボトムダイ２１とミドルダイ２２とトップダイ２３とからなる積層チップを完成させる。
　以上に説明した製造工程を経ることにより、サイズの大きい２つの隣接チップ（ボトムダイ２１及びトップダイ２３）に挟まれた、サイズの小さいチップ（ミドルダイ２２）の周囲におけるチップが存在しない領域に感光性樹脂２４を設けることができる。このため、ボトムダイ２１及びトップダイ２３のそれぞれのミドルダイ２２からの突き出し部分にかかる応力を感光性樹脂２４に受け止めさせることができるので、ボトムダイ２１及びトップダイ２３に局所的応力がかかる事態、例えば、ボトムダイ２１におけるミドルダイ２２の端部と接する部分、及びトップダイ２３におけるミドルダイ２２の端部と接する部分に局所的応力がかかる事態を回避できる。従って、欠けやクラック等の発生のない信頼性の高い半導体装置を実現することができる。
　また、本実施形態によると、ボトムダイ２１となるシリコンウェハ２１Ａ上にミドルダイ２２を積層させた後、感光性樹脂２４のパターン形成を行うため、感光性樹脂２４の現像工程及び硬化工程等でチップ間接合が劣化する事態を回避することができる。
　また、本実施形態によると、感光性樹脂２４をミドルダイ２２の反転パターンとなるように塗布するため、樹脂の平坦性をさらに向上させることができるので、さらに信頼性の高い半導体装置を実現することができる。この手法は、特に、３層以上のチップを積層する場合において効果的である。
　また、本実施形態によると、感光性樹脂２４をスクライブしてチップ分割、つまり、スクライブラインの開口を行うため、ダイシングダメージを低減することができる。特に、例えばＣｕを充填したＴＳＶをエッチングしてスクライブラインの開口を行うＣｕバンドエッチングと組み合わせた場合には、さらなる低ダメージ化を図ることができる。
　尚、本実施形態では、シリコンウェハ２１Ａの前記他面（デバイス層形成面の反対面）とミドルダイ２２のデバイス層形成面とを貼り合わせると共にミドルダイ２２のデバイス層形成面の反対面とトップダイ２３のデバイス層形成面とを貼り合わせる場合について例示した。しかし、これに限られず、シリコンウェハ２１Ａのデバイス層形成面とミドルダイ２２のデバイス層形成面の反対面とを貼り合わせてもよいし、又は、シリコンウェハ２１Ａとミドルダイ２２とを各デバイス層形成面において若しくは各デバイス層形成面の反対面において貼り合わせてもよい。また、ミドルダイ２２のデバイス層形成面とトップダイ２３のデバイス層形成面の反対面とを貼り合わせてもよいし、又は、ミドルダイ２２とトップダイ２３とを各デバイス層形成面において若しくは各デバイス層形成面の反対面において貼り合わせてもよい。
　また、本実施形態では、３層積層チップの場合を例示したが、これに代えて、４層以上の積層チップの場合にも、本実施形態と同様の効果を得ることができる。
　また、本実施形態では、感光性樹脂２４として、ポリイミドを用いたが、これに限られず、感光性樹脂２４として、例えば、ポリイミド、アクリレートモノマー、エポキシアクリレート、ウレタンアクリレート、ポリエステルアクリレート、脂環式エポキシ、ビニルエーテル及びハイブリッドモノマー等から選ばれた１つ又は複数の感光性材料を用いてもよい。
　また、本実施形態では、ボトムダイ２１の基板として、シリコンウェハ２１Ａを用いたが、これに代えて、他の材料からなる基板を用いてもよい。
　また、本実施形態では、樹脂１３として、ポリイミドを用いたが、これに限られず、樹脂１３として、例えば、ポリイミド、アクリレートモノマー、エポキシアクリレート、ウレタンアクリレート、ポリエステルアクリレート、脂環式エポキシ、ビニルエーテル及びハイブリッドモノマー等から選ばれた１つ又は複数の材料を用いてもよい。ここで、樹脂１３は、ミドルダイ２２と感光性樹脂２４との間に充填されていてもよいし、充填されていなくてもよい。
　（第２の実施形態の変形例）
　以下、第２の実施形態の変形例に係る半導体装置の製造方法、具体的には、図６に示す第２の実施形態に係る半導体装置と同様の構造を有する半導体装置の製造方法について、図面を参照しながら説明する。
　本変形例が、前述の第２の実施形態と異なっている点は次の通りである。すなわち、第２の実施形態では、ミドルダイ２２とシリコンウェハ２１Ａとを貼り合わせた後、シリコンウェハ２１Ａにおけるミドルダイ２２の周囲に感光性樹脂２４を形成した。それに対して、本変形例では、シリコンウェハにおけるミドルダイ搭載領域の周囲に感光性樹脂を形成した後、ミドルダイとシリコンウェハとを貼り合わせる。
　図１０（ａ）～（ｇ）及び図１１（ａ）、（ｂ）は、第２の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図であり、図１１（ｃ）は、図１０（ｄ）に示す工程を示す平面図であり、図１１（ｄ）は、図１０（ｅ）に示す工程を示す平面図である。尚、図１０（ａ）～（ｇ）及び図１１（ａ）～（ｄ）において、図６及び図７（ａ）、（ｂ）に示す本実施形態の半導体装置と対応する構成要素には同じ符号を付している。
　まず、第２の実施形態の図８（ａ）に示す工程と同様に、図１０（ａ）に示すように、例えば直径５μｍ程度のＴＳＶ２５が内部に形成されており且つＴＳＶ２５と電気的に接続するデバイス層２６が一面上に形成されているシリコンウェハ２１Ａを準備する。
　次に、第２の実施形態の図８（ｂ）に示す工程と同様に、図１０（ｂ）に示すように、シリコンウェハ２１Ａの前記一面上にデバイス層２６を挟んでキャリア５０を貼付する。
　次に、第２の実施形態の図８（ｃ）に示す工程と同様に、図１０（ｃ）に示すように、シリコンウェハ２１Ａにおけるキャリア５０の反対側の表面（以下、他面と称する）に対して、ＴＳＶ２５が露出するまで研磨を行う。ここで、研磨後のシリコンウェハ２１Ａの厚さは例えば２０μｍ程度である。
　次に、図１０（ｄ）に示すように、シリコンウェハ２１Ａの研磨後の前記他面上におけるミドルダイ搭載領域の周囲に、当該搭載領域から離間するように、例えば感光性ポリイミドからなる感光性樹脂２４を塗布して当該感光性樹脂２４を硬化させる。その後、感光性樹脂２４の現像工程及び硬化工程等に起因してチップ間接合が劣化する事態を回避するために、例えば酸素プラズマ処理を行って、トップダイ搭載領域となるシリコンウェハ２１Ａの研磨後の前記他面を清浄化する。ここで、感光性樹脂２４は、後工程でシリコンウェハ２１Ａ上に搭載されるミドルダイ２２（図１０（ｅ）参照）の反転パターンとなるように塗布される。また、後工程でシリコンウェハ２１Ａ上に搭載されるミドルダイ２２と感光性樹脂２４との間隔が例えば２μｍ程度になるように、感光性樹脂２４の幅を調整しておく。尚、硬化処理後の感光性樹脂２４の厚さは、後工程でシリコンウェハ２１Ａ上に搭載されるミドルダイ２２のチップ厚よりも若干薄い１８μｍ程度である。感光性樹脂２４の厚さを、ミドルダイ２２のチップ厚よりも若干薄くする理由は次の通りである。すなわち、感光性樹脂２４の厚さがミドルダイ２２のチップ厚よりも厚くなると、ミドルダイ２２とトップダイ２３（図１０（ｆ）参照）との接合ができなくなるか、又は両者間の接合強度が低下してしまう。そのような状況を回避するために、ミドルダイ２２のチップ厚及び感光性樹脂２４の厚さ等の加工ばらつきを考慮して、硬化処理後の感光性樹脂２４の厚さを、ミドルダイ２２のチップ厚よりも若干薄くするのである。図１１（ｃ）は、シリコンウェハ２１Ａ上におけるミドルダイ搭載領域の周囲に感光性樹脂２４を設けた様子を示している。
　本変形例において、ミドルダイ２２と感光性樹脂２４との間隔を、前述の第２の実施形態と比べて非常に狭くしている理由は次の通りである。すなわち、本変形例では、ミドルダイ２２が無い状態で先に感光性樹脂２４をシリコンウェハ２１Ａ上に塗布するため、塗布後の感光性樹脂２４の厚さをウェハ全面に亘って均一にすることができる。このため、後工程でシリコンウェハ２１Ａ上に搭載されるミドルダイ２２と感光性樹脂２４との間隔を、ミドルダイ２２の接合に支障が無い範囲で狭くすることが可能となる。
　次に、図１０（ｅ）に示すように、別途チップ状態に加工されており且つデバイス層２８が一面上に形成されている複数のミドルダイ２２をそれぞれデバイス層２８を挟んで、シリコンウェハ２１Ａの研磨後の前記他面における感光性樹脂２４に囲まれたミドルダイ搭載領域に貼り合わせる。ここで、各ミドルダイ２２は、その基板部分を貫通するＴＳＶ２７を有している。また、デバイス層２８の最表面には、ＴＳＶ２７と電気的に接続された電極パッドを含む最上層配線（図示省略）が形成されており、当該電極パッドとシリコンウェハ２１ＡのＴＳＶ２５とが電気的に接続されるようにミドルダイ２２とシリコンウェハ２１Ａとを貼り合わせる。尚、ミドルダイ２２は、そのデバイス層形成面の反対面にＴＳＶ２７が露出するように予め研磨されており、そのチップ厚は例えば２０μｍ程度である。図１１（ｄ）は、シリコンウェハ２１Ａの研磨後の前記他面上における感光性樹脂２４に囲まれたミドルダイ搭載領域にミドルダイ２２の１つが貼り合わされた様子を示している。
　次に、図１０（ｆ）に示すように、別途チップ状態に加工されており且つデバイス層２９が一面上に形成されている複数のトップダイ２３をそれぞれデバイス層２９を挟んで、複数のミドルダイ２２のデバイス層形成面の反対面に貼り合わせる。ここで、デバイス層２９の最表面には、電極パッドを含む最上層配線（図示省略）が形成されており、当該電極パッドとミドルダイ２２のＴＳＶ２７とが電気的に接続されるようにトップダイ２３とミドルダイ２２とを貼り合わせる。尚、トップダイ２３のチップ厚は例えば１００μｍ程度である。また、トップダイ２３のサイズ（面積）はミドルダイ２２よりも大きく、トップダイ２３におけるミドルダイ２２から突き出している部分が感光性樹脂２４を覆うようにトップダイ２３が設けられている。また、図示は省略しているが、ミドルダイ２２の周囲に形成され且つミドルダイ２２のチップ厚よりも若干薄い厚さを持つ感光性樹脂２４と、その上側に位置する部分のトップダイ２３との間には、ミドルダイ２２の厚さと感光性樹脂２４の厚さとの差に起因する空隙が発生する。
　次に、図１０（ｇ）に示すように、トップダイ２３及び感光性樹脂２４を覆うように、シリコンウェハ２１Ａの研磨後の前記他面上に、例えばポリイミド等の樹脂１３を塗布して硬化処理を行う。ここで、硬化後の樹脂１３の厚さは例えば５０μｍ程度である。尚、感光性樹脂２４とその上側に位置する部分のトップダイ２３との間に存在する前述の空隙には、樹脂１３の塗布時に樹脂１３が入り込む結果、感光性樹脂２４が樹脂１３を介してトップダイ２３と接するようになるので、トップダイ２３とボトムダイ２１（図１１（ａ）参照）との間の接合強度を補強することができる。
　次に、図１１（ａ）に示すように、硬化した樹脂１３、硬化した感光性樹脂２４、シリコンウェハ２１Ａ及びキャリア５０をまとめてダイシングすることにより、シリコンウェハ２１Ａが分割されてなり且つミドルダイ２２及びトップダイ２３よりも大きいボトムダイ２１と、ボトムダイ２１上に貼り合わされたミドルダイ２２と、ミドルダイ２２上に貼り合わされたトップダイ２３と、ボトムダイ２１とトップダイ２３とに挟まれたミドルダイ２２の周囲に形成された感光性樹脂２４とを有する複数の３層チップ構造（そのうちの１つの３層チップ構造を図１１（ａ）に示す）を形成する。
　次に、図１１（ｂ）に示すように、各３層チップ構造のボトムダイ２１に貼付されているキャリア５０を除去することによって、ボトムダイ２１とミドルダイ２２とトップダイ２３とからなる積層チップを完成させる。
　以上に説明した製造工程を経ることにより、サイズの大きい２つの隣接チップ（ボトムダイ２１及びトップダイ２３）に挟まれた、サイズの小さいチップ（ミドルダイ２２）の周囲におけるチップが存在しない領域に感光性樹脂２４を設けることができる。このため、ボトムダイ２１及びトップダイ２３のそれぞれのミドルダイ２２からの突き出し部分にかかる応力を感光性樹脂２４に受け止めさせることができるので、ボトムダイ２１及びトップダイ２３に局所的応力がかかる事態、例えば、ボトムダイ２１におけるミドルダイ２２の端部と接する部分、及びトップダイ２３におけるミドルダイ２２の端部と接する部分に局所的応力がかかる事態を回避できる。従って、欠けやクラック等の発生のない信頼性の高い半導体装置を実現することができる。
　また、本変形例によると、シリコンウェハ２１Ａ上にミドルダイ２２を搭載する際に、ミドルダイ２２の反転パターンとなるように塗布された感光性樹脂２４をテンプレートとして使用することが可能となる。ここで、感光性樹脂２４をパターニングするためのリソグラフィーのアライメント精度は０．１μｍ程度以下であるため、本変形例ではミドルダイ２２とシリコンウェハ２１Ａつまりボトムダイ２１との位置合わせを高精度で行うことができる。
　また、本変形例によると、感光性樹脂２４をミドルダイ２２の反転パターンとなるように塗布するため、樹脂の平坦性をさらに向上させることができるので、さらに信頼性の高い半導体装置を実現することができる。この手法は、特に、３層以上のチップを積層する場合において効果的である。
　また、本変形例によると、感光性樹脂２４をスクライブしてチップ分割、つまり、スクライブラインの開口を行うため、ダイシングダメージを低減することができる。特に、例えばＣｕを充填したＴＳＶをエッチングしてスクライブラインの開口を行うＣｕバンドエッチングと組み合わせた場合には、さらなる低ダメージ化を図ることができる。
　尚、本変形例では、シリコンウェハ２１Ａの前記他面（デバイス層形成面の反対面）とミドルダイ２２のデバイス層形成面とを貼り合わせると共にミドルダイ２２のデバイス層形成面の反対面とトップダイ２３のデバイス層形成面とを貼り合わせる場合について例示した。しかし、これに限られず、シリコンウェハ２１Ａのデバイス層形成面とミドルダイ２２のデバイス層形成面の反対面とを貼り合わせてもよいし、又は、シリコンウェハ２１Ａとミドルダイ２２とを各デバイス層形成面において若しくは各デバイス層形成面の反対面において貼り合わせてもよい。また、ミドルダイ２２のデバイス層形成面とトップダイ２３のデバイス層形成面の反対面とを貼り合わせてもよいし、又は、ミドルダイ２２とトップダイ２３とを各デバイス層形成面において若しくは各デバイス層形成面の反対面において貼り合わせてもよい。
　また、本変形例では、３層積層チップの場合を例示したが、これに代えて、４層以上の積層チップの場合にも、本実施形態と同様の効果を得ることができる。
　また、本変形例では、感光性樹脂２４として、ポリイミドを用いたが、これに限られず、感光性樹脂２４として、例えば、ポリイミド、アクリレートモノマー、エポキシアクリレート、ウレタンアクリレート、ポリエステルアクリレート、脂環式エポキシ、ビニルエーテル及びハイブリッドモノマー等から選ばれた１つ又は複数の感光性材料を用いてもよい。
　また、本変形例では、ボトムダイ２１の基板として、シリコンウェハ２１Ａを用いたが、これに代えて、他の材料からなる基板を用いてもよい。
　また、本変形例では、樹脂１３として、ポリイミドを用いたが、これに限られず、樹脂１３として、例えば、ポリイミド、アクリレートモノマー、エポキシアクリレート、ウレタンアクリレート、ポリエステルアクリレート、脂環式エポキシ、ビニルエーテル及びハイブリッドモノマー等から選ばれた１つ又は複数の材料を用いてもよい。ここで、樹脂１３は、ミドルダイ２２と感光性樹脂２４との間に充填されていてもよいし、充填されていなくてもよい。
　以上に説明したように、本発明に係る半導体装置及びその製造方法は、サイズの異なる複数のチップを積層した積層チップにおいて、ＬＳＩチップの欠けやクラック等の発生を防止することができるものであり、特に、チップ形状の異なる複数のチップが積層された構造を有する半導体装置及びその製造方法に有用である。
　　１０　　半導体装置
　　１１　　ボトムダイ
　　１１Ａ　シリコンウェハ
　　１２　　トップダイ
　　１３　　樹脂
　　１４　　貫通電極（ＴＳＶ）
　　１５　　デバイス層
　　１６　　デバイス層
　　２０　　半導体装置
　　２１　　ボトムダイ
　　２１Ａ　シリコンウェハ
　　２２　　ミドルダイ
　　２３　　トップダイ
　　２４　　樹脂（感光性樹脂）
　　２５　　貫通電極（ＴＳＶ）
　　２６　　デバイス層
　　２７　　貫通電極（ＴＳＶ）
　　２８　　デバイス層
　　２９　　デバイス層
　　３１　　プリント基板
　　３２　　はんだバンプ
　　５０　　キャリア
　　５１　　感光性樹脂

Claims (26)

  1. 　基板と第１チップとを貼り合わせる工程（ａ）と、
    　前記基板上における前記第１チップの周囲に樹脂を塗布して当該樹脂を硬化させる工程（ｂ）と、
    　前記樹脂及び前記基板をダイシングすることによって、前記基板が分割されてなり且つ前記第１チップよりも大きい第２チップと、前記第２チップ上に貼り合わされた前記第１チップと、前記第１チップの外側に位置する部分の前記第２チップにおける前記第１チップ側の表面上に形成された前記樹脂とを有する積層チップ構造を形成する工程（ｃ）とを備えていることを特徴とする半導体装置の製造方法。
  2. 　請求項１に記載の半導体装置の製造方法において、
    　前記工程（ｂ）は、前記基板上における前記第１チップの周囲に、前記第１チップから離間するように、感光性を有する第１樹脂を塗布して当該第１樹脂を硬化させる工程（ｂ１）と、前記第１チップと前記第１樹脂との隙間を埋め込むように第２樹脂を塗布して当該第２樹脂を硬化させる工程（ｂ２）とを含み、
    　前記工程（ｃ）において、前記第１樹脂及び前記第２樹脂の少なくとも一方並びに前記基板をダイシングすることによって、前記基板が分割されてなり且つ前記第１チップよりも大きい前記第２チップと、前記第２チップ上に貼り合わされた前記第１チップと、前記第１チップの外側に位置する部分の前記第２チップにおける前記第１チップ側の表面上に形成された前記第１樹脂及び前記第２樹脂とを有する前記積層チップ構造を形成することを特徴とする半導体装置の製造方法。
  3. 　請求項２に記載の半導体装置の製造方法において、
    　前記第１樹脂は前記第１チップの反転パターンとなるように塗布されることを特徴とする半導体装置の製造方法。
  4. 　請求項２に記載の半導体装置の製造方法において、
    　前記第１樹脂の塗布及び硬化を行ってから、前記基板と前記第１チップとを貼り合わせることを特徴とする半導体装置の製造方法。
  5. 　請求項２に記載の半導体装置の製造方法において、
    　硬化後の前記第１樹脂の厚さは、前記第１チップの厚さと同程度であることを特徴とする半導体装置の製造方法。
  6. 　請求項１に記載の半導体装置の製造方法において、
    　前記基板に第１貫通電極が形成されており、
    　前記第１チップにおける前記基板側の表面上に、電極パッドを表面に有するデバイス層が形成されており、
    　前記基板の前記第１貫通電極と前記電極パッドとが電気的に接続されるように前記基板と前記第１チップとが貼り合わされることを特徴とする半導体装置の製造方法。
  7. 　請求項１に記載の半導体装置の製造方法において、
    　前記樹脂は前記第１チップを覆うように塗布されることを特徴とする半導体装置の製造方法。
  8. 　請求項１に記載の半導体装置の製造方法において、
    　前記基板に第１貫通電極が形成されており、
    　前記第１チップに第２貫通電極が形成されており、
    　前記樹脂は感光性を有しており、
    　前記工程（ａ）において、前記基板と前記第１チップとを、前記第１貫通電極と前記第２貫通電極とが電気的に接続されるように貼り合わせ、
    　前記工程（ｂ）と前記工程（ｃ）との間に、前記基板と貼り合わされた前記第１チップと、前記第１チップよりも大きい第３チップとを貼り合わせる工程（ｄ）をさらに備え、
    　前記工程（ｃ）において、前記樹脂及び前記基板をダイシングすることによって、前記基板が分割されてなり且つ前記第１チップ及び前記第３チップよりも大きい前記第２チップと、前記第２チップ上に貼り合わされた前記第１チップと、前記第１チップ上に貼り合わされた前記第３チップと、前記第１チップの外側に位置する部分の前記第２チップにおける前記第１チップ側の表面上に形成された前記樹脂とを有する前記積層チップ構造を形成することを特徴とする半導体装置の製造方法。
  9. 　請求項８に記載の半導体装置の製造方法において、
    　前記樹脂は前記第１チップの反転パターンとなるように塗布されることを特徴とする半導体装置の製造方法。
  10. 　請求項８に記載の半導体装置の製造方法において、
    　前記樹脂の塗布及び硬化を行ってから、前記基板と前記第１チップとを貼り合わせることを特徴とする半導体装置の製造方法。
  11. 　請求項８に記載の半導体装置の製造方法において、
    　硬化後の前記樹脂の厚さは、前記第１チップの厚さよりも薄いことを特徴とする半導体装置の製造方法。
  12. 　請求項８に記載の半導体装置の製造方法において、
    　前記第１チップにおける前記基板側の表面上に、前記第２貫通電極と電気的に接続された電極パッドを表面に有するデバイス層が形成されており、
    　前記基板の前記第１貫通電極と前記電極パッドとが電気的に接続されるように前記基板と前記第１チップとが貼り合わされることを特徴とする半導体装置の製造方法。
  13. 　請求項８に記載の半導体装置の製造方法において、
    　前記第３チップにおける前記第１チップ側の表面上に、電極パッドを表面に有するデバイス層が形成されており、
    　前記第１チップの前記第２貫通電極と前記電極パッドとが電気的に接続されるように前記第１チップと前記第３チップとが貼り合わされることを特徴とする半導体装置の製造方法。
  14. 　請求項８に記載の半導体装置の製造方法において、
    　前記樹脂は、前記第１チップの外側に位置する部分の前記第３チップにおける前記第１チップ側の表面と接するように設けられていることを特徴とする半導体装置の製造方法。
  15. 　請求項８に記載の半導体装置の製造方法において、
    　前記樹脂は、前記第１チップの側端面から離間して設けられていることを特徴とする半導体装置の製造方法。
  16. 　請求項１～１５のうちのいずれか１項に記載の半導体装置の製造方法において、
    　前記樹脂は、ポリイミド、アクリレートモノマー、エポキシアクリレート、ウレタンアクリレート、ポリエステルアクリレート、脂環式エポキシ、ビニルエーテル及びハイブリッドモノマーから選ばれた材料からなることを特徴とする半導体装置の製造方法。
  17. 　複数のチップを積層した３次元積層チップ構造を有する半導体装置であって、
    　前記３次元積層チップ構造は、第１チップと、前記第１チップの上側又は下側において前記第１チップと隣接し且つ前記第１チップよりも大きい第２チップとを含み、
    　前記第１チップの外側に位置する部分の前記第２チップにおける前記第１チップ側の表面上に樹脂が設けられていることを特徴とする半導体装置。
  18. 　請求項１７に記載の半導体装置において、
    　前記樹脂は前記第２チップの端部上にも形成されていることを特徴とする半導体装置。
  19. 　請求項１７に記載の半導体装置において、
    　前記樹脂の側端面と前記第２チップの側端面とは実質的に面一であることを特徴とする半導体装置。
  20. 　請求項１７に記載の半導体装置において、
    　前記３次元積層チップ構造は、前記第１チップと前記第２チップとからなる２層チップ構造であることを特徴とする半導体装置。
  21. 　請求項２０に記載の半導体装置において、
    　前記樹脂は、前記第１チップの外側に位置する部分の前記第２チップにおける前記第１チップ側の前記表面と前記第１チップの側端面とによって構成されるコーナー部を覆うように設けられていることを特徴とする半導体装置。
  22. 　請求項２０に記載の半導体装置において、
    　前記樹脂は、前記第１チップにおける前記第２チップの反対側の表面を覆うように設けられていることを特徴とする半導体装置。
  23. 　請求項１７に記載の半導体装置において、
    　前記３次元積層チップ構造は、前記第１チップにおける前記第２チップの反対側の表面において前記第１チップと隣接し且つ前記第１チップよりも大きい第３チップをさらに含むことを特徴とする半導体装置。
  24. 　請求項２３に記載の半導体装置において、
    　前記樹脂は、前記第１チップの外側に位置する部分の前記第３チップにおける前記第１チップ側の表面と接するように設けられていることを特徴とする半導体装置。
  25. 　請求項２３に記載の半導体装置において、
    　前記樹脂は、前記第１チップの側端面から離間して設けられていることを特徴とする半導体装置。
  26. 　請求項１７～２５のうちのいずれか１項に記載の半導体装置において、
    　前記樹脂は、ポリイミド、アクリレートモノマー、エポキシアクリレート、ウレタンアクリレート、ポリエステルアクリレート、脂環式エポキシ、ビニルエーテル及びハイブリッドモノマーから選ばれた材料からなることを特徴とする半導体装置。
PCT/JP2010/004824 2010-01-14 2010-07-29 半導体装置及びその製造方法 WO2011086611A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US13/493,547 US20120280406A1 (en) 2010-01-14 2012-06-11 Semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010006050A JP5581064B2 (ja) 2010-01-14 2010-01-14 半導体装置
JP2010-006050 2010-01-14

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/493,547 Continuation US20120280406A1 (en) 2010-01-14 2012-06-11 Semiconductor device

Publications (1)

Publication Number Publication Date
WO2011086611A1 true WO2011086611A1 (ja) 2011-07-21

Family

ID=44303918

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/004824 WO2011086611A1 (ja) 2010-01-14 2010-07-29 半導体装置及びその製造方法

Country Status (3)

Country Link
US (1) US20120280406A1 (ja)
JP (1) JP5581064B2 (ja)
WO (1) WO2011086611A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013118426A1 (ja) * 2012-02-09 2013-08-15 パナソニック株式会社 半導体装置及びその製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2012077280A1 (ja) * 2010-12-09 2014-05-19 パナソニック株式会社 三次元集積回路の設計支援装置及び設計支援方法
JP6116437B2 (ja) * 2013-08-13 2017-04-19 オリンパス株式会社 固体撮像装置およびその製造方法、ならびに撮像装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004031420A (ja) * 2002-06-21 2004-01-29 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2006319243A (ja) * 2005-05-16 2006-11-24 Elpida Memory Inc メモリモジュールおよびその製造方法
JP2009038266A (ja) * 2007-08-03 2009-02-19 Spansion Llc 半導体装置及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3597754B2 (ja) * 2000-04-24 2004-12-08 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
JP2002176137A (ja) * 2000-09-28 2002-06-21 Toshiba Corp 積層型半導体デバイス
JP2003060153A (ja) * 2001-07-27 2003-02-28 Nokia Corp 半導体パッケージ
JP4507101B2 (ja) * 2005-06-30 2010-07-21 エルピーダメモリ株式会社 半導体記憶装置及びその製造方法
JP2008091639A (ja) * 2006-10-02 2008-04-17 Nec Electronics Corp 電子装置およびその製造方法
US7550857B1 (en) * 2006-11-16 2009-06-23 Amkor Technology, Inc. Stacked redistribution layer (RDL) die assembly package
KR100914977B1 (ko) * 2007-06-18 2009-09-02 주식회사 하이닉스반도체 스택 패키지의 제조 방법
JP4405537B2 (ja) * 2007-08-30 2010-01-27 富士通株式会社 キャパシタ内蔵インタポーザ、それを備えた半導体装置及びキャパシタ内蔵インタポーザの製造方法
JP5543125B2 (ja) * 2009-04-08 2014-07-09 ピーエスフォー ルクスコ エスエイアールエル 半導体装置および半導体装置の製造方法
US8169058B2 (en) * 2009-08-21 2012-05-01 Stats Chippac, Ltd. Semiconductor device and method of stacking die on leadframe electrically connected by conductive pillars

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004031420A (ja) * 2002-06-21 2004-01-29 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2006319243A (ja) * 2005-05-16 2006-11-24 Elpida Memory Inc メモリモジュールおよびその製造方法
JP2009038266A (ja) * 2007-08-03 2009-02-19 Spansion Llc 半導体装置及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013118426A1 (ja) * 2012-02-09 2013-08-15 パナソニック株式会社 半導体装置及びその製造方法
JPWO2013118426A1 (ja) * 2012-02-09 2015-05-11 パナソニック株式会社 半導体装置及びその製造方法
US9917066B2 (en) 2012-02-09 2018-03-13 Panasonic Corporation Semiconductor device having stacked chips, a re-distribution layer, and penetration electrodes

Also Published As

Publication number Publication date
JP2011146527A (ja) 2011-07-28
JP5581064B2 (ja) 2014-08-27
US20120280406A1 (en) 2012-11-08

Similar Documents

Publication Publication Date Title
US20240021544A1 (en) Seal ring for hybrid-bond
KR100636259B1 (ko) 반도체 장치 및 그 제조 방법
TWI616980B (zh) 堆疊封裝構件及其製作方法
KR100497111B1 (ko) 웨이퍼 레벨 칩 스케일 패키지, 그를 적층한 적층 패키지및 그 제조 방법
KR100621438B1 (ko) 감광성 폴리머를 이용한 적층 칩 패키지 및 그의 제조 방법
JP4937842B2 (ja) 半導体装置およびその製造方法
TWI575664B (zh) 封裝結構及其形成方法
TW201717343A (zh) 封裝上封裝構件及其製作方法
JP4379102B2 (ja) 半導体装置の製造方法
JP2007273782A (ja) 半導体装置の製造方法
JP2009071095A (ja) 半導体装置の製造方法
US20120153457A1 (en) Semiconductor package manufacturing method and semiconductor package
JP4601686B2 (ja) 半導体装置および半導体装置の製造方法
US20210375755A1 (en) Semiconductor package with improved interposer structure
KR101890711B1 (ko) 범프 버퍼 스프링패드부를 포함하는 전자 소자의 패키지 및 제조 방법
JP5581064B2 (ja) 半導体装置
US20220108953A1 (en) Package structure and manufacturing method thereof
US20230260899A1 (en) Semiconductor package and manufacturing method thereof
JP2008135553A (ja) 基板積層方法及び基板が積層された半導体装置
TWI420610B (zh) 半導體裝置及其製造方法
CN111490025B (zh) 电子封装件及其封装基板与制法
JP2007165402A (ja) 半導体装置
KR100596797B1 (ko) 웨이퍼 레벨 패키지의 제조방법
JP5055895B2 (ja) 印刷用マスク、印刷用マスクの使用方法及び半導体装置の製造方法
JP4133782B2 (ja) 電子部品実装構造及びその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10842972

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 10842972

Country of ref document: EP

Kind code of ref document: A1