JP2005322767A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2005322767A
JP2005322767A JP2004139502A JP2004139502A JP2005322767A JP 2005322767 A JP2005322767 A JP 2005322767A JP 2004139502 A JP2004139502 A JP 2004139502A JP 2004139502 A JP2004139502 A JP 2004139502A JP 2005322767 A JP2005322767 A JP 2005322767A
Authority
JP
Japan
Prior art keywords
chip
spacer
lower chip
wiring board
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004139502A
Other languages
English (en)
Inventor
Atsuhito Mizutani
篤人 水谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2004139502A priority Critical patent/JP2005322767A/ja
Publication of JP2005322767A publication Critical patent/JP2005322767A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding

Landscapes

  • Wire Bonding (AREA)

Abstract

【課題】 下側チップのサイズより大きいサイズの上側チップを重ねても、上側チップの接合性が十分であり、下側チップと配線基板上の端子を結ぶ金属細線が変形することがなく、成型時にボイドが発生しないようにする。
【解決手段】 配線基板1と、配線基板上に実装された下側チップ3と、下側チップ上に取り付けられたスペーサ5aと、スペーサ上に実装された、下側チップより寸法が大きい上側チップ6とを備え、スペーサは、下側チップの周囲に延出して上側チップの周縁部に配置される部分を有する。スペーサが一つであり、上側チップのスペーサへの実装において、上側チップの中央部および周縁部にも接合する領域を確保することができる。このことにより、上側チップのボンディングパッドと配線基板上の端子を金属細線で接続する際に、上側チップの撓みがなく超音波の伝達をより安定させることができる。
【選択図】 図1

Description

この発明は、配線基板上を用いてチップを積層するマルチチップスタックパッケージ構造に関するものであり、特に積層する2つのチップの上側チップが下側チップより大きい組み合わせの場合に適切な半導体装置およびその製造方法に関するものである。
近年、電子機器の小型化、高機能化及び多機能化への要求がますます強まっている。半導体パッケージにおいて、このような要求に対応できる技術のひとつとして複数のチップを同一パッケージにするマルチチップパッケージング技術がある。それぞれのチップを個別にパッケージするものと比較して、複数のチップを積層して1つのパッケージにすることで実装面積や重さを小さくすることが可能となる。
2つのチップを積層する場合において、ワイヤボンドの接合領域を確保するためには、下側チップのサイズより上側チップのサイズを小さくする、あるいは下側チップより小さいサイズのスペーサを下側チップと上側チップの間に挿入することにより下側チップのボンディングパッドが上側チップによって遮蔽されないようにする必要がある。そのため、下側チップサイズより上側チップサイズが大きくなると、上側チップにワイヤボンドを行う際に、チップが撓み超音波の伝達が不十分となりワイヤボンドはずれが発生する。
そこで従来は、例えば特許文献1によれば、配線基板上に接合された下側チップから離隔した位置に上側チップを保持するスペーサを下側チップの側面に沿って複数個配置する。または対向する側辺に各1つずつ、合計2つが配置されることによって、上側チップのサイズを下側チップのサイズより大きいものとすることができるなどの方法があった。
特開2002−222889公報
しかしながら、従来の技術では下記のような課題がある。
複数個のスペーサを配置するため上側チップとスペーサ上面の平行度が出にくく、スペーサと上側チップとの接合性が不十分になる危険性があり、上側チップをワイヤボンドする際に、上側チップの撓みを減少させ超音波の伝達を安定させるためには、配線基板上に上側チップを保持するスペーサの面積を十分確保する必要がある。
また、下側チップのボンディングパッドと接続される配線基板上の端子がスペーサの配置位置よりも外側に存在する場合、超音波の伝達を安定できるようスペーサの面積を確保するためには、スペーサと配線基板の間に、下側チップと配線基板上の端子を結ぶ金属細線を挟んでスペーサと配線基板を接合させる必要があるため、スペーサを配線基板に接合する際に、その金属細線を変形させ、ショートを発生させるなどの危険性が生じる。
さらに、スペーサを対向する側辺に各1つずつ、合計2つ配置する場合、パッケージのコーナ部から封止樹脂を注入してパッケージを成型する際に樹脂の流れをスペーサが妨害して、樹脂の流れが均等にならず、ボイドを発生させるなどの危険性があるという課題がある。
したがって、この発明の目的は、下側チップのサイズより大きいサイズの上側チップを重ねても、上側チップの接合性が十分であり、下側チップと配線基板上の端子を結ぶ金属細線が変形することがなく、成型時にボイドが発生しない半導体装置およびその製造方法を提供することである。
上記課題を解決するためにこの発明の請求項1記載の半導体装置は、配線基板と、前記配線基板上に実装された下側チップと、前記下側チップ上に取り付けられたスペーサと、前記スペーサ上に実装された、前記下側チップより寸法が大きい上側チップとを備え、前記スペーサは、前記下側チップの周囲に延出して前記上側チップの周縁部に配置される部分を有する。
請求項2記載の半導体装置は、請求項1記載の半導体装置において、前記スペーサが、前記下側チップおよび前記上側チップと接合される中央部と、前記中央部の外周に配置されて前記上側チップと接合される外周部とを有し、前記中央部と前記外周部は外形が四角形であり、かつ4コーナで連結した形状である。
請求項3記載の半導体装置は、請求項2記載の半導体装置において、前記スペーサの外周部の4コーナに、配線基板と接合される支持部を有する。
請求項4記載の半導体装置は、請求項1記載の半導体装置において、前記スペーサが、前記下側チップおよび前記上側チップと接合される外形が四角形の中央部を有し、前記中央部の4コーナを外方向へ延出した形状である。
請求項5記載の半導体装置は、請求項4記載の半導体装置において、前記スペーサの中央部のコーナを外方向へ延出した端部に、配線基板と接合される支持部を有する。
請求項6記載の半導体装置は、請求項1記載の半導体装置において、前記スペーサが、前記下側チップと接合される四角柱部と、前記上側チップと接合される前記四角柱部より大きい平板部とを一体に形成した凸型形状である。
請求項7記載の半導体装置の製造方法は、配線基板上に下側チップを実装する工程と、前記配線基板が有する端子と前記下側チップが有するボンディングパッドを金属細線により接続する工程と、前記下側チップ上に下側チップの周囲に延出した部分を有するスペーサを取り付ける工程と、前記スペーサ上に前記下側チップより寸法の大きい上側チップを実装する工程と、前記配線基板が有する端子と前記上側チップが有するボンディングパッドを金属細線により接続する工程と、前記配線基板上の前記下側チップ、スペーサ、上側チップおよび金属細線を樹脂により封止する工程とを含む。
この発明の請求項1記載の半導体装置によれば、下側チップ上に取り付けられたスペーサと、スペーサ上に実装された、下側チップより寸法が大きい上側チップとを備え、スペーサは、下側チップの周囲に延出して上側チップの周縁部に配置される部分を有するので、スペーサが一つであり、上側チップのスペーサへの実装において、上側チップの中央部および周縁部にも接合する領域を確保することができる。このことにより、上側チップのボンディングパッドと配線基板上の端子を金属細線で接続する際に、上側チップの撓みがなく超音波の伝達をより安定させることができる。
また、配線基板上の端子上には空間が存在するため、下側チップのボンディングパッドと接続される配線基板上の端子がスペーサの配置位置よりも外側に存在する場合でも金属細線を変形させる危険性がない。さらに、パッケージのコーナ部から封止樹脂を注入してパッケージを成型する際に、樹脂の流れをスペーサが妨害することがないため、ボイドを発生させるなどの危険性がなくなり、安定した成形性を得ることができる。
請求項2では、スペーサが、下側チップおよび上側チップと接合される中央部と、中央部の外周に配置されて上側チップと接合される外周部とを有し、中央部と外周部は外形が四角形であり、かつ4コーナで連結した形状であるので、安定した上側チップの保持が可能となる。また、スペーサの中に4つの空間ができる。このため、スペーサを下側チップに接合する際に、下側チップのボンディングパッドと配線基板上の端子とを結ぶ金属細線が変形されることはない。
請求項3では、請求項2記載の半導体装置において、スペーサの外周部の4コーナに、配線基板と接合される支持部を有することが望ましい。上側チップにボンディングを行う際に、上側チップおよびスペーサの撓みを低減させることができ、超音波の伝達を損なうことなく安定したボンディングが可能となる。
請求項4では、スペーサが、下側チップおよび上側チップと接合される外形が四角形の中央部を有し、中央部の4コーナを外方向へ延出した形状であるので、安定した上側チップの保持が可能となる。また、上側チップ下に空間ができるため、スペーサを下側チップに接合する際に、下側チップのボンディングパッドと配線基板上の端子とを結ぶ金属細線が変形されることはない。
請求項5では、請求項4記載の半導体装置において、スペーサの中央部のコーナを外方向へ延出した端部に、配線基板と接合される支持部を有することが望ましい。上側チップにボンディングを行う際に、上側チップおよびスペーサの撓みを低減させることができ、超音波の伝達を損なうことなく安定したボンディングが可能となる。
請求項6では、スペーサが、下側チップと接合される四角柱部と、上側チップと接合される四角柱部より大きい平板部とを一体に形成した凸型形状であるので、安定した上側チップの保持が可能となる。また、四角柱部の厚みにより平板部下に空間ができるため、スペーサを下側チップに接合する際に、下側チップのボンディングパッドと配線基板上の端子とを結ぶ金属細線が変形されることはない。
この発明の請求項7記載の半導体装置の製造方法によれば、配線基板が有する端子と下側チップが有するボンディングパッドを金属細線により接続する工程と、下側チップ上に下側チップの周囲に延出した部分を有するスペーサを取り付ける工程と、スペーサ上に下側チップより寸法の大きい上側チップを実装する工程と、配線基板が有する端子と上側チップが有するボンディングパッドを金属細線により接続する工程とを含むので、上側チップのボンディングパッドと配線基板上の端子を金属細線で接続する際に、上側チップの撓みがなく超音波の伝達をより安定させることができる。また、配線基板上の端子上には空間が存在するため、下側チップのボンディングパッドと接続される配線基板上の端子がスペーサの配置位置よりも外側に存在する場合でも金属細線を変形させる危険性がない。さらに、パッケージのコーナ部から封止樹脂を注入してパッケージを成型する際に、樹脂の流れをスペーサが妨害することがないため、ボイドを発生させるなどの危険性がなくなり、安定した成形性を得ることができる。
この発明の第1の実施の形態を図1に基づいて説明する。図1は本発明の第1の実施形態を示しており、図1(a)は本発明の第1の実施形態の半導体装置の断面図、図1(b)は本発明の第1の実施形態におけるスペーサの平面図、図1(c)は本発明の第1の実施形態におけるスペーサの斜面図を示す。
図1において、1は配線基板、2は接着剤、3は下側チップ、4は金属細線、5aはスペーサ、6は上側チップ、7は樹脂、8は半田ボールを示す。
図1に示すように、配線基板1と、配線基板1上に実装された下側チップ3と、下側チップ3上に取り付けられたスペーサ5aと、スペーサ5a上に実装された、下側チップ3より寸法が大きい上側チップ6とを備え、スペーサ5aは、下側チップ3の周囲に延出して上側チップ6の周縁部に配置される部分を有する。
この場合、配線基板1上に絶縁性の接着剤2により下側チップ3が実装されており、下側チップ3のボンディングパッドと配線基板1上の端子と金属細線4により接続されている。そして、この下側チップ3上のボンディングパッドが存在しない領域にスペーサ5aが接着剤2により接合されている。さらにスペーサ5aの上に接着剤2により上側チップ6が実装されており、上側チップ6のボンディングパッドと配線基板1上の端子が金属細線4により接続されている。配線基板1上には下側チップ3、スペーサ5a、上側チップ6及び金属細線4を封止する樹脂7により形成されており、配線基板1下に2次実装用の半田ボール8が形成されている。
また、スペーサ5aの中央部10は下側チップ3との接合をするために設けられており、同時に上側チップ6と接合するためのものである。また中央部10の外周に配置された外周部11には上側チップ6を接合する領域を有している。中央部10は四角柱、外周部11は中抜きの四角柱でともに外形が四角形であり、スペーサ5aの中央部の4コーナとスペーサ5aの外周部の4コーナが連結されている。この連結部12は下側チップ3のボンディングパッドが存在しない領域に存在する。この構成によりスペーサ5aの中に4つの空間ができる。この空間を設けることにより、スペーサ5aを下側チップ3に接合する際に、下側チップ3のボンディングパッドと配線基板1上の端子とを結ぶ金属細線4が変形されることはない。また、上側チップ6の保持は、スペーサ5aを介して下側チップ3上でなされ、配線基板1上の端子上には空間が存在するため、下側チップ3のボンディングパッドと接続される配線基板1上の端子がスペーサ5aの外周よりも外側に存在する場合でも金属細線4を変形させる危険性がない。これら構成により、上側チップ6が下側チップ3より大きい場合かつ上側チップ6のサイズがスペーサ5aの外周サイズと同程度の場合において、スペーサ5aが上側チップ6を保持するため、上側チップ6にボンディングを行う際に、超音波の伝達を損なうことなく安定したボンディングが可能となる。また、パッケージのコーナ部から封止樹脂を注入してパッケージを成型する際には、下側チップ3の上にスペーサ5aを取り付けるため、スペーサ5aが封止樹脂の流れを妨害することがないので、ボイドを発生させるなどの危険性がなく、安定した成形性を得ることができる。
なお、このスペーサ5aを用いることで、上側チップ6のサイズは下側チップ3のサイズと同程度からスペーサ5aの外周サイズと同程度まで許容することができる。
次に第1の実施形態における半導体装置の製造工程について説明する。先ず、配線基板1上に絶縁性の接着剤2を用いて下側チップ3を実装する。この下側チップ3のボンディングパッドと配線基板1上の端子を金属細線4で結ぶ。次に下側チップ3上のボンディングパッドが存在しない領域に接着剤2でスペーサ5aを取り付ける。そのスペーサ5aの上に上側チップ6を実装し、上側チップ6のボンディングパッドと配線基板1上の端子を金属細線4で結ぶ。さらに、配線基板上の下側チップ3、スペーサ5a、上側チップ6及び金属細線4を樹脂7により封止する。その後、半田ボール8を配線基板1の裏面に搭載する。
この発明の第2の実施の形態を図2に基づいて説明する。図2は本発明の第2の実施形態を示しており、図2(a)は本発明の第2の実施形態の半導体装置の断面図、図2(b)は本発明の第2の実施形態におけるスペーサの斜面図を示す。
図2において5bはスペーサである。なお、第1の実施形態と同一部材には同一符号を付して説明を省略する。
図2に示すように、第1の実施形態で示したスペーサ5aの下部4コーナに配線基板と接合される円柱形状部(支持部)13を有するスペーサ5bを用いた例である。
スペーサ5bはスペーサ5aの下部4コーナに円柱形状部13を有するものであり、上側チップ6のサイズがスペーサ5bの外周サイズより2mm程度まで大きくなった場合においても、スペーサ5aの円柱形状部底面が配線基板1上に接着剤2で取り付けられるため、上側チップ6にボンディングを行う際に、上側チップ6及びスペーサ5bの撓みを低減させることができ、超音波の伝達を損なうことなく安定したボンディングが可能となる。また、円柱形状部13がスペーサ5bの4コーナ部に設けられており、配線基板1上の端子上には空間が存在するため、下側チップ3のボンディングパッドと接続される配線基板1上の端子がスペーサ5bの外周よりも外側に存在する場合でも金属細線4を変形させる危険性がない。さらに、パッケージのコーナ部から封止樹脂を注入してパッケージを成型する際には、スペーサ5bの下部4コーナに存在する支柱が円柱形状であるため、封止樹脂の流れを妨害することなくボイドを発生させるなどの危険性がなく、安定した成形性を得ることができる。
次に、第2の実施形態における半導体装置の製造工程について説明する。先ず、配線基板1上に絶縁性の接着剤2を用いて下側チップ3を実装する。この下側チップ3のボンディングパッドと配線基板1上の端子を金属細線4で結ぶ。次に下側チップ3上のボンディングパッドが存在しない領域及び配線基板1上の端子の存在しない領域に接着剤2でスペーサ5bを取り付ける。そのスペーサ5bの上に上側チップ6を実装し、上側チップ6のボンディングパッドと配線基板1上の端子を金属細線4で結ぶ。さらに、配線基板1上の下側チップ3、スペーサ5b、上側チップ6及び金属細線4を樹脂7により封止する。その後、半田ボール8を配線基板1の裏面に搭載する。
この発明の第3の実施の形態を図3に基づいて説明する。図3は本発明の第3の実施形態を示しており、図3(a)は本発明の第3の実施形態におけるスペーサの平面図、図3(b)は本発明の第3の実施形態におけるスペーサの斜面図を示す。
図3において5cはスペーサである。なお、第1の実施形態と同一部材には同一符号を付して説明を省略する。
図3に示すように、第1の実施形態で示したスペーサ5aから中抜きの四角柱を省略した形状を有するスペーサ5cを用いた例である。すなわち、下側チップおよび上側チップと接合される外形が四角形の中央部14を有し、中央部14の4コーナを外方向へ延出した延出部15を有する形状である。
スペーサ5cを使用した場合、下側チップ3内部のみにスペーサが存在する場合と比較して、より安定した上側チップ6の保持が可能となる。また、上側チップ6のサイズが下側チップ3のサイズよりも2mm程度大きい場合でも、下側チップ3のボンディングパッドと配線基板1上の端子を結ぶ金属細線4とスペーサ5cが干渉することはないので、金属細線4を変形させることはない。第2の実施形態と同様に、スペーサ5cの下部に4つの円柱形状部13を有してもよい。また、第1及び第2の実施形態のスペーサ5a,5bと同様にパッケージのコーナ部から封止樹脂を注入してパッケージを成型する際には、下側チップ3の上にスペーサ5cを取り付けるため、スペーサ5cが封止樹脂の流れを妨害することがないので、ボイドを発生させるなどの危険性がなくなり、安定した成形性を得ることができる。
なお、第3の実施形態における半導体装置の製造工程については第1、第2の実施形態の製造工程と同様である。
この発明の第4の実施の形態を図4に基づいて説明する。図4は本発明の第4の実施形態を示しており、図4(a)は本発明の第4の実施形態の半導体装置の断面図、図4(b)は本発明の第4の実施形態におけるスペーサの斜面図を示す。
図4において5dはスペーサである。なお、第1の実施形態と同一部材には同一符号を付して説明を省略する。
図4に示すように、下側チップ3と接合される四角柱部16と、上側チップ6と接合される四角柱部16より大きい平板部17とが一体となった凸型形状を有するスペーサ5dを用いた例である。
スペーサ5dは、下側チップ3のボンディングパッドと配線基板1の端子を結ぶ金属細線4と上側チップ6と接合される平板部17とが干渉しないように下側チップ3と接続される四角柱部16が厚みをもっているもので、第1、第2、第3の実施形態同様に、スペーサ5dが下側チップ3のボンディングパッドと配線基板1の端子を結ぶ金属細線4を変形させることなく上側チップ6を保持できる形態を有するものである。また、封止における成形性に対しても同様の効果が得られる。
なお、第4の実施形態における半導体装置の製造工程については第1、第2、第3の実施形態の製造工程と同様である。
本発明にかかる半導体装置およびその製造方法は、マルチチップスタックパッケージ技術によりパッケージサイズや重さ及び実装面積を小さくできることから、特に小型軽量化が要求される携帯用電話機器などの情報通信機器に搭載する半導体装置として有用である。
(a)は本発明の第1の実施形態にかかる半導体装置を示す断面図、(b)は本発明の第1の実施形態にかかるスペーサを示す平面図、(c)は本発明の第1の実施形態にかかるスペーサを示す斜面図である。 (a)は本発明の第2の実施形態にかかる半導体装置を示す断面図、(b)は本発明の第2の実施形態にかかるスペーサを示す斜面図である。 (a)は本発明の第3の実施形態にかかるスペーサを示す平面図、(b)は本発明の第3の実施形態にかかるスペーサを示す斜面図である。 (a)は本発明の第4の実施形態にかかる半導体装置を示す断面図、(b)は本発明の第4の実施形態にかかるスペーサを示す斜面図である。
符号の説明
1 配線基板
2 接着剤
3 下側チップ
4 金属細線
5a,5b,5c,5d スペーサ
6 上側チップ
7 樹脂
8 半田ボール
10 中央部
11 外周部
12 連結部
13 円柱形状部
14 中央部
15 延出部
16 四角柱部
17 平板部

Claims (7)

  1. 配線基板と、前記配線基板上に実装された下側チップと、前記下側チップ上に取り付けられたスペーサと、前記スペーサ上に実装された、前記下側チップより寸法が大きい上側チップとを備え、前記スペーサは、前記下側チップの周囲に延出して前記上側チップの周縁部に配置される部分を有することを特徴とする半導体装置。
  2. 前記スペーサが、前記下側チップおよび前記上側チップと接合される中央部と、前記中央部の外周に配置されて前記上側チップと接合される外周部とを有し、前記中央部と前記外周部は外形が四角形であり、かつ4コーナで連結した形状である請求項1記載の半導体装置。
  3. 前記スペーサの外周部の4コーナに、配線基板と接合される支持部を有する請求項2記載の半導体装置。
  4. 前記スペーサが、前記下側チップおよび前記上側チップと接合される外形が四角形の中央部を有し、前記中央部の4コーナを外方向へ延出した形状である請求項1記載の半導体装置。
  5. 前記スペーサの中央部のコーナを外方向へ延出した端部に、配線基板と接合される支持部を有する請求項4記載の半導体装置。
  6. 前記スペーサが、前記下側チップと接合される四角柱部と、前記上側チップと接合される前記四角柱部より大きい平板部とを一体に形成した凸型形状である請求項1記載の半導体装置。
  7. 配線基板上に下側チップを実装する工程と、前記配線基板が有する端子と前記下側チップが有するボンディングパッドを金属細線により接続する工程と、前記下側チップ上に下側チップの周囲に延出した部分を有するスペーサを取り付ける工程と、前記スペーサ上に前記下側チップより寸法が大きい上側チップを実装する工程と、前記配線基板が有する端子と前記上側チップが有するボンディングパッドを金属細線により接続する工程と、前記配線基板上の前記下側チップ、スペーサ、上側チップおよび金属細線を樹脂により封止する工程とを含む半導体装置の製造方法。
JP2004139502A 2004-05-10 2004-05-10 半導体装置およびその製造方法 Pending JP2005322767A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004139502A JP2005322767A (ja) 2004-05-10 2004-05-10 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004139502A JP2005322767A (ja) 2004-05-10 2004-05-10 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2005322767A true JP2005322767A (ja) 2005-11-17

Family

ID=35469816

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004139502A Pending JP2005322767A (ja) 2004-05-10 2004-05-10 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP2005322767A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7777347B2 (en) 2006-06-05 2010-08-17 Renesas Technology Corp. Semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7777347B2 (en) 2006-06-05 2010-08-17 Renesas Technology Corp. Semiconductor device

Similar Documents

Publication Publication Date Title
US7723839B2 (en) Semiconductor device, stacked semiconductor device, and manufacturing method for semiconductor device
US7368811B2 (en) Multi-chip package and method for manufacturing the same
JP4674113B2 (ja) 半導体装置及びその製造方法
KR100887558B1 (ko) 반도체 패키지
JP2009088217A (ja) 半導体装置と半導体記憶装置
JP2005175423A (ja) 半導体パッケージ
JP2005197491A (ja) 半導体装置
KR20040053902A (ko) 멀티 칩 패키지
JP2003124433A (ja) マルチチップパッケージ
US7629677B2 (en) Semiconductor package with inner leads exposed from an encapsulant
JP4494240B2 (ja) 樹脂封止型半導体装置
KR101835483B1 (ko) 멀티-칩 패키지 및 그의 제조 방법
JP2006156797A (ja) 半導体装置
JP2005340415A (ja) 半導体パッケージ及びその製造方法
JP2005322767A (ja) 半導体装置およびその製造方法
JP2010087403A (ja) 半導体装置
JP4716836B2 (ja) 半導体装置
TWI380383B (en) Integrated circuit package system with package integration
US20080073772A1 (en) Stacked semiconductor package and method of manufacturing the same
JP3203200B2 (ja) 半導体装置
JP2009193982A (ja) 半導体装置及び半導体装置の製造方法
JP4181557B2 (ja) 半導体装置およびその製造方法
CN107492527B (zh) 具有顺应性角的堆叠半导体封装体
JP2001274317A (ja) 半導体装置及び半導体装置の実装方法
JP2008041999A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20060616

A621 Written request for application examination

Effective date: 20061018

Free format text: JAPANESE INTERMEDIATE CODE: A621

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080605

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090707

A02 Decision of refusal

Effective date: 20091215

Free format text: JAPANESE INTERMEDIATE CODE: A02