CN113380755B - 一种多层芯片叠层组件封装结构及其制备工艺 - Google Patents

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Abstract

本发明公开了一种多层芯片叠层组件封装结构及其制备工艺，属于多层芯片封装技术领域。所述多层芯片叠层组件封装结构包括置于管壳内的多芯片堆叠组件单元和薄膜基板转接板，薄膜基板转接板设于相邻的多芯片堆叠组件单元之间；其中，管壳的底面上设有管壳金导带，薄膜基板转接板上设有转接板金导带；设于薄膜基板转接板上方的多芯片堆叠组件单元通过键合丝与转接板金导带连接，转接板金导带上引出键合丝与管壳金导带连接；底层的多芯片堆叠组件单元上引出键合丝与管壳金导带连接。所述制备工艺采用正向键合工艺和反向键合工艺配合，避免了现有键合工艺限制芯片叠层层数的缺陷，减少了多层芯片叠层组件中键合区的长度要求，达到密封性封装要求。

Description

一种多层芯片叠层组件封装结构及其制备工艺
技术领域
本发明属于多层芯片封装技术领域，涉及一种多层芯片叠层组件封装结构及其制备工艺。
背景技术
三维叠层芯片封装作为一种新的封装形式，推进电子产品向着高密度化、高可靠性、低功耗、高速化以及小型化方向发展。芯片叠层封装技术是把多个芯片在垂直方向上堆叠起来，利用传统的引线键合结构进行互连。常见的三维芯片叠层结构有金字塔型、十字交叉型和悬臂夹层型。金字塔型叠层芯片面积由上到下只能依次增加，十字交叉型叠层芯片键合的引出端只能在芯片的两侧；这两种结构很大程度上限制了叠层的应用。悬臂夹层型叠层结构在芯片之间增加硅垫片进行隔离，并创造下层芯片键合丝引出的空间。
但是，微系统模块质量等级要求较高(H级及以上)，有着气密性封装要求；与敞开式结构叠层应用场景或单一堆叠工艺研发的限制条件不同。本次微系统模块的八层芯片叠层结构组件安装在密封的腔体内，芯片边缘距四周墙体的直线距离固定，且在叠层组件四周有陶瓷墙体的阻碍，在叠层组件生产制造过程中，势必会限定键合设备的运行空间，对键合丝弧度、长度提出了更高的要求，甚至会阻挡键合劈刀的行走路径，导致器件无法完成组装。且随着芯片叠层层数越大、组装密度越高，键合丝的长度就会越长，对微系统模块的尺寸要求就会越大。综上，对于外壳尺寸固定的气密性封装微系统模块而言，三维叠层芯片封装应用受到了很大的限制。
国内外研究多是对芯片堆叠工艺流程的描述，未有对叠层芯片层数与引线键合布线原则、反向运动距离控制等深腔近壁结构应用的相关报道。其中，多芯片叠层组件中关于导带端键合区的长度减少的控制要求暂无有效的解决方法，即无法同时满足小型封装结构的腔体、且达到密封性的要求。因此，研究多芯片叠层组件深腔近壁键合技术对微系统模块电路的设计、生产有着重要的指导意义。
发明内容
为了克服上述现有技术的缺点，本发明的目的在于提供一种多层芯片叠层组件封装结构及其制备工艺，减少了多层芯片叠层组件中键合区的长度要求，同时达到密封性的封装要求。
为了达到上述目的，本发明采用以下技术方案予以实现：
本发明公开了一种多层芯片叠层组件封装结构，包括置于管壳内的多芯片堆叠组件单元和薄膜基板转接板，薄膜基板转接板设于相邻的多芯片堆叠组件单元之间；其中，管壳的管壳基板上设有管壳金导带，薄膜基板转接板上设有转接板金导带；设于薄膜基板转接板上方的多芯片堆叠组件单元通过键合丝与转接板金导带连接，转接板金导带上引出键合丝与管壳金导带连接；底层的多芯片堆叠组件单元上引出键合丝与管壳金导带连接。
优选地，多芯片堆叠组件单元包括至少一个芯片，相邻的芯片之间设有垫片，垫片和芯片粘接固定；每个芯片上分别引出键合丝与管壳金导带或转接板金导带连接。
进一步优选地，垫片厚度为80～200微米，芯片厚度为50～500微米，粘接层厚度为5～50微米。
优选地，多芯片堆叠组件单元设有至少两个。
进一步优选地，当多芯片堆叠组件单元设有两个时，其中一个多芯片堆叠组件单元设于薄膜基板转接板上作为上层单元；另一个多芯片堆叠组件单元设于管壳底面上作为下层单元，下层单元与薄膜基板转接板之间通过垫片粘接连接。
进一步优选地，两个多芯片堆叠组件单元中含有的芯片个数总共为N个；当N为偶数时，上层单元和下层单元中分别含有的芯片个数为“N/2层+N/2层”；当N为奇数时，上层单元和下层单元中分别含有的芯片个数为“(N+1)/2+(N-1)/2”或“(N-1)/2+(N+1)/2”。
优选地，薄膜基板转接板的材质为硅基或陶瓷基薄膜基板。
优选地，薄膜基板转接板的厚度为0.3～1.0mm。
本发明公开了上述的一种多层芯片叠层组件封装结构的制备工艺，包括以下步骤：
1)将其中一组多芯片堆叠组件单元的最底层芯片粘接在管壳基板上，并通过反向键合工艺键合至管壳基板上；将另一组多芯片堆叠组件单元的最底层芯片粘接在薄膜基板转接板，并通过反向键合工艺键合至薄膜基板转接板上；2)分别针对管壳基板和薄膜基板转接板，在最底层芯片上粘接垫片，在垫片上粘接芯片；依次重复先在芯片上粘接垫片、然后在垫片上粘接芯片，分别在管壳基板和薄膜基板转接板上制得多芯片堆叠组件单元；其中，在粘接垫片之前，芯片通过反向键合工艺分别键合至薄膜基板转接板或管壳基板；3)在管壳基板的多芯片堆叠组件单元表面上粘接垫片，将带有多芯片堆叠组件单元的薄膜基板转接板的底面粘接在该垫片上；4)通过正向键合工艺，将薄膜基板转接板和管壳基板键合连接。
优选地，薄膜基板转接板边缘与管壳金导带上的键合点的间距，比劈刀半径大0.10～5.0mm。
优选地，步骤1)和步骤2)中，针对管壳基板和薄膜基板转接板上的粘接，可以分别或同时进行。
与现有技术相比，本发明具有以下有益效果：
本发明公开了一种多层芯片叠层组件封装结构，通过薄膜基板转接板实现薄膜基板键合转接设计，能够在多层芯片堆叠深腔近壁键合组装工艺中，满足结合优化超低线弧键合时反向运动的距离的优化，可以最大程度上降低了气密性封装管壳上键合丝布线长度。相比于传统的沿Z轴方向依次堆叠的悬臂夹层型叠层组件而言，对管壳腔体尺寸的要求下降51％以上。因此，本发明所述多层芯片叠层组件封装结构，避免利用传统悬臂夹层型叠层组件沿Z轴方向依次堆叠时对管壳腔体大尺寸的要求，同时优化超低线弧键合时反向运动的角度减小键合过程中劈刀反向运动的距离。综上，可以在空间受限的管壳腔体内实现高密度多芯片深腔近壁叠层应用。
进一步地，通过“N/2层+N/2层”(N为偶数)或“(N+1)/2+(N-1)/2”、“(N-1)/2+(N+1)/2”(N为奇数)的转接设计可以实现管壳上和转接板上的芯片同时组装，效率是传统的由下层至上层依次堆叠方式的两倍左右。
本发明还公开了上述多层芯片叠层组件封装结构的制备工艺，通过采用薄膜转接设计的多芯片叠层结构，将反向键合和正向键合组合形成的制备工艺模式，且避免了现有的仅反向键合模式中由于键合区和管壳壁过近时，劈刀反向运动的距离会大大受限、最终影响限制芯片叠层层数的问题。因此，本发明所述制备工艺可实现在多个芯片在空间受限的管壳腔体内实现高密度多芯片深腔近壁叠层应用，显著提高了组装效率，减小了器件尺寸，具有重要的社会效益和经济价值。
附图说明
图1为本发明的多层芯片叠层组件封装结构的示意图；
图2为本发明的实施例中多层芯片叠层组件的结构示意图；
图3为本发明的对比例中多层芯片叠层基板上键合一焊点间距示意图；
图4为本发明的实施例中多层芯片叠层组件上一焊点间距示意图；
图5为键合过程中反向键合的运动轨迹示意图
图6为现有技术中键合丝与劈刀碰撞示意图；
图7为陶瓷劈刀的结构尺寸示意图。
其中：1-管壳；2-基于薄膜基板转接的八层芯片叠层组件；3-芯片；4-垫片；5-薄膜基板转接板；6-键合丝；7-管壳金导带；8-管壳墙体；9-劈刀。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
本发明公开了的一种多层芯片叠层组件封装结构及其制备工艺，是基于薄膜基板键合转接设计的多层芯片堆叠深腔近壁键合技术，避免利用传统悬臂夹层型叠层组件沿Z轴方向依次堆叠时对管壳腔体大尺寸的要求。其中，所述多层芯片叠层组件封装结构包括置于管壳1内的多芯片堆叠组件单元和薄膜基板转接板5，薄膜基板转接板5设于相邻的多芯片堆叠组件单元之间；多芯片堆叠组件单元包括至少一个芯片3，相邻的芯片3之间设有垫片4，垫片4和芯片3粘接固定；每个芯片3上分别引出键合丝6与管壳金导带7或转接板金导带连接。多芯片堆叠组件单元设有至少两个。其中，管壳1的底面/管壳基板上设有管壳金导带7，薄膜基板转接板5上设有转接板金导带；设于薄膜基板转接板5上方的多芯片堆叠组件单元通过键合丝6与转接板金导带连接，转接板金导带上引出键合丝6与管壳金导带7连接；底层的多芯片堆叠组件单元上引出键合丝6与管壳金导带7连接。设置于管壳基板上的芯片3与管壳基板粘接固定；设置于薄膜基板转接板5上的芯片3与薄膜基板转接板5粘接固定。其中，薄膜基板转接板5的材质为硅基或陶瓷基薄膜基板；薄膜基板转接板5的厚度为0.3～1.0mm。
具体地，垫片4厚度为80～200微米，芯片3厚度为50～500微米，粘接层厚度为5～50微米。
在本发明的某一具体实施方式中，多芯片堆叠组件单元设有两个：其中一个多芯片堆叠组件单元设于薄膜基板转接板5上作为上层单元；另一个多芯片堆叠组件单元设于管壳1底面上作为下层单元，下层单元与薄膜基板转接板5之间通过垫片4粘接连接。
具体地，两个多芯片堆叠组件单元中含有的芯片个数总共为N个；当N为偶数时，上层单元和下层单元中分别含有的芯片3个数为“N/2层+N/2层”；当N为奇数时，上层单元和下层单元中分别含有的芯片3个数为“(N+1)/2+(N-1)/2”。
所述多层芯片叠层组件封装结构的制备工艺，具体包括以下步骤：
1)将其中一组多芯片堆叠组件单元的最底层芯片3粘接在管壳基板上，并通过反向键合工艺键合至管壳基板上；将另一组多芯片堆叠组件单元的最底层芯片3粘接在薄膜基板转接板5，并通过反向键合工艺键合至薄膜基板转接板5上；
2)分别针对管壳基板和薄膜基板转接板5，在最底层芯片3上粘接垫片4，在垫片4上粘接芯片3；
依次重复先在芯片3上粘接垫片4、然后在垫片4上粘接芯片3，分别在管壳基板和薄膜基板转接板5上制得多芯片堆叠组件单元；其中，在粘接垫片4之前，芯片3通过反向键合工艺分别键合至薄膜基板转接板5或管壳基板；
其中，针对管壳基板和薄膜基板转接板5上的粘接，可以分别或同时进行；
3)在管壳基板的多芯片堆叠组件单元表面上粘接垫片4，在该垫片4上粘接将带有多芯片堆叠组件单元的薄膜基板转接板5的底面；
4)通过正向键合工艺，将薄膜基板转接板5和管壳基板键合连接。
具体地，在本发明的某一具体实施例中，薄膜基板转接板5边缘与管壳金导带7上的键合点的间距，比劈刀9半径大0.10～5.0mm。
下面结合附图、具体实施例和具体对比例，对本发明做进一步解释说明：
在反向键合工艺过程中，劈刀9先反向运动，将金丝折成一定弧度，再按照程序设置，向二焊点运动。因此，在水平方向上，芯片3与管壳1最小距离要求等于一二焊点间距(x1)、反向运动距离(x2)与劈刀9半径(d/2)的总和，如图5所示。当小于此最小距离时，键合劈刀9就会与管壳墙体8发生机械碰撞，造成劈刀9或设备受损，叠层组件无法正常组装。因此，当外壳尺寸一定时，如何最大限度的缩短一二焊点间距和劈刀9反向行程成为了微系统模块中多层芯片堆叠技术核心。
对比例
一二焊点极小间距的获取
在悬臂夹层式芯片堆叠中，需要依次完成芯片3和垫片4的粘接固化、芯片键合。随着芯片层数增加，键合丝6的拱弧高度也逐渐增加，键合丝6与劈刀9头外壁的距离逐渐缩短，甚至出现两者碰撞挤压的问题，如图2所示。
1)金丝球劈刀9尖端结构对键合空间的需求
Φ25μm金丝球键合用KS品牌414FA-3287-R35型陶瓷劈刀9示意图见图7。
在键合第一层、第二层芯片3时，由于键合丝6弧度低且劈刀9头瓷嘴收窄的结构，该层键合丝6不会与劈刀9头发生挤压受损的问题。随着芯片3层数的增加，对应键合丝6的拱弧高度近似呈等间距分布，且与芯片3的高度相当。假设外壳金导上第一键合点间距不变时，键合丝6最高点对应的劈刀9直径尺寸d(见图6)逐渐增大，当一焊点间距小于对应的劈刀9半径时，就会出现劈刀9挤压已有键合丝6的问题。因此，合理地预留键合丝6的一焊点间距尺寸有重要的意义。
2)导带端键合点间距的选取
管壳金导带7上一焊点间距(x1-x8)的示意图见图3，其选取依据为必须大于已键合芯片3高度对应锥形陶瓷劈刀半径。因此，在本次试验中选取上层待键合芯片3对应的劈刀9半径作为安全尺寸，保证各层键合丝6之间有足够的间距，避免短路问题。由此可以得到一焊点间距的尺寸，见表1。其中芯片3厚度0.15mm、垫片4厚度0.10mm、每层粘接剂的厚度约为0.02mm。
表1键合一焊点间距理论计算值
因此，八层芯片堆叠最上层芯片导带端一焊点与芯片边缘的水平距离(X)理论计算值为：X＝x1+x2+x3+x4+x5+x6+x7+x8＝(0.300+0.194+0.243+0.291
+0.340+0.389+0.437+0.486)mm＝2.680mm。
实施例
参见图1、图2和图4，为本发明所述多层芯片叠层组件封装结构，在具体实施例中构成的基于薄膜基板转接的八层芯片叠层组件2，其中，悬臂夹层型八层芯片堆叠组件包括8只超薄芯片、7个硅垫片和1个薄膜转接基板。其制备工艺的工艺步骤如下：
(1)根据图纸资料，在低倍显微镜下观察确定芯片3的粘接区及粘接方位；
(2)用点胶钨针蘸取适量的粘接剂(每个1h应至少将粘接剂搅拌一次，每次搅拌2s～3s)，涂在芯片粘接区的中央位置，粘接剂应近似涂成被粘接芯片3的有效粘接面形状或均匀分布的阵列状胶点；当粘接第二层及以上的叠层芯片3时，由于一般下层的垫片4尺寸较芯片3小，则直接在垫片4范围内均匀涂胶即可；
(3)用不锈钢细镊子从芯片盒中或防静电垫上夹取对应芯片3，镊子夹在芯片3的两对角位置；当芯片3尺寸较大时，需利用真空吸笔将芯片3吸起；将芯片3放置在粘接区已点涂的粘接剂上；
(4)在放置芯片3的同时轻轻向下挤压并晃动所粘芯片3，直接在管壳基板或管壳1上粘接第一层芯片3时需见到芯片3四周有粘接剂溢出，当粘接第二层及以上的叠层芯片3时，由于一般芯片3底部的垫片4尺寸小于芯片3，俯视时无法看到胶的溢出，可将管壳基板或管壳1斜放，通过侧视确认溢出的胶量，溢出的胶应不影响下层芯片3的键合区；注意不能将粘接剂粘到芯片3上表面的键合区，否则需将沾污芯片3剔除；
(5)根据粘接剂种类确定固化条件，并在高温烘箱中完成固化；
(6)将粘接好的芯片3进行键合前等离子清洗；
(7)按相关的图纸信息确定键合方位，选择Stand Off-Stitch反向键合模式，在键合程序中设置反向角度为45°～50°，降低反向运动的距离，将键合丝6与芯片3表面的拱弧高度控制在75μm以下；
(8)当粘接由下至上的第二层及以上的叠层芯片3前，需在下层芯片3表面粘接对应的硅垫片，在放置垫片的同时轻轻向下挤压并晃动所粘垫片，直至见到垫片四周均有少量粘接剂溢出，但溢出的胶需不影响下层芯片3的键合区，溢胶区不能超过100μm；
(9)重复步骤(1)～(8)，分别完成以管壳基板和薄膜基板转接板5为载体的芯片叠层组件；
(10)将薄膜基板转接板5上的叠层组件作为元件粘接至电路管壳腔体中叠层组件的最上层，然后用正向键合模式将薄膜基板转接板5与管壳上的基板互连。此时将金丝球键合的一焊点放在薄膜基板转接板5上，二焊点放在管壳金导上，区别于反向键合模式，避免了劈刀9的反向运动，最大程度缩短劈刀9的运行轨迹。
因此，采用上述制备工艺制得的一种多层芯片叠层组件封装结构中，采用堆叠方式优化：
当管壳金导键合区长度一定时，传统方式叠层芯片的数量有限，需采用薄膜基板转接设计的叠层结构，以提升芯片3数量上限和组装密度，如图4所示。该八层芯片堆叠工艺的流程为：先进行第1至4层芯片3的堆叠键合，同时将上四层(5-8层)芯片3在薄膜基板转接板5上组装，最后将上四层和下四层组件采用硅垫片粘接，用键合丝6互连。
采用薄膜基板转接设计的“四层+四层”组装的多芯片堆叠组件可以最大程度上降低了管壳1上键合丝6布线长度：不论在管壳1上进行叠层组装，还是在转接板上叠层，对管壳金导带7最大尺寸需求直接取决于最高的叠层层数，因此，“四层+四层”的叠层方式优于其他转接方式，比如“一层+七层”、“二层+六层”、“三层+五层”。此外，“N/2层+N/2层”(N为偶数)或“(N+1)/2+(N-1)/2”(N为奇数)的转接设计可以实现管壳基板上和薄膜基板转接板5上的芯片3同时组装，效率是传统的由下层至上层依次堆叠方式的两倍左右。
采用如图4所示的优化的堆叠方式，基板上键合一焊点间距(x1-x6)尺寸见表2。其中薄膜基板转接板5厚度0.50mm、芯片3厚度0.15mm、垫片4厚度0.10mm、每层粘接剂的厚度约为0.02mm。在键合薄膜基板转接板5与管壳金导带7互连的金丝时，一焊点位于薄膜基板转接板5上，考虑到键合一焊点后劈刀9反向运动，需增加0.30mm的空间，避免与第八层芯片3上已键合的金丝碰撞。此外，为避免薄膜基板转接板5与管壳金导带7互连的金丝被劈刀9挤压，薄膜基板转接板5边缘与管壳金导带7上的键合点的间距应比对应劈刀9半径大0.10mm(含键合丝6直径0.025mm)。
表2优化后键合一焊点间距理论计算值
因此，采用薄膜转接设计的八层芯片堆叠最上层芯片3与芯片3边缘的水平距离(X)的理论计算值为：X＝x1+x2+x3+x4+x5+x6＝(0.300+0.194+0.243+0.291+0.640+0.500)mm＝2.168mm。
对于基于薄膜基板转接的八层芯片叠层组件2而言，两种叠层方式对管壳1尺寸的要求对比见表3。传统“芯片+硅垫片+芯片”型叠层组件需要金导长度约为5.996mm，而薄膜基板转接“四层+四层”型叠层组件仅需要2.931mm，比传统叠层模式减少51.1％，更适合在尺寸受限的腔体内实现多芯片深腔近壁键合叠层应用。按照表3中的一焊点间距设置值进行薄膜基板转接型八层堆叠组装，见上四层芯片3与下四层芯片3通过薄膜基板转接板5过渡、键合丝6互连。对管壳1上键合点与芯片3边缘的最大间距进行实测，长度为2.141mm。
表3两种叠层方式在管壳尺寸上要求的对比情况
行业内传统的反向运动距离的控制中，悬臂夹层型芯片叠层结构中键合丝6弧型为SSB反向键合模式，在这种超低线弧反向键合模式下，键合的第一焊点在管壳1上，键合劈刀9的运动轨迹是先向键合的相反方向运动，按照程序设定形成固定的折线角度。随着叠层芯片3的增加，管壳1上焊点数量、键合丝6的长度及劈刀9头反向运动的距离也随之增大，当管壳1腔体一定时，甚至管壳1的键合区距离壳壁过近时，劈刀9反向运动的距离会大大地受限，最终会限制芯片3叠层的层数。根据经验可得，在SSB模式中劈刀9头反向运行的距离与键合丝6的长度近似相当，在水平方向上近似与一二焊点之间的距离相当。SSB模式中的反向运动大大地增大了对管壳1尺寸的需求。
相较于传统悬臂夹层型而言，薄膜基板转接板5的“四层+四层”叠层结构在劈刀9运行轨迹上有无可比拟的优势。“四层+四层”叠层组件的最后步骤为薄膜基板转接板5与管壳金导带7之间的键合互连。此时键合丝6的一焊点放在薄膜基板转接板5上，二焊点放在管壳金导带7上，在这种正向键合模式中，虽存在着0.3mm左右的朝芯片3中心的反向运动，但其与传统叠层SSB键合模式中的反向运动方向相反，不会增加对管壳1尺寸的需求。因此，薄膜转接“四层+四层”叠层结构可以极大地减小对管壳1尺寸的要求，实现深腔近壁键合。
因此，SSB模式的反向运动模式中，“芯片+硅垫片+芯片”型八层堆叠组件对管壳1的尺寸要求为2.603mm(以实测值计算)，而薄膜基板转接“四层+四层”型八层堆叠组件对管壳1的尺寸要求为0mm。
以上内容仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明权利要求书的保护范围之内。

Claims (10)

1.一种多层芯片叠层组件封装结构，其特征在于，包括置于管壳内的多芯片堆叠组件单元和薄膜基板转接板，薄膜基板转接板设于相邻的多芯片堆叠组件单元之间；
其中，管壳的管壳基板上设有管壳金导带，薄膜基板转接板上设有转接板金导带；设于薄膜基板转接板上方的多芯片堆叠组件单元通过键合丝与转接板金导带连接，转接板金导带上引出键合丝与管壳金导带连接；底层的多芯片堆叠组件单元上引出键合丝与管壳金导带连接。
2.根据权利要求1所述的一种多层芯片叠层组件封装结构，其特征在于，多芯片堆叠组件单元包括至少一个芯片，相邻的芯片之间设有垫片，垫片和芯片粘接固定；每个芯片上分别引出键合丝与管壳金导带或转接板金导带连接。
3.根据权利要求1所述的一种多层芯片叠层组件封装结构，其特征在于，多芯片堆叠组件单元设有至少两个。
4.根据权利要求3所述的一种多层芯片叠层组件封装结构，其特征在于，当多芯片堆叠组件单元设有两个时，其中一个多芯片堆叠组件单元设于薄膜基板转接板上作为上层单元；另一个多芯片堆叠组件单元设于管壳底面上作为下层单元，下层单元与薄膜基板转接板之间通过垫片粘接连接。
5.根据权利要求4所述的一种多层芯片叠层组件封装结构，其特征在于，两个多芯片堆叠组件单元中含有的芯片个数总共为N个；
当N为偶数时，上层单元和下层单元中分别含有的芯片个数为“N/2层+N/2层”；
当N为奇数时，上层单元和下层单元中分别含有的芯片个数为“(N+1)/2+(N-1)/2”或“(N-1)/2+(N+1)/2”。
6.根据权利要求1所述的一种多层芯片叠层组件封装结构，其特征在于，薄膜基板转接板的材质为硅基或陶瓷基薄膜基板。
7.根据权利要求1所述的一种多层芯片叠层组件封装结构，其特征在于，薄膜基板转接板的厚度为0.3～1.0mm。
8.权利要求1～7中任意一项所述的一种多层芯片叠层组件封装结构的制备工艺，其特征在于，包括以下步骤：
1)将其中一组多芯片堆叠组件单元的最底层芯片粘接在管壳基板上，并通过反向键合工艺键合至管壳基板上；将另一组多芯片堆叠组件单元的最底层芯片粘接在薄膜基板转接板，并通过反向键合工艺键合至薄膜基板转接板上；
2)分别针对管壳基板和薄膜基板转接板，在最底层芯片上粘接垫片，在垫片上粘接芯片；
依次重复先在芯片上粘接垫片、然后在垫片上粘接芯片，分别在管壳基板和薄膜基板转接板上制得多芯片堆叠组件单元；其中，在粘接垫片之前，芯片通过反向键合工艺分别键合至薄膜基板转接板或管壳基板；
3)在管壳基板的多芯片堆叠组件单元表面上粘接垫片，将带有多芯片堆叠组件单元的薄膜基板转接板的底面粘接在该垫片上；
4)通过正向键合工艺，将薄膜基板转接板和管壳基板键合连接。
9.根据权利要求8所述的制备工艺，其特征在于，薄膜基板转接板边缘与管壳金导带上的键合点的间距，比劈刀半径大0.10～5.0mm。
10.根据权利要求8所述的制备工艺，其特征在于，步骤1)和步骤2)中，分别或同时进行针对管壳基板和薄膜基板转接板上的粘接。
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