CN220138295U - 一种多芯片焊接结构 - Google Patents
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- 238000003466 welding Methods 0.000 title abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 230000003139 buffering effect Effects 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 53
- 239000011247 coating layer Substances 0.000 claims description 42
- 239000003292 glue Substances 0.000 claims description 39
- 238000009423 ventilation Methods 0.000 claims description 10
- 238000003475 lamination Methods 0.000 claims description 9
- 238000010030 laminating Methods 0.000 abstract description 6
- 230000000694 effects Effects 0.000 abstract description 5
- 238000004806 packaging method and process Methods 0.000 abstract description 2
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 239000011248 coating agent Substances 0.000 description 13
- 238000000576 coating method Methods 0.000 description 13
- 229910000679 solder Inorganic materials 0.000 description 13
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 10
- 239000010931 gold Substances 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 239000012790 adhesive layer Substances 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 238000004026 adhesive bonding Methods 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
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- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
本实用新型涉及半导体封装技术领域,公开了一种多芯片焊接结构,包括基板;设置在基板顶面的第一芯片;设置在第一芯片顶面的第二芯片,第一芯片与第二芯片的贴合面设置有用于粘合并缓冲第一芯片和第二芯片的贴层结构,第一涂胶层将基板和第二芯片与第一芯片粘合,而设置间隔通道,能够使得第一芯片与基板以及第一芯片与第二芯片贴合面形成一定冗余空间,在保障粘合的牢固性基础上,能够促进第一芯片粘合位置的空气流动效果,防止粘合位置聚热,第一涂胶层具有更大的形变幅度,能够第一涂胶层能够产生一定的形变,实现第一芯片与基板以及第一芯片与第二芯片之间的弹性接触。
Description
技术领域
本实用新型属于半导体封装技术领域,具体地说,涉及一种多芯片焊接结构。
背景技术
现有技术公开了一种多芯片焊接结构(CN201821862387.1),包括:基板、第一芯片、第二芯片、第一焊球、第二焊球、第一金线和第二金线,第一芯片和第二芯片依次叠设于基板上,第一焊球设于第一芯片,第二焊球设于第二芯片,第一金线的头端设于第一焊球的第一焊点上,尾端设于基板上,第一金线使基板和第一芯片电性连接,第二金线的头端设于第二焊球上,第二金线的尾端设于第一焊球的第二焊点上,第二金线使第一芯片与第二芯片电性连接;
现有技术中,芯片与基板之间通过涂覆粘合层的方式实现固定,涂层为满涂状态,即贴面涂满粘合层,满涂后的粘合层凝固后形成整个平面,造成芯片粘合位置的热量难以流出,造成局部位置温度较高的现象,同时,平面状的涂层可形变能力较差,芯片与基板之间的缓冲效果受限。
有鉴于此特提出本实用新型。
实用新型内容
为解决上述技术问题,本实用新型采用技术方案的基本构思是:
一种多芯片焊接结构,包括基板;设置在基板顶面的第一芯片;设置在第一芯片顶面的第二芯片,第一芯片和第二芯片的顶面均设置有焊球,焊球之间通过金线焊接,所述第一芯片与第二芯片的贴合面设置有用于粘合并缓冲第一芯片和第二芯片的贴层结构,第一芯片和基板之间通过相同的贴层结构固定。
作为本实用新型的一种优选实施方式,所述贴层结构为涂覆在第一芯片顶面和底面的若干相互平行的第一涂胶层,基板和第二芯片分别与第一芯片的底面和顶面粘合固定。
作为本实用新型的一种优选实施方式,所述第一涂胶层呈直线涂覆,间隔通道形成一段矩形带状结构,相邻的两个间隔通道之间形成用于通风的间隔通道。
作为本实用新型的一种优选实施方式,所述贴层结构为涂覆在第一芯片顶面和底面的第二涂胶层和换向涂胶层,基板的壁面涂覆若干相互平行的第二涂胶层,相邻的两个第二涂胶层通过换向涂胶层相互连接,多个第二涂胶层和换向涂胶层形成一段迂回路径,第一芯片通过迂回路径与基板粘合固定。
作为本实用新型的一种优选实施方式,所述第二涂胶层形成矩形带状结构,换向涂胶层形成半环形结构,换向涂胶层分别将相邻的两个第二涂胶层同侧的端头连接,相邻的两个第二涂胶层之间形成用于通风的引流通道。
作为本实用新型的一种优选实施方式,所述贴层结构为涂覆在第一芯片顶面和底面的第三涂胶层和衔接涂胶层,相邻两个第三涂胶层通过衔接涂胶层连接。
作为本实用新型的一种优选实施方式,所述第三涂胶层在基板的壁面呈S形轨迹涂覆,衔接涂胶层呈直线涂覆,衔接涂胶层将相邻的两个第三涂胶层端点处连接,相邻的两个第三涂胶层之间形成换气通道。
本实用新型与现有技术相比具有以下有益效果:
1.通过设置第一涂胶层,第一涂胶层将基板和第二芯片与第一芯片粘合,而设置间隔通道,能够使得第一芯片与基板以及第一芯片与第二芯片贴合面形成一定冗余空间,在保障粘合的牢固性基础上,能够促进第一芯片粘合位置的空气流动效果,防止粘合位置聚热,间隔设置的第一涂胶层,避免贴层结构形成平面,条状的第一涂胶层相对整个平面,第一涂胶层具有更大的形变幅度,能够第一涂胶层能够产生一定的形变,实现第一芯片与基板以及第一芯片与第二芯片之间的弹性接触。
2.通过设置第二涂胶层和换向涂胶层,换向涂胶层将第二涂胶层连接,在涂覆贴层结构时,能够更加连贯,不会出现断点,实现一体成型的目的,同时,迂回的换向涂胶层和第二涂胶层能够产生更大的接触面,进一步保障粘合效果,兼顾透气和粘合的牢固性。
3.通过设置第三涂胶层和衔接涂胶层,第三涂胶层和衔接涂胶层相互连接形成一段蛇形弯曲路径,可一体涂覆成型,涂覆连贯性更好,相对上述方案,具有更大的接触面积,在实现透气的基础上,进一步提高粘合的牢固性。
下面结合附图对本实用新型的具体实施方式作进一步详细的描述。
附图说明
在附图中:
图1为本实用新型立体图;
图2为本实用新型实施例一贴层结构立体图;
图3为本实用新型施例二贴层结构立体图;
图4为本实用新型施例三贴层结构立体图。
图中:10、基板;11、第一芯片;12、第二芯片;20、第一涂胶层;21、间隔通道;30、第二涂胶层;31、换向涂胶层;32、引流通道;40、第三涂胶层;41、衔接涂胶层;42、换气通道。
具体实施方式
为使本实用新型实施例的目的、技术方案和优点更加清楚,下面将结合本实用新型实施例中的附图,对实施例中的技术方案进行清楚、完整地描述,以下实施例用于说明本实用新型。
实施例一:一种多芯片焊接结构,如图1图图2所示,包括基板10;设置在基板10顶面的第一芯片11;设置在第一芯片11顶面的第二芯片12,第一芯片11和第二芯片12的顶面均设置有焊球,焊球之间通过金线焊接,第一芯片11与第二芯片12的贴合面设置有用于粘合并缓冲第一芯片11和第二芯片12的贴层结构,第一芯片11和基板10之间通过相同的贴层结构固定,贴层结构为涂覆在第一芯片11顶面和底面的若干相互平行的第一涂胶层20,基板10和第二芯片12分别与第一芯片11的底面和顶面粘合固定,第一涂胶层20呈直线涂覆,间隔通道21形成一段矩形带状结构,相邻的两个间隔通道21之间形成用于通风的间隔通道21,在本方案中,通过设置第一涂胶层20,第一涂胶层20将基板10和第二芯片12与第一芯片11粘合,而设置间隔通道21,能够使得第一芯片11与基板10以及第一芯片11与第二芯片12贴合面形成一定冗余空间,在保障粘合的牢固性基础上,能够促进第一芯片11粘合位置的空气流动效果,防止粘合位置聚热,间隔设置的第一涂胶层20,避免贴层结构形成平面,条状的第一涂胶层20相对整个平面,第一涂胶层20具有更大的形变幅度,能够第一涂胶层20能够产生一定的形变,实现第一芯片11与基板10以及第一芯片11与第二芯片12之间的弹性接触。
实施例二:一种多芯片焊接结构,如图1和图3所示,包括基板10;设置在基板10顶面的第一芯片11;设置在第一芯片11顶面的第二芯片12,第一芯片11和第二芯片12的顶面均设置有焊球,焊球之间通过金线焊接,第一芯片11与第二芯片12的贴合面设置有用于粘合并缓冲第一芯片11和第二芯片12的贴层结构,第一芯片11和基板10之间通过相同的贴层结构固定贴层结构为涂覆在第一芯片11顶面和底面的第二涂胶层30和换向涂胶层31,基板10的壁面涂覆若干相互平行的第二涂胶层30,相邻的两个第二涂胶层30通过换向涂胶层31相互连接,多个第二涂胶层30和换向涂胶层31形成一段迂回路径,第一芯片11通过迂回路径与基板10粘合固定,第二涂胶层30形成矩形带状结构,换向涂胶层31形成半环形结构,换向涂胶层31分别将相邻的两个第二涂胶层30同侧的端头连接,相邻的两个第二涂胶层30之间形成用于通风的引流通道32,在实现上述效果的基础上,通过设置第二涂胶层30和换向涂胶层31,换向涂胶层31将第二涂胶层30连接,在涂覆贴层结构时,能够更加连贯,不会出现断点,实现一体成型的目的,同时,迂回的换向涂胶层31和第二涂胶层30能够产生更大的接触面,进一步保障粘合效果,兼顾透气和粘合的牢固性。
实施例三:一种多芯片焊接结构,如图1图和图4所示,包括基板10;设置在基板10顶面的第一芯片11;设置在第一芯片11顶面的第二芯片12,第一芯片11和第二芯片12的顶面均设置有焊球,焊球之间通过金线焊接,第一芯片11与第二芯片12的贴合面设置有用于粘合并缓冲第一芯片11和第二芯片12的贴层结构,第一芯片11和基板10之间通过相同的贴层结构固定贴层结构为涂覆在第一芯片11顶面和底面的第三涂胶层40和衔接涂胶层41,相邻两个第三涂胶层40通过衔接涂胶层41连接,第三涂胶层40在基板10的壁面呈S形轨迹涂覆,衔接涂胶层41呈直线涂覆,衔接涂胶层41将相邻的两个第三涂胶层40端点处连接,相邻的两个第三涂胶层40之间形成换气通道42,在本实施例中,通过设置第三涂胶层40和衔接涂胶层41,第三涂胶层40和衔接涂胶层41相互连接形成一段蛇形弯曲路径,可一体涂覆成型,涂覆连贯性更好,相对上述方案,具有更大的接触面积,在实现透气的基础上,进一步提高粘合的牢固性。
可以理解,本实用新型是通过一些实施例进行描述的,本领域技术人员知悉的,在不脱离本实用新型的精神和范围的情况下,可以对这些特征和实施例进行各种改变或等效替换。另外,在本实用新型的教导下,可以对这些特征和实施例进行修改以适应具体的情况及材料而不会脱离本实用新型的精神和范围。因此,本实用新型不受此处所公开的具体实施例的限制,所有落入本申请的权利要求范围内的实施例都属于本实用新型所保护的范围内。
Claims (7)
1.一种多芯片焊接结构,包括基板(10);设置在基板(10)顶面的第一芯片(11);设置在第一芯片(11)顶面的第二芯片(12),第一芯片(11)和第二芯片(12)的顶面均设置有焊球,焊球之间通过金线焊接,其特征在于,所述第一芯片(11)与第二芯片(12)的贴合面设置有用于粘合并缓冲第一芯片(11)和第二芯片(12)的贴层结构,第一芯片(11)和基板(10)之间通过相同的贴层结构固定。
2.根据权利要求1所述的多芯片焊接结构,其特征在于,所述贴层结构为涂覆在第一芯片(11)顶面和底面的若干相互平行的第一涂胶层(20),基板(10)和第二芯片(12)分别与第一芯片(11)的底面和顶面粘合固定。
3.根据权利要求2所述的多芯片焊接结构,其特征在于,所述第一涂胶层(20)呈直线涂覆,间隔通道(21)形成一段矩形带状结构,相邻的两个间隔通道(21)之间形成用于通风的间隔通道(21)。
4.根据权利要求1所述的多芯片焊接结构,其特征在于,所述贴层结构为涂覆在第一芯片(11)顶面和底面的第二涂胶层(30)和换向涂胶层(31),基板(10)的壁面涂覆若干相互平行的第二涂胶层(30),相邻的两个第二涂胶层(30)通过换向涂胶层(31)相互连接,多个第二涂胶层(30)和换向涂胶层(31)形成一段迂回路径,第一芯片(11)通过迂回路径与基板(10)粘合固定。
5.根据权利要求4所述的多芯片焊接结构,其特征在于,所述第二涂胶层(30)形成矩形带状结构,换向涂胶层(31)形成半环形结构,换向涂胶层(31)分别将相邻的两个第二涂胶层(30)同侧的端头连接,相邻的两个第二涂胶层(30)之间形成用于通风的引流通道(32)。
6.根据权利要求1所述的多芯片焊接结构,其特征在于,所述贴层结构为涂覆在第一芯片(11)顶面和底面的第三涂胶层(40)和衔接涂胶层(41),相邻两个第三涂胶层(40)通过衔接涂胶层(41)连接。
7.根据权利要求6所述的多芯片焊接结构,其特征在于,所述第三涂胶层(40)在基板(10)的壁面呈S形轨迹涂覆,衔接涂胶层(41)呈直线涂覆,衔接涂胶层(41)将相邻的两个第三涂胶层(40)端点处连接,相邻的两个第三涂胶层(40)之间形成换气通道(42)。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202321273950.2U CN220138295U (zh) | 2023-05-24 | 2023-05-24 | 一种多芯片焊接结构 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202321273950.2U CN220138295U (zh) | 2023-05-24 | 2023-05-24 | 一种多芯片焊接结构 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN220138295U true CN220138295U (zh) | 2023-12-05 |
Family
ID=88961956
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202321273950.2U Active CN220138295U (zh) | 2023-05-24 | 2023-05-24 | 一种多芯片焊接结构 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN220138295U (zh) |
-
2023
- 2023-05-24 CN CN202321273950.2U patent/CN220138295U/zh active Active
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GR01 | Patent grant | ||
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