CN101552214B - 节约打线工序的多芯片堆叠方法与构造 - Google Patents

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Abstract

本发明揭示一种节约打线工序的多芯片堆叠方法。依据该方法，首先，提供具有两个或两个以上接指的载板。至少一个第一芯片设置于该载板上。接着，打线形成两个或两个以上焊线，以连接该第一芯片的第一电极至这些接指。至少一个第二芯片面对面设置于该第一芯片上。在设置第二芯片的同时，该第二芯片的第二电极接合至这些焊线在这些第一电极上的一端，以使该第二芯片经由这些焊线电性连接至该载板。本发明还揭示一种节约打线工序的多芯片堆叠构造。借此，本发明可以缩短工序周期时间并节省成本，并使焊线在芯片上打线端再接合至第一电极，不会有断线与冲线的问题。

Description

节约打线工序的多芯片堆叠方法与构造 
技术领域
本发明有关于一种可应用于半导体装置的多芯片堆叠技术，特别有关于一种节约打线工序的多芯片堆叠方法与构造。 
背景技术
为了提升单一半导体装置的性能与容量，以符合电子产品小型化、大容量与高速化的趋势，一般而言是将多个芯片堆叠设置于载板上，以节省空间。然而在工序中打线电性连接的次数是对应于芯片堆叠的数量，当芯片堆叠的数量增加时，打线电性连接的次数也会随之增加，使得工序繁复且易有冲线问题。 
请参阅图1所示并配合参阅图2，一种公知多芯片堆叠方法包含以下步骤：步骤1，提供载板；步骤2，第一次设置芯片；步骤3，第一次打线电性连接；步骤4，设置间隔片；步骤5，第二次设置芯片；步骤6，第二次打线电性连接；步骤7，形成封胶体；步骤8，设置两个或两个以上外接端子。首先，在“提供载板”的步骤1中，如图2中的A图所示，提供载板110，其具有两个或两个以上接指(finger)111。接着，在“第一次设置芯片”的步骤2中，如图2中的B图所示，利用芯片吸嘴20设置第一芯片120于该载板110上且该第一芯片120具有两个或两个以上第一电极121(如图3所示)。在“第一次打线电性连接”的步骤3中，如图2中的C图及图3所示，打线形成两个或两个以上第一焊线131，其利用焊针30将这些第一焊线131的第一端131A连接至这些第一电极121，再将其第二端131B连接这些接指111。接着，在“设置间隔片”的步骤4中，如图2中的D图所示，设置间隔片180于该第一芯片120上。如图3所示，该间隔片180的尺寸小于该第一芯片120的尺寸，以显露这些第一电极121且不压覆这些第一焊线131。在“第二次设置芯片”的步骤5中，如 图2中的E图所示，利用该芯片吸嘴20设置第二芯片140于该间隔片180上且该第二芯片140具有两个或两个以上第二电极141(如图3所示)。接着，在“第二次打线电性连接”的步骤6中，如图2中的F图及图3所示，打线形成两个或两个以上第二焊线132，其利用该焊针30将这些第二焊线132的第一端132A连接这些第二电极141，而其第二端132B连接这些接指111。之后，在“形成封胶体”的步骤7中，如图2中的G图所示，形成封胶体150于该载板110上，以密封这些第一芯片120与第二芯片140以及这些第一焊线131与第二焊线132(如图3所示)。最后，在“设置两个或两个以上外接端子”的步骤8中，如图2中的H图所示，设置两个或两个以上外接端子170于该载板110外露于该封胶体150的表面。 
由于该第一芯片120与该第二芯片140分别以专属的第一焊线131与第二焊线132连接至该载板110，故在工序中需经过两次的打线，对应于芯片堆叠数量，才可达到这些第一芯片120、第二芯片140与该载板110之间的电性互连，故多道的打线工序无法省略。并且，在拥挤的封胶空间内焊线数量过多易有冲线的问题。此外，公知这些焊线131与132都为正向打线，以避免芯片上接点产生假焊或空焊等焊不粘的现象，但导致这些焊线131的最大弧高在该第一芯片120上。为了避免该第二芯片140碰触这些第一焊线131而导致电气短路，该间隔片180的厚度需大于这些第一焊线131的弧高，又避免这些第二焊线132外露于该封胶体150，故必须增加该封胶体150的厚度，导致整体的多芯片堆叠构造的厚度无法降低。 
发明内容
有鉴于此，本发明的主要目的在于提供一种节约打线工序的多芯片堆叠方法与构造，能缩短多芯片堆叠工序并节省焊线的消耗，避免断线与冲线的问题，并可控制多芯片堆叠构造在较薄的堆叠厚度。 
本发明的另一目的在于提供一种节约打线工序的多芯片堆叠方法与构造，可以降低载板的成本。 
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明所揭示的一种节约打线工序的多芯片堆叠方法，首先，提供载板，其具有两个或两个以上接指。之后，设置至少一个第一芯片于该载板上，该第一芯片具有两个或两个以上第一电极。接着，打线形成两个或两个以上第一焊线，其连接这些第一电极至这些接指。最后，设置至少一个第二芯片于该第一芯片上，该第二芯片具有两个或两个以上第二电极，在设置的同时，这些第二电极接合至这些第一焊线在这些第一电极上的一端，以使该第二芯片经由这些第一焊线电性连接至该载板。 
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。 
在前述的多芯片堆叠方法中，这些第一焊线可为逆打焊线，而使这些第一焊线在这些第一电极上的一端为线尾端，以使这些第一焊线的最大弧高远离该第一芯片且不超过该第二芯片。 
在前述的多芯片堆叠方法中，这些第二电极可为金凸块并金-金键合于这些第一焊线。 
在前述的多芯片堆叠方法中，这些第二电极可为焊料凸块并回焊接合于这些第一焊线。 
在前述的多芯片堆叠方法中，这些第二电极可包覆这些第一焊线在这些第一电极上的一端并还焊接至这些第一电极。 
在前述的多芯片堆叠方法中，这些第一电极可为凸块。 
在前述的多芯片堆叠方法中，这些第一电极可为焊垫。 
在前述的多芯片堆叠方法中，还可包含的步骤为：形成封胶体于该载板上，以密封该第一芯片、该第二芯片以及这些第一焊线。 
在前述的多芯片堆叠方法中，该封胶体还可填满该第一芯片与该第二芯片的间隙。 
在前述的多芯片堆叠方法中，还可包含以下步骤：在这些第一焊线形成之后，形成填充胶于该第一芯片上；并在设置该第二芯片之后，烘烤固化该填充胶，以使该填充胶填满该第一芯片与该第二芯片的间隙。 
在前述的多芯片堆叠方法中，还可包含的步骤为：设置两个或两个以上外接端子于该载板外露于该封胶体的表面。 
在前述的多芯片堆叠方法中，该第一芯片可为两个或两个以上，这些接指位于这些第一芯片之间。 
在前述的多芯片堆叠方法中，这些第一电极与这些第二电极都可为周边配置。 
在前述的多芯片堆叠方法中，这些第一电极与这些第二电极都可为中央配置。 
在前述的多芯片堆叠方法中，还可包含的步骤为：设置第三芯片于该第二芯片上，该第三芯片具有两个或两个以上第三电极。 
在前述的多芯片堆叠方法中，还可包含的步骤为：打线形成两个或两个以上第二焊线，连接这些第三电极至这些接指。 
在前述的多芯片堆叠方法中，还可包含的步骤为：设置第四芯片于该第三芯片上，该第四芯片具有两个或两个以上第四电极，在设置的同时，这些第四电极接合至这些第二焊线在这些第三电极上的一端，以使该第四芯片经由这些第二焊线电性连接至该载板。 
本发明还揭示一种节约打线工序的多芯片堆叠构造，其包含：载板，其具有两个或两个以上接指；至少一个第一芯片，设置于该载板上，该第一芯片具有两个或两个以上第一电极；两个或两个以上打线形成的第一焊线，连接这些第一电极至这些接指；以及至少一个第二芯片，设置于该第一芯片上，该第二芯片具有两个或两个以上第二电极，其中这些第二电极接合至这些第一焊线在这些第一电极上的一端，以使该第二芯片经由所述第一焊线电性连接至该载板。 
由以上技术方案可以看出，本发明的节约打线工序的多芯片堆叠方法与构造，具有以下优点： 
第一，减少一半的打线工序与焊线数量，借以缩短多芯片堆叠工序并节省焊线的消耗，能在上层芯片面对面设置时再度接合焊线的一端与下层芯片的电极，故能增强焊线在芯片之间打线端的接合力，不会有断线与冲线的 问题，并可控制在较薄的堆叠厚度。 
第二，由于逆打焊线的线尾端被上层芯片的电极再接合，故能缩小该第一芯片与该第二芯片的间隙，降低芯片堆叠高度。 
第三，确保在上下层芯片之间的焊线的一端与芯片的电极作有效接合。 
第四，解决封胶体无法填满过小芯片间隙的问题。 
第五，使这些接指可被打线共用，利用接指的数量减少可以降低载板的成本。 
附图说明
图1为公知多芯片堆叠方法的流程图； 
图2为在公知多芯片堆叠方法中元件立体示意图； 
图3为依照公知多芯片堆叠方法所制成的多芯片堆叠构造的截面示意图； 
图4为本发明第一具体实施例的一种节约打线工序的多芯片堆叠方法的流程图； 
图5为依据本发明第一具体实施例在多芯片堆叠方法中元件的立体示意图； 
图6为依据本发明第一具体实施例的该多芯片堆叠方法所制成的一种多芯片堆叠构造的截面示意图； 
图7为依据本发明第一具体实施例的该多芯片堆叠方法所制成的另一种多芯片堆叠构造的截面示意图； 
图8为依据本发明第一具体实施例的该多芯片堆叠方法所制成并堆叠更多芯片的一种多芯片堆叠构造的截面示意图； 
图9为依据本发明第一具体实施例的该多芯片堆叠方法所制成且可不使用填充胶的一种多芯片堆叠构造的截面示意图； 
图10为依据本发明第二具体实施例在另一种节约打线工序的多芯片堆叠方法中元件的立体示意图； 
图11为依据本发明第二具体实施例的该多芯片堆叠方法所制成的一种多芯片堆叠构造的截面示意图； 
图12为依据本发明第二具体实施例的该多芯片堆叠方法所制成的另一种多芯片堆叠构造的截面示意图；以及 
图13为依据本发明第二具体实施例的该多芯片堆叠方法所制成的另一种多芯片堆叠构造的截面示意图。 
附图标记说明 
1提供载板 
2第一次设置芯片 
3第一次打线电性连接 
4设置间隔片 
5第二次设置芯片 
6第二次打线电性连接 
7形成封胶体 
8设置两个或两个以上外接端子 
11提供载板 
12第一次设置芯片 
13打线电性连接 
14形成填充胶 
15第二次设置芯片并电性连接 
16形成封胶体 
17设置两个或两个以上外接端子 
20芯片吸嘴     30焊针 
40芯片吸嘴     50焊针            60点胶针头 
110载板        111接指 
120第一芯片    121第一电极 
131第一焊线    131A第一端        131B第二端 
132第二焊线    132A第一端        132B第二端 
140第二芯片      141第二电极 
150封胶体        170外接端子    180间隔片 
210载板          211接指        212粘晶表面 
213外露表面 
220第一芯片      221第一电极 
220’第一芯片    221’第一电极 
231第一焊线      231A第一端     231B第二端 
232第二焊线      232A第一端     232B第二端 
240第二芯片      241第二电极 
240’第二芯片    241’第二电极 
250封胶体        260填充胶      270外接端子 
280第三芯片      281第三电极 
290第四芯片      291第四电极 
310载板          311接指 
320第一芯片      321第一电极 
320’第一芯片    321’第一电极 
320A第一芯片     321A第一电极 
330焊线          331第一端      332第二端 
340第二芯片      341第二电极 
340’第二芯片    341’第二电极 
340A第二芯片     341A第二电极 
350封胶体        360填充胶 
具体实施方式
第一具体实施例 
依据本发明的第一具体实施例，配合参阅图4及图5，具体揭示一种节约打线工序的多芯片堆叠方法。 
请参阅图4所示，一种多芯片堆叠方法主要包含以下步骤：步骤11，提供载板；步骤12，第一次设置芯片；步骤13，打线电性连接；步骤14，形成填充胶；步骤15，第二次设置芯片并电性连接；步骤16，形成封胶体；步骤17设置两个或两个以上外接端子。其中，“形成填充胶”的步骤14为非必要的步骤，故在不同实施例中，“形成填充胶”的步骤14、“形成封胶体”的步骤16与“设置两个或两个以上外接端子”的步骤17可省略或置换。各步骤中的元件组成关系可参阅图5，依步骤顺序详述如下。 
首先，在“提供载板”的步骤11，中，如图5中的A图所示，提供载板210，该载板210具有两个或两个以上接指211。通常该载板210为线路基板或多层印刷电路板，依应用产品的不同而变化，该载板210也可为导线架或预模导线架。具体而言，该载板210具有粘晶表面212以及相对的外露表面213，这些接指211形成于该粘晶表面212的侧边，在本实施例中排列于该粘晶表面212的两个相对的平行侧边。 
之后，在“第一次设置芯片”的步骤12中，如图5中的B图及图6所示，设置至少一个第一芯片220于该载板210上，该第一芯片220具有两个或两个以上第一电极221(如图6所示)，这些第一电极221可排列于该第一芯片220的侧边，如两个对应侧边或四周侧边。可利用芯片吸嘴40吸附该第一芯片220的主动面并将该第一芯片220的背面贴附于该载板210的该粘晶表面212，并以粘着胶固定结合。在步骤12之后，该第一芯片220以这些第一电极221朝上远离该载板210的方式设置在该载板210上。在一个实施例中，如图6所示，这些第一电极221可为焊垫，如铝垫或铜垫。在另一实施例中，如图7所示，另一种第一芯片220’的两个或两个以上第一电极221’可为凸块，例如金凸块、铜凸块或是其他导电材质的复合凸块。 
接着，在“打线电性连接”的步骤13中，如图5中的C图及图6所示，打线形成两个或两个以上第一焊线231，其连接这些第一电极221至这些接指211。这些第一焊线231为细长可挠性金属线。较佳地，这些第一焊线231为逆打焊线。可利用打线接合方式借由焊针50将每一根第一焊线231的一端连接至 对应的这些接指211，然后该焊针50往上移动，并将第一焊线231的另一端打线至与该接指211对应的第一电极221，使该第一芯片220与该载板210电性互连。在反复的打线接合后，便可形成所有的这些第一焊线231。而上述的打线接合方式可选自于超声波焊接(U/S，Ultrasonic Bonding)、热压焊接(T/C，Thermocompression Bonding)和热超声波焊接(T/S，Thermosonic Bonding)的其中之一。如图6所示，由于逆打形成，每一根第一焊线231的第一端231A连接该载板210的这些接指211的其中之一，并为结球端(ball bond)。每一根第一焊线231的第二端231B连接该第一芯片220的这些第一电极221的其中之一，并为线尾端(tail bond，或称为stitch bond)。因此，这些第一焊线231的最大弧高远离该第一芯片220且不超过该第二芯片240(如图6所示)。 
如有必要，在本实施例中，如图5中的D图所示，在“打线电性连接”的步骤13之后可进行“形成填充胶”的步骤14。在这些第一焊线231形成之后，形成填充胶260于该第一芯片220上。在本实施例中，可利用点胶技术借由点胶针头60将尚为液态的填充胶260点涂在该第一芯片220上的中心区域。该填充胶260可选用底部填充胶(underfill material)260、非导电胶(NCP)、异方性导电胶(ACP、ACF)。并在“第二次设置芯片并电性连接”的步骤15之后，烘烤固化该填充胶260，以使该填充胶260填满该第一芯片220与该第二芯片240的间隙(如图6所示)，能解决芯片间隙过小无法顺利填入封胶体250而形成孔隙与气泡的问题。然在另一非限定的实施例中，可省略该“形成填充胶”的步骤14，如图9所示，该第一芯片220与该第二芯片240之间可不使用填充胶260，而该封胶体250可直接填满该第一芯片220与该第二芯片240之间的空隙。 
之后，在“第二次设置芯片并电性连接”的步骤15中，如图5中的E图、F图及图6所示，设置至少一个第二芯片240或240’于该第一芯片220上，该第二芯片240在其主动面具有两个或两个以上第二电极241，在设置的同时，这些第二电极241接合至这些第一焊线231在这些第一电极221上的第二端231B，以使该第二芯片240经由这些第一焊线231电性连接至该载板210。具 体而言，可利用该芯片吸嘴40吸附该第二芯片240的背面并将该第二芯片240的主动面压置于该第二芯片240的主动面上。故该第二芯片240以这些第二电极241朝向该第一芯片220并对准这些第一电极221的方式设置在该第一芯片220上。这些第二电极241接合至这些第一焊线231的第二端231B的方法可为超声波键合或是回焊接合。在本实施例中，该第一芯片220与该第二芯片240可为尺寸相同的芯片。这些第一电极221与这些第二电极241都可为周边配置。请参阅图6所示，在具体实施例中，这些第二电极241可为金凸块并金-金键合于这些第一焊线231，以使在设置该第二芯片240的过程这些第一焊线231的第二端231B可再键合于这些第一电极221。较佳地，这些第二电极241还可进一步键合于这些第一电极221。在另一实施例中，如图7所示，另一种第二芯片240’的两个或两个以上第二电极241’可为焊料凸块并回焊接合于这些第一焊线231。再如图7所示，这些第二电极241’可包覆这些第一焊线231在这些第一电极221’上的第二端231B并进一步焊接至这些第一电极221’，确保这些第一焊线231的第二端231B被这些第一电极221’与这些第二电极241’有效接合。 
因此，本发明仅需一次的打线制程，达到两个堆叠芯片电性连接至载板210的功效，在设置该第二芯片240时即可同时达成该第二芯片240与该载板210之间的电性互连，免除公知技术中在第二次设置芯片步骤之后需再执行第二次打线电性连接步骤，相较于公知芯片多芯片堆叠方法可减少一半的打线并节省焊线以缩短工序。由于该第二芯片240的这些第二电极241结合这些第一焊线231的第二端231B，使这些第一焊线231为电性共用，以电性连接至该载板210，能明显地减少打线所需要的焊线数量，以降低制造成本。并且，第二电极241接合于这些第一焊线231，故能增强这些第一焊线231在该第一芯片220上该第二端231B的接合力，不会有断线与冲线的问题。此外，在上述多芯片堆叠工序中，不需要在该第一芯片220与第二芯片240之间设置公知间隔片，可减少工序步骤并降低多芯片堆叠高度。 
具体而言，如图5中的G图及图6所示，该多芯片堆叠方法还可包含“形成封胶体”的步骤16，可利用模封或印刷等方法形成封胶体250于该载板210 上，以密封该第一芯片220、该第二芯片240以及这些第一焊线231，以保护该第一芯片220与该第二芯片240以及这些第一焊线231不被外界尘粒与水气污染。由于被该封胶体250密封的焊线需要数量被减少了，降低焊线的单位密度，故在形成该封胶体250时，减少了冲线发生的可能。此外，在该第二芯片240上无需预留焊线弧高，能达到防止焊线外露与封装尺寸薄化的功效。 
在本实施例中，该多芯片堆叠方法还可包含“设置两个或两个以上外接端子”的步骤17。如图5中的H图及图6所示，设置两个或两个以上外接端子270于该载板210外露于该封胶体250的该外露表面213。这些外接端子270可为焊球(solder ball)，或可利用锡膏、金属球、金属栓或异方性导电胶(ACF)置换焊球而作为这些外接端子270。 
为了应其他功能需求或为了增加记忆体容量，在可容许的封胶厚度下可以往上堆叠芯片。该多芯片堆叠方法还可包含两次设置芯片以及一次在芯片设置步骤之间的打线连接。请参阅图8所示，在第三芯片设置步骤中，第三芯片280背对背设于该第二芯片240上，该第三芯片280的背面是以粘着层贴附到该第二芯片240的背面，该第三芯片280的主动面具有两个或两个以上第三电极281，且该第三芯片280以这些第三电极281朝上远离该第二芯片240的方式设至在该第二芯片240上。该第三芯片280可实质相同于该第一芯片220。在打线形成步骤中，形成两个或两个以上第二焊线232，其连接这些第三电极281至这些接指211。这些第二焊线232的第一端232A连接这些接指211，这些第二焊线232的第二端232B连接这些第三电极281。在第四次芯片设置步骤中，第四芯片290面对面设置于该第三芯片280上，该第四芯片290具有两个或两个以上第四电极291，在设置的同时，这些第四电极291接合至这些第二焊线232在这些第三电极281上的第二端232B，以使该第四芯片290经由这些第二焊线232电性连接至该载板210。 
因此，一种依照前述多芯片堆叠方法所制成的多芯片堆叠构造可参阅图6，主要包含该载板210、该第一芯片220、这些第一焊线231以及该第二芯片240。该第一芯片220设置于该载板210上，并借由这些第一焊线231连接该第一芯片220的这些第一电极221至该载板210的这些接指211。该第二芯片240面对面设置于该第一芯片220上，该第二芯片240的这些第二电极241接合至这些第一焊线231在这些第一电极221上的第二端231B，以使该第二芯片240经由这些第一焊线231电性连接至该载板210。在本实施例中，这些第一电极221可为焊垫。这些第二电极241可为金凸块并可利用超声波或热压合方式使其金-金键合于这些第一焊线231的第二端231B，这些第二电极241的部位还可接合至这些第一电极221。封胶体250可形成于该载板210的该粘晶表面212上，以密封该第一芯片220、该第二芯片240以及这些第一焊线231并覆盖这些接指211。这些外接端子270可设置于该载板210的外露表面213。
另一种依照前述多芯片堆叠方法所制成的多芯片堆叠构造可参阅图7，除了第一芯片220’与第二芯片240’，其余主要元件都相同。该第一芯片220’的两个或两个以上第一电极221’可为凸块，该第二芯片240’的两个或两个以上第二电极241’可为焊料凸块并回焊接合于这些第一焊线231。这些第二电极241’可包覆这些第一焊线231在这些第一电极221’上的第二端231B并进一步焊接至这些第一电极221’。 
依照前述多芯片堆叠方法所制成的多芯片堆叠构造可在有限厚度内堆叠更多芯片。如图8所示，在该第二芯片240上可再堆叠该第三芯片280与该第四芯片290并形成两个或两个以上第二焊线232，其芯片堆叠与打线方法可为上述“第一次设置芯片”的步骤12、“打线电性连接”的步骤13与“第二次设置芯片并电性连接”的步骤15的重复操作。 
如图9所示，在不同实施例中可省略“形成填充胶”的步骤14，在依照前述多芯片堆叠方法所制成的一种多芯片堆叠构造中该封胶体250还可填满该第一芯片220与该第二芯片240的间隙。 
第二具体实施例 
依据本发明的第二具体实施例，揭示另一种节约打线工序的多芯片堆叠方法与构造。 
首先，请参阅图10中的A图所示，提供载板310，该载板310具有两个或两个以上接指311。在本实施例中，这些接指311可形成于该载板310的中央区域。 
之后，请参阅图10中的B图及图11所示，利用芯片吸嘴40设置至少一个第一芯片320于该载板310上，在本实施例中，该第一芯片320可为两个或两个以上，这些接指311位于这些第一芯片320之间，使这些接指311可被打线共用，故这些接指311的数量能减少以降低该载板310的成本。如图11所示，每一个第一芯片320具有两个或两个以上第一电极321。这些第一电极321可排列于所属第一芯片320的中央区域。在本实施例中，这些第一电极321可为焊垫。在另一实施例中，如图12所示，另一种第一芯片320’的两个或两个以上第一电极321’可为凸块。 
接着，请参阅图10中的C图及图11所示，借由焊针50打线形成两个或两个以上焊线330，其连接这些第一电极321至这些接指311。如图11所示，这些焊线330的第一端331连接这些接指311，其第二端332连接这些第一电极321。这些第一端331可为结球端，这些第二端332可为线尾端。 
非必要地，在一个实施例中，如图10中的D图所示，该多芯片堆叠方法中还可包含“形成填充胶”的步骤，在这些焊线330形成之后，利用点胶针头60形成填充胶360于该第一芯片320的主动面上。 
之后，请参阅图10中的E图及图11所示，利用该芯片吸嘴40设置至少一个第二芯片340或340’于该第一芯片320上，其中该第二芯片340的主动面朝向该第一芯片320的主动面。该第二芯片340具有两个或两个以上位于其主动面的第二电极341，在设置的同时，这些第二电极341接合至这些焊线330在这些第一电极321上的第二端332，以使该第二芯片340经由这些焊线330电性连接至该载板310。在本实施例中，这些第一电极321与这些第二电极341都可为中央配置。在本实施例中，如图11所示，这些第二电极341可为金凸块并金-金键合于这些焊线330的这些第二端332。在另一实施例中，如图12所示，另一种第二芯片340’的两个或两个以上第二电极341’可为焊料凸块并回焊接合于这些焊线330。再如图12所示，这些第二电极341’可包覆这些焊线330在这 些第一电极321’上的第二端332并进一步焊接至这些第一电极321’。因此，借由上述的工序可减少一半的打线工序与焊线数量，以缩短工序并节省焊线，并增强这些焊线330在第一芯片320或320’上打线端(即第二端332)的接合力，不会有断线与冲线的问题。 
如图10中的F图所示，在设置该第二芯片340之后，可烘烤固化该填充胶360，以使该填充胶360填满该第一芯片320与该第二芯片340的间隙。 
更具体地，如图10中的G图及图11所示，该多芯片堆叠方法中还可包含“形成封胶体”的步骤，封胶体350形成于该载板310上，以密封该第一芯片320、该第二芯片340以及这些焊线330。利用上述的多芯片堆叠方法可以制成一种卡片式或砖块状的多芯片堆叠构造，例如各式记忆卡或是平面栅格阵列(LGA)封装构造等等。 
本发明揭示另一种依前述方法所制成的多芯片堆叠构造。请参阅图13所示，在第二实施例的变化例中，除了第一芯片与第二芯片有所不同之外，该多芯片堆叠构造的主要元件仍与第二实施例的基础例相同，故沿用相同附图标记。该多芯片堆叠构造包含有至少一个第一芯片320A与至少一个第二芯片340A。该第一芯片320A的两个或两个以上第一电极321A与第二芯片340A的两个或两个以上第二电极341A可都为单边配置。该载板310具有两个或两个以上接指311。该第一芯片320A设置于该载板310上。这些焊线330的第一端331连接这些接指311，第二端332连接这些第一电极321A。该第二芯片340A设置于该第一芯片320A上，该第二芯片340A的这些第二电极341A接合至这些焊线330在这些第一电极321A上的第二端332，以使该第二芯片340A经由这些焊线330电性连接至该载板310。填充胶360填满该第一芯片320A与该第二芯片340A的间隙。该封胶体350形成于该载板310上，以密封该第一芯片320A、该第二芯片340A以及这些焊线330。 
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，本发明技术方案范围当依所附权利要求书为准。任何熟悉本专业的技术人员可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施 例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。 

Claims (20)

1.一种节约打线工序的多芯片堆叠方法，其特征在于，其包含：
提供载板，其具有两个或两个以上接指；
设置至少一个第一芯片于该载板上，该第一芯片具有两个或两个以上第一电极；
打线形成两个或两个以上第一焊线，连接所述第一电极至所述接指；以及
设置至少一个第二芯片于该第一芯片上，该第二芯片具有两个或两个以上第二电极，在设置的同时，所述第二电极接合至所述第一焊线在所述第一电极上的一端，以使该第二芯片经由所述第一焊线电性连接至该载板。
2.如权利要求1所述的节约打线工序的多芯片堆叠方法，其特征在于，所述第一焊线为逆打焊线，使所述第一焊线在所述第一电极上的一端为线尾端，以使所述第一焊线的最大弧高远离该第一芯片且不超过该第二芯片。
3.如权利要求1所述的节约打线工序的多芯片堆叠方法，其特征在于，所述第二电极为金凸块并金-金键合于所述第一焊线。
4.如权利要求1所述的节约打线工序的多芯片堆叠方法，其特征在于，所述第二电极为焊料凸块并回焊接合于所述第一焊线，以使所述第二电极包覆所述第一焊线在所述第一电极上的一端并还焊接至所述第一电极。
5.如权利要求1或4所述的节约打线工序的多芯片堆叠方法，其特征在于，所述第一电极为凸块。
6.如权利要求1所述的节约打线工序的多芯片堆叠方法，其特征在于，还包含的步骤为：形成封胶体于该载板上，以密封该第一芯片、该第二芯片以及所述第一焊线。
7.如权利要求1或6所述的节约打线工序的多芯片堆叠方法，其特征在于，还包含以下步骤：在所述第一焊线形成之后，形成填充胶于该第一芯片上；并在设置该第二芯片之后，烘烤固化该填充胶，以使该填充胶填满该第一芯片与该第二芯片的间隙。
8.如权利要求6所述的节约打线工序的多芯片堆叠方法，其特征在于，还包含的步骤为：设置两个或两个以上外接端子于该载板外露于该封胶体的表面。
9.如权利要求1所述的节约打线工序的多芯片堆叠方法，其特征在于，所述第一芯片为两个或两个以上，所述接指位于所述第一芯片之间，并且所述第一焊线共用接合所述接指。
10.如权利要求1所述的节约打线工序的多芯片堆叠方法，其特征在于，还包含的步骤为：
设置第三芯片于该第二芯片上，该第三芯片具有两个或两个以上第三电极；
打线形成两个或两个以上第二焊线，连接所述第三电极至所述接指；以及
设置第四芯片于该第三芯片上，该第四芯片具有两个或两个以上第四电极，在设置的同时，所述第四电极接合至所述第二焊线在所述第三电极上的一端，以使该第四芯片经由所述第二焊线电性连接至该载板。
11.一种节约打线工序的多芯片堆叠构造，其特征在于，其包含：
载板，其具有两个或两个以上接指；
至少一个第一芯片，设置于该载板上，该第一芯片具有两个或两个以上第一电极；
两个或两个以上打线形成的第一焊线，连接所述第一电极至所述接指；以及
至少一个第二芯片，设置于该第一芯片上，该第二芯片具有两个或两个以上第二电极，其中所述第二电极接合至所述第一焊线在所述第一电极上的一端，以使该第二芯片经由所述第一焊线电性连接至该载板。
12.如权利要求11所述的节约打线工序的多芯片堆叠构造，其特征在于，所述第一焊线为逆打焊线，使所述第一焊线在所述第一电极上的一端为线尾端，以使所述第一焊线的最大弧高远离该第一芯片且不超过该第二芯片。
13.如权利要求11所述的节约打线工序的多芯片堆叠构造，其特征在于，所述第二电极为金凸块并金-金键合于所述第一焊线。
14.如权利要求11所述的节约打线工序的多芯片堆叠构造，其特征在于，所述第二电极为焊料凸块并回焊接合于所述第一焊线，以使所述第二电极包覆所述第一焊线在所述第一电极上的一端并还焊接至所述第一电极。
15.如权利要求11或14所述的节约打线工序的多芯片堆叠构造，其特征在于，所述第一电极为凸块。
16.如权利要求11所述的节约打线工序的多芯片堆叠构造，其特征在于，还包含封胶体，形成于该载板上，以密封该第一芯片、该第二芯片以及所述第一焊线。
17.如权利要求11或16所述的节约打线工序的多芯片堆叠构造，其特征在于，还包含填充胶，形成于该第一芯片上，以填满该第一芯片与该第二芯片的间隙。
18.如权利要求16所述的节约打线工序的多芯片堆叠构造，其特征在于，还包含两个或两个以上外接端子，设置于该载板外露于该封胶体的表面。
19.如权利要求11所述的节约打线工序的多芯片堆叠构造，其特征在于，所述第一芯片为两个或两个以上，所述接指位于所述第一芯片之间，并且所述第一焊线共用接合所述接指。
20.如权利要求11所述的节约打线工序的多芯片堆叠构造，其特征在于，还包含：
第三芯片，设置于该载板上，该第三芯片具有两个或两个以上第三电极；
两个或两个以上打线形成的第二焊线，连接所述第三电极至所述接指；以及
第四芯片，设置于该第三芯片上，该第四芯片具有两个或两个以上第四电极，其中所述第四电极接合至所述第二焊线在所述第三电极上的一端，以使该第四芯片经由所述第二焊线电性连接至该载板。
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* Cited by examiner, † Cited by third party
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CN110233419A (zh) * 2018-03-06 2019-09-13 奇景光电股份有限公司 激光二极管的封装结构
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1270417A (zh) * 1999-04-14 2000-10-18 夏普公司 半导体器件及其制造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
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