JPH0590486A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH0590486A
JPH0590486A JP3251524A JP25152491A JPH0590486A JP H0590486 A JPH0590486 A JP H0590486A JP 3251524 A JP3251524 A JP 3251524A JP 25152491 A JP25152491 A JP 25152491A JP H0590486 A JPH0590486 A JP H0590486A
Authority
JP
Japan
Prior art keywords
chip
forming surface
element forming
semiconductor
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3251524A
Other languages
English (en)
Other versions
JP3043484B2 (ja
Inventor
Hideshi Takasu
秀視 高須
Takanori Ozawa
孝典 小澤
Noriyuki Shimoji
規之 下地
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP3251524A priority Critical patent/JP3043484B2/ja
Publication of JPH0590486A publication Critical patent/JPH0590486A/ja
Priority to US08/556,103 priority patent/US5614766A/en
Application granted granted Critical
Publication of JP3043484B2 publication Critical patent/JP3043484B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H01L2224/7825—Means for applying energy, e.g. heating means
    • H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/78301—Capillary
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518—Translational movements
    • H01L2224/85181—Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】 （修正有） 【目的】通常のワイヤボンディング技術を用いつつ、一
パッケージ内に多数の半導体チップを実装できるような
構造をもった半導体チップ接合体を提供する。 【構成】素子形成面がＰ方向を向いた半導体チップ16の
素子形成面に、素子形成面がＱ方向を向いた半導体チッ
プ18が積層され、接続用パッド16S、18Sを介してバンプ
30により電気的に接続されている。この時、チップ16の
素子形成面に設けられたボンディングパッド16Bは露出
した状態である。チップ18の裏面に素子形成面がＰ方向
を向いた半導体チップ20が積層され、接合している。同
様に、チップ20とチップ22は、素子形成面同士電気的に
接続され、チップ22とチップ24は、裏面同士接合されて
いる。またこの時、チップ20の素子形成面に設けられた
ボンディングパッド20Ｂは露出した状態である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に関するも
のであり、特に、一パッケージ内に複数の半導体チップ
を実装する為の半導体チップの構成に関する。
【０００２】
【従来の技術】通常、半導体装置は一パッケージに一半
導体チップを実装し、使用される。しかし、集積度を向
上させる為に、一パッケージ内に複数の半導体チップが
実装されることがある。
【０００３】図５に示すような半導体チップ２、半導体
チップ４、半導体チップ６を一パッケージに実装する場
合を以下に説明する。チップ２、４、６は、図に示され
た容積比であるものとする。また、それぞれ基板８表面
に素子部10が形成されている。
【０００４】まず、チップ２の素子形成面にボンディン
グ用パッド２Ｂを形成する（図６Ａ）。チップ２の素子
形成面と、ボンディングパッド４Ｂが形成されたチップ
４の裏面をエポキシ樹脂等の非導電性接着剤15で接着さ
せる（図６Ｂ）。さらに、チップ４の素子形成面とボン
ディングパッド６Ｂが形成されたチップ６の裏面を同様
に接着剤で接着させる（図６Ｃ）。
【０００５】次に、このようにして形成された半導体チ
ップ接合体14は、セラミックパッケージ12にマウントさ
れる（図７参照）。次に、通常のワイヤボンディング技
術により、ケース上で半導体チップ接合体14のパッド
と、チップを取囲む外縁部の導体端子とがワイヤ（通常
はアルミニウム線）でボンディングされる（図示せ
ず）。
【０００６】この後、パッケージにキャップをかぶせ、
溶着密封される（図示せず）。
【０００７】また、複数のチップを一パッケージに実装
する他の方法に、ＴＡＢを利用した新しいパッケージに
よる実装方法がある（日経マイクロデバイス1991年、4
月、80頁）。
【０００８】この方法は、二つの半導体チップ３、５を
裏面同士が対向した状態で封止し、ＴＡＢ７を用いてパ
ッケージ９のリードフレーム11に接続する方法である
（図８参照）。
【０００９】以下にチップとリードフレームとを電気的
に接続するボンディング工程について説明する。チップ
３、５とリードフレーム11は、ＴＡＢ７を介して接続さ
れる。ＴＡＢ７の一端はチップ３に設けられたAuバンプ
13を用いてチップ３に接続される。次にそのＴＡＢ７の
もう一端をリードフレーム11の片側に取り付ける。次
に、リードフレーム11は裏返にされ、リードフレーム11
の反対側とチップ５とをチップに設けられたAuバンプ13
を介して上述の様にＴＡＢ７を用いて接続される。以下
同様な工程が繰り返し行われる。
【００１０】上記の様な方法を用いて、複数の半導体チ
ップを小形なパッケージに実装することができる。
【００１１】
【発明が解決しようとする課題】しかしながら、上記の
様な従来の高密度実装には次のような問題点があった。
図６に示した方法においては、通常のワイヤボンディン
グ技術を用いる為重ねられるチップの面積は、下位に位
置するチップの面積より小さいことが必要であった。従
って、高密度実装という点で限界があった。
【００１２】また、図８に示したＴＡＢを利用した新し
いパッケージによる実装方法においては、実装の集積度
という点においては優れているが、通常のワイヤボンデ
ィング技術を用いることができず、ボンディング工程が
複雑であるという問題点があった。
【００１３】よって、本発明は、上記の様な問題点を解
決し、通常のワイヤボンディングにより多数の半導体チ
ップを一パッケージに実装できるよう合体された半導体
チップを提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明の係る半導体装置
は、素子形成面と裏面とを有する半導体チップを２以上
積層して形成される半導体装置であって、各半導体チッ
プは、順次素子形成面を第一の方向、第二の方向に向か
せることにより素子形成面同士、裏面同士を対向させて
積層され、かつ第一の方向を向いた半導体チップの素子
形成面には、ボンディングパッド、接続用パッドが、第
二の方向を向いた半導体チップの素子形成面には、接続
用パッドが設けられ、素子形成面が第一の方向を向いた
前記半導体チップのボンディングパッドを露出させるよ
うに、素子形成面が第二の方向を向いた前記半導体チッ
プは積層され、素子形成面が第一の方向を向いた前記半
導体チップと素子形成面が第二の方向を向いた前記半導
体チップとはそれぞれの前記接続用パッドを介して電気
的に接続されることを特徴としている。
【００１５】
【作用】本発明に係る半導体装置では、半導体チップの
素子形成面の向きを順次変えてチップを積層しているか
ら、多数のチップを小容積で合体させることができる。
また、素子形成面が第一の方向を向いた半導体チップに
設けられたボンディングパッドは露出しているから、通
常のワイヤボンディング技術で複数のチップをパッケー
ジのリードフレームにボンディングすることができる。
【００１６】
【実施例】本発明の一実施例による半導体装置のチップ
接合体の構成を図１に示す。なお、Ａは、チップ接合体
の正面図であり、Ｂは、ＡをＱ方向から見た図である。
【００１７】この半導体装置は、素子形成面と裏面を有
する５個の半導体チップを備えている。半導体チップ1
6、20、24には、素子形成面にボンディングパッド及び
接続用パッドが設けられている。また、チップ18、22に
は、素子形成面に接続用パッドが設けられている。
【００１８】図１に示すように、半導体チップ16の素子
形成面は第一の方向であるＰ方向を向いている。チップ
16の素子形成面に、素子形成面が第二の方向であるＱ方
向を向いている半導体チップ18が積層され、チップ16と
チップ18は接続用パッドを介してバンプ30により電気的
に接続されている。つまり、チップ16とチップ18は素子
形成面同士が対向している。この時、チップ16の素子形
成面に設けられたボンディングパッド16Ｂは露出した状
態である。さらに、チップ18の裏面に素子形成面がＰ方
向を向いた半導体チップ20が積層され、接合している。
つまり、チップ18とチップ20は、裏面同士が対向してい
る。
【００１９】同様に、チップ20とチップ22は素子形成面
同士で電気的に接続され、チップ22とチップ24は裏面同
士接合されている。またこの時、チップ20の素子形成面
に設けられたボンディングパッド20Ｂは露出した状態で
ある。
【００２０】上記の様に複数のチップを積層した構造で
は、多数のチップが占める容積が小さい為、高密度実装
が可能である。さらに、後述される通常のワイヤボンデ
ィング技術で、ボンディングすることができる。
【００２１】図１に示した構造をもつ半導体装置の製造
方法を図２、図３、図４に基づいて示す。なお、図２及
び図３のＡ〜Ｆの各々において右側の図は正面図であ
り、左側の図は右側の図をＱの方向から見た図である。
【００２２】半導体チップ16の素子形成面にボンディン
グ用パッド16Ｂと接続用パッド16Ｓが形成される（図２
Ａ）。チップ16の素子形成面の接続用パッド16Ｓに導電
性バンプ30を形成する（図２Ｂ）。チップ18の素子形成
面の接続用パッド18Ｓを導電性バンプ30を介して接続用
パッド16Ｓに接続する（図２Ｃ）。チップ18とチップ20
の裏面同士をチップ接続用接着剤29を用いて接着する
（図３Ｄ）。同様にチップ20の素子形成面の接続用パッ
ド20Ｓにバンプ30を形成し、チップ22の素子形成面の接
続用パッド22Ｓと接続用パッド２０Ｓとを導電性バンプ
30を介して接続する（図３Ｅ）。さらに、チップ22とチ
ップ24の裏面同士をチップ接続用接着剤29を用いて接着
する（図３Ｆ）。
【００２３】この様にして形成された半導体チップ接合
体32は、セラミックパッケージにマウントされる（図７
参照）。次に、通常の超音波ワイヤボンディング技術に
より、パッケージのリードフレームと接続される。通常
の超音波ワイヤボンディング方法を以下に説明する。
【００２４】図４のＡ〜Ｆに示すように、キャピラリ35
等を用いて行われる。半導体チップ34上に設けられたパ
ッド36にワイヤ38をボンディングし、続いて外縁部端子
40にワイヤ38をボンディングする。最後に、カッタ42で
ワイヤ38は切断される（図４Ｆ参照）。この様に、チッ
プの素子形成面からワイヤボンディングできるので、容
易に行うことができる。
【００２５】この後、パッケージにキャップがかぶせら
れ、溶着密封される（図示せず）。
【００２６】
【発明の効果】本発明に係る半導体装置では、半導体チ
ップの素子形成面の向きを順次変えてチップを積層して
いるから、多数の半導体チップを一パッケージ内に実装
することができる。
【００２７】さらに、電気的に独立した各チップのボン
ディングパッドは露出しており、通常のワイヤボンディ
ング技術でボンディングすることができる。従って、製
造工程が簡単であり、容易に製造することができる。
【００２８】すなわち、通常のワイヤボンディング技術
を用いて、多数の半導体チップを一パッケージに実装す
ることができる。
【図面の簡単な説明】
【図１】Ａは、本発明の一実施例による半導体装置のチ
ップ接合体の正面図であり、Ｂは、ＡをＱ方向から見た
図である。
【図２】本発明の一実施例によるチップ接合体32の製造
工程を示す図である。
【図３】本発明の一実施例によるチップ接合体32の製造
工程を示す図である。
【図４】通常のワイヤボンディングの方法を示す図であ
る。
【図５】容積の異なる半導体チップを示す図である。
【図６】従来の半導体装置のチップ接合体14の製造工程
を示す図である。
【図７】チップ接合体をセラミックパッケージにマウン
トした状態を示す図である。
【図８】従来の実装方法によりパッケージ内に収納され
た複数の半導体チップの断面図である。
【符号の説明】
16、20、24・・・素子形成面がＰ方向を向いた半導体チッ
プ 18、22・・・素子形成面がＱ方向を向いた半導体チップ 16B、20B、24B・・・ボンディング用パッド 16S、18S、20S、22S・・・接続用パッド

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】素子形成面と裏面とを有する半導体チップ
    を２以上積層して形成される半導体装置であって、 各半導体チップは、順次素子形成面を第一の方向、第二
    の方向に向かせることにより素子形成面同士、裏面同士
    を対向させて積層され、 かつ第一の方向を向いた半導体チップの素子形成面に
    は、ボンディングパッド、接続用パッドが、第二の方向
    を向いた半導体チップの素子形成面には、接続用パッド
    が設けられ、 素子形成面が第一の方向を向いた前記半導体チップのボ
    ンディングパッドを露出させるように、素子形成面が第
    二の方向を向いた前記半導体チップは積層され、 素子形成面が第一の方向を向いた前記半導体チップと素
    子形成面が第二の方向を向いた前記半導体チップとはそ
    れぞれの前記接続用パッドを介して電気的に接続される
    ことを特徴とする半導体装置。
JP3251524A 1991-09-30 1991-09-30 半導体装置 Expired - Fee Related JP3043484B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP3251524A JP3043484B2 (ja) 1991-09-30 1991-09-30 半導体装置
US08/556,103 US5614766A (en) 1991-09-30 1995-11-09 Semiconductor device with stacked alternate-facing chips

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3251524A JP3043484B2 (ja) 1991-09-30 1991-09-30 半導体装置

Publications (2)

Publication Number Publication Date
JPH0590486A true JPH0590486A (ja) 1993-04-09
JP3043484B2 JP3043484B2 (ja) 2000-05-22

Family

ID=17224095

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3251524A Expired - Fee Related JP3043484B2 (ja) 1991-09-30 1991-09-30 半導体装置

Country Status (1)

Country Link
JP (1) JP3043484B2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6100594A (en) * 1998-01-14 2000-08-08 Sharp Kabushiki Kaisha Semiconductor device and method of manufacturing the same
US6355963B1 (en) 1994-11-16 2002-03-12 Matsushita Electric Industrial Co., Ltd. MOS type semiconductor device having an impurity diffusion layer
US6452279B2 (en) 2000-07-14 2002-09-17 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
FR2873853A1 (fr) * 2004-07-27 2006-02-03 St Microelectronics Sa Dispositif electronique comprenant plusieurs plaquettes de circuits empilees et procede de realisation d'un tel dispositif
US7015063B2 (en) 1998-03-31 2006-03-21 Micron Technology, Inc. Methods of utilizing a back to back semiconductor device module
US7037752B2 (en) 2002-12-27 2006-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7112468B2 (en) 1998-09-25 2006-09-26 Stmicroelectronics, Inc. Stacked multi-component integrated circuit microprocessor

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6355963B1 (en) 1994-11-16 2002-03-12 Matsushita Electric Industrial Co., Ltd. MOS type semiconductor device having an impurity diffusion layer
USRE38806E1 (en) * 1998-01-14 2005-10-04 Sharp Kabushiki Kaisha Semiconductor device and method of manufacturing the same
US6229217B1 (en) 1998-01-14 2001-05-08 Sharp Kabushiki Kaisha Semiconductor device and method of manufacturing the same
US6352879B1 (en) 1998-01-14 2002-03-05 Sharp Kabushiki Kaisha Semiconductor device and method of manufacturing the same
US6100594A (en) * 1998-01-14 2000-08-08 Sharp Kabushiki Kaisha Semiconductor device and method of manufacturing the same
US7057291B2 (en) * 1998-03-31 2006-06-06 Micron Technology, Inc. Methods for securing vertically mountable semiconductor devices in back-to back relation
US7015063B2 (en) 1998-03-31 2006-03-21 Micron Technology, Inc. Methods of utilizing a back to back semiconductor device module
US7282789B2 (en) 1998-03-31 2007-10-16 Micron Technology, Inc. Back-to-back semiconductor device assemblies
US7112468B2 (en) 1998-09-25 2006-09-26 Stmicroelectronics, Inc. Stacked multi-component integrated circuit microprocessor
US6452279B2 (en) 2000-07-14 2002-09-17 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US7037752B2 (en) 2002-12-27 2006-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7863754B2 (en) 2002-12-27 2011-01-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
FR2873853A1 (fr) * 2004-07-27 2006-02-03 St Microelectronics Sa Dispositif electronique comprenant plusieurs plaquettes de circuits empilees et procede de realisation d'un tel dispositif

Also Published As

Publication number Publication date
JP3043484B2 (ja) 2000-05-22

Similar Documents

Publication Publication Date Title
KR100497974B1 (ko) 반도체 장치 및 그 제조 방법
US5614766A (en) Semiconductor device with stacked alternate-facing chips
US5347429A (en) Plastic-molded-type semiconductor device
KR100445073B1 (ko) 듀얼 다이 패키지
JP2603636B2 (ja) 半導体装置
JPH09246465A (ja) Ｌｏｃ型半導体チップの積層チップパッケージ
JPH05109975A (ja) 樹脂封止型半導体装置
JP2002222889A (ja) 半導体装置及びその製造方法
JPS63249345A (ja) フレキシブル搭載基板
JPH11177020A (ja) 半導体実装構造およびその実装方法
JPH06244360A (ja) 半導体装置
JP2000101016A (ja) 半導体集積回路装置
JP2001035998A (ja) ウェーハレベルスタックパッケージ及びその製造方法
US7126209B2 (en) Lead frame, resin-encapsulated semiconductor device, and method of producing the same
JPH0590486A (ja) 半導体装置
JP3670625B2 (ja) 半導体装置およびその製造方法
JP2001332580A (ja) 半導体装置及びその製造方法
US5728247A (en) Method for mounting a circuit
JPH1140601A (ja) 半導体装置の構造
JPH10335366A (ja) 半導体装置
JP2001110981A (ja) 半導体装置及びその製造方法
JP2788011B2 (ja) 半導体集積回路装置
JP3965767B2 (ja) 半導体チップの基板実装構造
JPS5930538Y2 (ja) 半導体装置
JP2004207757A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100310

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100310

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110310

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees