FR2873853A1 - Dispositif electronique comprenant plusieurs plaquettes de circuits empilees et procede de realisation d'un tel dispositif - Google Patents

Dispositif electronique comprenant plusieurs plaquettes de circuits empilees et procede de realisation d'un tel dispositif Download PDF

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Abstract

Un dispositif électronique comprend deux plaquettes de circuits intégrés (10, 30) empilées selon une direction d'empilement (D) sensiblement perpendiculaire auxdites plaquettes. Un espaceur (20) est disposé entre les deux plaquettes, pour permettre l'agencement de fils de connexion électrique (110) sur une face de l'une des deux plaquettes (10) orientée vers l'autre plaquete (30). L'espaceur (20) une plaquette de circuit intégré supplémentaire, de sorte que chaque segment d'épaisseur de l'empilement est associé à une fonction électronique. Un niveau d'intégration supérieur du dispositif est ainsi obtenu.

Description

DISPOSITIF ELECTRONIQUE COMPRENANT PLUSIEURS PLAQUETTES
DE CIRCUITS EMPILEES ET PROCEDE DE REALISATION D'UN TEL
DISPOSITIF
La présente invention concerne un dispositif électronique comprenant plusieurs plaquettes de circuits intégrés empilées. Elle concerne aussi un procédé de réalisation d'un tel dispositif.
Il est connu d'empiler plusieurs plaquettes de circuits électroniques intégrés au dessus d'un substrat. Cela permet notamment de réduire la surface du substrat, et donc aussi son prix, par rapport au cas d'une disposition des plaquettes les unes à côté des autres sur un substrat commun. En outre, le boîtier d'encapsulation des plaquettes sur le substrat possède aussi un volume réduit, ce qui contribue à réduire encore le prix du dispositif qui comprend les plaquettes.
La figure 1 illustre une telle configuration connue d'un dispositif électronique à deux plaquettes de circuits intégrés empilées. D est la direction d'empilement des plaquettes au dessus du substrat 100. La plaquette la plus proche du substrat 100, appelée plaquette inférieure et référencée 10, est collée au substrat 100. Elle est en outre connectée électriquement au substrat 100 par des fils métalliques 110. Ces fils relient des bornes de liaison électrique ( bonding pads en anglais) 11 disposées dans une zone périphérique de la plaquette 10, sur la surface de la plaquette 10 opposée au substrat 100, à des bornes de liaison électrique 101 du substrat 100.
Afin de pouvoir disposer les extrémités des fils de liaison 110 sur la plaquette inférieure 10, un dégagement est nécessaire au dessus des bornes de liaison électrique 11. Grâce à ce dégagement, les fils 110 peuvent être soudés sur les bornes 11 de la plaquette 10, et courbés en direction du substrat 100 par dessus le bord périphérique de la plaquette 10.
Lorsque la plaquette supérieure, référencée 30, est de dimensions sensiblement identiques à celles de la plaquette inférieure 10, ou est plus grande que cette dernière, un tel dégagement est obtenu en interposant un espaceur 20 entre les plaquettes 10 et 30, afin de les écarter l'une de l'autre.
L'espaceur 20 présente des dimensions parallèles au substrat 100 qui sont plus petites que celles de la plaquette 10, de sorte que le retrait du bord périphérique de l'espaceur 20 par rapport à la zone périphérique de la plaquette 10 qui porte les bornes 11 constitue le dégagement désiré. Ce dégagement est noté G sur la figure 1. La hauteur du dégagement G correspond sensiblement à l'épaisseur de l'espaceur 20. Elle doit être supérieure à l'épaisseur des soudures des fils 110 sur les bornes 11 ajoutée à la hauteur nécessaire pour courber les fils 110. L'espaceur 20 est par ailleurs collé aux plaquettes 10 et 20.
Mais l'introduction de l'espaceur 20 nécessite d'augmenter l'épaisseur du boîtier d'encapsulation du dispositif, référencé 200. La quantité de matière nécessaire pour former ce boîtier est donc accrue, et il en résulte une augmentation du prix du dispositif.
En outre, à cause de l'espaceur 20, la miniaturisation du dispositif est limitée, notamment selon la direction D d'empilement des plaquettes, sans que le surcroît d'épaisseur du dispositif dû à l'espaceur 20 soit associé à une fonction électronique supplémentaire. Cela constitue un inconvénient important lorsque le dispositif est destiné à être incorporé à un appareil de petites dimensions, tel qu'un terminal de communication mobile, un assistant personnel, un ordinateur portable, un appareil photographique numérique, etc..
Un but de la présente invention consiste donc à pallier les inconvénients cités ci-dessus.
L'invention propose un dispositif électronique qui comprend: - une plaquette de circuit intégré inférieure et une plaquette de circuit 25 intégré supérieure, empilées selon une direction d'empilement sensiblement perpendiculaire auxdites plaquettes; - au moins un fil de connexion électrique ayant une extrémité liée à une borne de liaison de la plaquette inférieure située en périphérie d'une face de ladite plaquette inférieure orientée vers la plaquette 30 supérieure; un espaceur disposé entre les plaquettes inférieure et supérieure et sensiblement parallèlement à celles-ci, ledit espaceur ayant un bord périphérique en retrait, perpendiculairement à ladite direction d'empilement, par rapport à la borne de liaison de la plaquette inférieure; et - des premiers moyens de fixation agencés entre la plaquette inférieure et 5 l'espaceur d'une part, et des seconds moyens de fixation agencés entre l'espaceur et la plaquette supérieure d'autre part.
Selon l'invention, l'espaceur est une plaquette de circuit intégré supplémentaire.
Dans le cadre de l'invention, on entend par plaquette de circuit intégré une petite plaque de matériau semiconducteur, en général de silicium, sur laquelle sont réalisées des zones actives et/ou des connexions électriques servant à former un circuit électronique intégré.
Ainsi, des composants électroniques sont placés dans le surcroît d'épaisseur du dispositif provoqué par l'espaceur. Ce surcroît d'épaisseur n'est donc pas inutile par rapport à la fonction du dispositif électronique, puisque les composants électroniques de l'espaceur contribuent à cette fonction.
La disposition de composants électroniques dans l'espaceur permet, pour une fonction identique du dispositif, de réduire le nombre de composants contenus dans les plaquettes inférieure et supérieure. Celles-ci peuvent alors présenter des dimensions perpendiculairement à la direction d'empilement qui sont plus petites, ce qui permet une augmentation du niveau d'intégration du dispositif. Le dispositif est alors moins encombrant; en outre son prix est réduit, en tant que conséquence du niveau d'intégration accru.
Selon un mode de réalisation préféré de l'invention, les premiers moyens de fixation comprennent des moyens de liaison électrique de ladite plaquette supplémentaire à la plaquette inférieure. Ainsi, aucun encombrement supplémentaire n'est provoqué par les liaisons électriques de la plaquette supplémentaire, puisque celles-ci sont incorporées dans les moyens de fixation de l'espaceur à la plaquette inférieure. En outre, les étapes de réalisation du dispositif consistant, d'une part, à fixer l'espaceur sur le plaquette inférieure et, d'autre part, à connecter électriquement la plaquette de l'espaceur à la plaquette inférieure, sont réunies en une étape unique. Il en résulte une réduction du temps de fabrication et du prix du dispositif électronique.
En particulier, les moyens de liaison électrique de ladite plaquette supplémentaire à la plaquette inférieure peuvent comprendre des billes de soudure reliant des bornes de liaison électrique respectives de la plaquette inférieure et de ladite plaquette supplémentaire. La méthode connue de réalisation de liaisons électriques entre deux plaquettes de circuits intégrés par billes de soudure, ou bumps en anglais, peut alors être utilisée pour fixer l'espaceur à la plaquette inférieure. L'équipement de production nécessaire pour connecter l'espaceur à la plaquette inférieure est donc disponible commercialement.
L'invention concerne en outre un procédé de réalisation d'un dispositif électronique qui comprend les étapes suivantes, dans un ordre quelconque: a- fixation, sur une première plaquette circuit intégré, d'une deuxième plaquette de circuit intégré, lesdites première et deuxième plaquettes étant empilées sensiblement perpendiculairement à une direction d'empilement, la deuxième plaquette ayant un bord périphérique en retrait, perpendiculairement à ladite direction d'empilement, par rapport à une borne de liaison de la première plaquette située en périphérie d'une face de ladite première plaquette orientée vers la seconde plaquette; bfixation d'une extrémité d'un fil de liaison électrique sur ladite borne de liaison de la première plaquette, et c- fixation d'une troisième plaquette de circuit intégré sur la deuxième 25 plaquette, d'un côté de ladite deuxième plaquette opposé à ladite première plaquette.
Eventuellement, l'étape a peut être exécutée après l'étape b. L'accès à la borne de liaison de la première plaquette pour fixer l'extrémité du fil de liaison est alors plus dégagé. En effet, dans ce cas, l'accès n'est pas encore limité par la troisième plaquette.
Avantageusement, l'étape a est exécutée avant l'étape c. Un tel ordre des étapes peut faciliter l'alignement des plaquettes lors de leur fixation deux à deux. En outre, lorsque la deuxième plaquette est fixée sur la première plaquette au moyen de liaisons électriques reliant ces deux plaquettes, la fixation en premier lieu de ces deux plaquettes l'une avec l'autre peut permettre d'éviter que des décharges électrostatiques n'endommagent les circuits de ces plaquettes lors du procédé de réalisation du dispositif.
Dans le cas où les première et deuxième plaquettes sont fixées entre elles par des liaisons électriques, ces liaisons comprennent de préférence des billes de soudure disposées entre des bornes de liaison électrique respectives desdites première et deuxième plaquettes.
La troisième plaquette peut être fixée sur la deuxième plaquette par des moyens de fixation comprenant une portion d'un matériau adhésif. De tels moyens peuvent être, par exemple, une goutte de colle ou un matériau adhésif enduit de colle sur ses deux faces, disposé entre les deuxième et troisième plaquettes.
L'invention concerne enfin un appareil comprenant un dispositif électronique tel que décrit précédemment. Grâce au niveau d'intégration supérieur du dispositif, l'appareil peut être lui-même de dimensions réduites et d'un coût de fabrication inférieur. Ceci est particulièrement avantageux pour des appareils tels qu'un terminal de communication mobile, un appareil photographique numérique, etc. D'autres particularités et avantages de la présente invention apparaîtront dans la description ciaprès de deux exemples de réalisation non limitatifs, en référence aux dessins annexés, dans lesquels: - la figure 1, déjà décrite, est une section d'un dispositif électronique à 25 deux plaquettes de circuits intégrés empilées, selon une configuration connue, et - les figures 2 et 3 sont des sections respectives de deux dispositifs électroniques à plaquettes de circuits intégrés empilées selon la présente invention.
Dans ces figures, pour raison de clarté, les dimensions des différents éléments représentés ne sont pas en proportion avec leurs dimensions réelles.
Ces figures sont des vues en coupe d'un substrat sensiblement plan, considérées dans un plan perpendiculaire à la surface du substrat. Le substrat est placé dans la partie inférieure de chaque figure, et D désigne une direction perpendiculaire à la surface du substrat, orientée vers le haut des figures. Dans la suite, les termes sur , sous , inférieur et supérieur sont utilisés en référence avec cette orientation. Par ailleurs, sur toutes les figures, des références identiques correspondent à des éléments identiques ou ayant des fonctions identiques.
Dans ce qui suit, les étapes élémentaires de procédé de fabrication d'un dispositif électronique connues de l'Homme du métier ne sont pas décrites en détail. On s'attache seulement à décrire une succession d'étapes élémentaires qui permet de réaliser un dispositif électronique selon l'invention.
Dans la figure 2, la référence 100 désigne encore le substrat sur lequel est réalisé le dispositif électronique. Un tel substrat est parfois appelé laminate . De façon connue, il comprend, sur ses faces supérieure et inférieure, des pistes de cuivre gravées et isolées les unes des autres. Ces pistes relient des bornes de liaison électrique 101, 103 disposées sur la face supérieure du substrat 100 à des plots de connexion 104. Des dimensions du substrat 100 dans un plan perpendiculaire à la direction D sont, par exemple, 6 mm x 6 mm.
Les plaquettes de circuits intégrés 10, 20 et 30 sont fabriquées de façon usuelle. Notamment, elles peuvent chacune être découpées dans un disque de silicium sur lequel un grand nombre de telles plaquettes ont été élaborées simultanément. Chaque plaquette 10, 20, 30 possède une épaisseur d'environ 0,3 mm. Les plaquettes 10 et 30 ont par exemple pour grandes dimensions 5 mm x 5mm, et la plaquette 20 a pour grandes dimensions 3,5 mm x 3,5 mm. Une face active de chacune des plaquettes 10, 20, 30 porte des composants électroniques intégrés, connectés entre eux conformément à un schéma électrique du circuit électronique correspondant. La face active de chacune des plaquettes 10, 20, 30 porte en outre des bornes de liaison électrique destinées à recevoir des éléments de liaison électrique de cette plaquette à des bornes extérieures à celle-ci.
La plaquette 10 est collée sur la face supérieure du substrat 100 au moyen d'une couche de colle 111. Alternativement, la colle peut être remplacée par un autre matériau adhésif. Lors de cette fixation de la plaquette 10 sur le substrat 100, la face active de la plaquette 10 est orientée vers le haut, tel que défini par la direction D représentée. Le substrat 100 portant la plaquette 10 est alors chauffé d'une façon appropriée pour durcir complètement la résine de fixation.
La face supérieure de la plaquette 10 ainsi fixée sur le substrat 100 comporte des bornes de liaison électrique 11 réparties à proximité de son bord périphérique. Des bornes de liaison électrique 12 sont aussi prévues dans une partie centrale de la face active de la plaquette 10.
Un fil métallique 110 de liaison électrique est alors installé entre chaque borne 11 de la plaquette 10 et une borne 101 du substrat 100. Des extrémités de chaque fil 110 sont soudées respectivement sur les bornes 11 et 101 correspondantes. Un tel câblage peut être effectué selon la technique connue de wirebonding , pour laquelle des outils industriels sont disponibles commercialement.
La plaquette de circuit 20 est alors retournée, face active vers le bas, et amenée au dessus de la plaquette 10. Etant donné les dimensions respectives, perpendiculairement à la direction D, des plaquettes 10 et 20, le bord périphérique de la plaquette 20 est en retrait par rapport au bord périphérique de la plaquette 10, sur au moins un côté du dispositif électronique. La figure 2 représente une configuration du dispositif selon laquelle la plaquette 20 est placée au dessus d'une portion centrale de la plaquette 10, de sorte qu'un dégagement G apparaît tout autour de la plaquette 20, au dessus d'une zone périphérique de la plaquette 10 qui possède une largeur de 0,75 mm dans l'exemple considéré ici. Les bornes 11 de la plaquette 10 sont situées dans cette zone périphérique. Le dégagement G permet alors d'approcher la plaquette 20 de la plaquette 10, entre les fils de liaison électrique 110 situés de part et d'autre de la plaquette 10, sans toucher ceux-ci.
3o La face active de la plaquette 20 comporte aussi des bornes de liaison électrique, référencées 22. Les bornes 12 et 22, respectivement des plaquettes 10 et 20, sont disposées de sorte que, lorsque la plaquette 20 est retournée au dessus de la plaquette 10, les faces actives respectives étant en regard l'une de l'autre, chaque borne de liaison 22 vient en aplomb d'une borne de liaison 12. La plaquette 20 est alors fixée dans cette position sur la plaquette 10, par des billes de soudure de dimensions réduites 21, ou bumps , déposées sur chaque borne 22 et enduites d'un flux collant. Lorsqu'un bump 21 est ainsi soudé sur chaque borne 22 de la plaquette 20 orientée face active vers le bas, la plaquette 20 est approchée de la face supérieure de la plaquette 10 jusqu'à ce que chaque bump 21 colle à la borne 12 correspondante. Les plaquettes 10 et 20 sont alors chauffées pour fondre chaque bump 21 qui mouille alors la o borne 12 correspondante de la plaquette 10. Les bumps 21 sont ensuite refroidis de sorte que les soudures deviennent solides. La plaquette 20 est alors fixée rigidement sur la plaquette 10, chaque bump 21 contribuant à lier rigidement les deux plaquettes 10 et 20 l'une à l'autre, et réalisant simultanément une connexion électrique. Une telle technique d'assemblage de deux plaquettes de circuits intégrés est connue sous la dénomination Flip Chip , et les outils industriels nécessaires pour la mettre en oeuvre sont aussi disponibles commercialement.
La plaquette 30 est alors collée sur la face supérieure de la plaquette 20, en orientant la face active de la plaquette 30 vers le haut. Ce collage peut être effectué selon le même procédé que celui mis en oeuvre pour fixer la plaquette 10 sur le substrat 100, en utilisant une portion de matériau adhésif 23. Sur la figure 2, la plaquette 30 est placée d'une façon centrée par rapport aux plaquettes 10 et 20.
Les bornes de liaison électrique 31 de la plaquette 30 sont réparties à proximité de la périphérie de la face active de la plaquette 30. Ces bornes 31 sont alors reliées électriquement à des bornes 103 du substrat 100 par des fils métalliques 130. La technique de wirebonding peut de nouveau être utilisée pour installer les fils 130.
Le boîtier 200 est alors réalisé en recouvrant avec un moule le substrat 100 portant les plaquettes 10, 20 et 30 empilées de la façon qui vient d'être décrite. Un liquide polymérisable est alors injecté entre le substrat 100 et le moule. Ce liquide pénètre entre les fils 110 et 130, ainsi qu'entre les fils 110, et les plaquettes 10, 20, 30, de façon à noyer les fils et les plaquettes. Le liquide est ensuite polymérisé par chauffage et le moule est retiré. Le substrat et l'ensemble du dispositif électronique sont alors regroupés en un bloc compact et étanche.
Pour une production en grande série de dispositifs électroniques, les étapes de procédé décrites ci-dessus sont exécutées avec une plaque de substrat 100 de grandes dimensions, sur laquelle sont réalisés un grand nombre d'empilements de plaquettes 10, 20 et 30. Les empilements sont disposés sur la plaque de substrat 100 les uns à côté des autres, par exemple selon un agencement matriciel. Des intervalles de séparation sont ménagés entre deux colonnes adjacentes d'empilements et entre deux rangées adjacentes d'empilements. Les plaquettes 10, 20 et 30 de chaque empilement sont reliées électriquement à des bornes correspondantes de la plaque de substrat 100 par des ensembles de fils 110 et 130 respectifs. Le moulage du boîtier 200 est effectué sur l'ensemble de la plaque de substrat 100, en utilisant un moule unique dont les dimensions correspondent à celles de la plaque de substrat 100. La plaque encapsulée ainsi obtenue est alors découpée au niveau des intervalles de séparation entre les rangées et les colonnes d'empilements. Chaque empilement de plaquettes, avec le morceau de plaque de substrat 100 qui lui est associé, est ainsi séparé des autres empilements et constitue un dispositif électronique indépendant. Une production en grande série des dispositifs est obtenue de cette façon.
Enfin, chaque dispositif électronique est assemblé au sein d'un appareil destiné à incorporer ce dispositif. Cet assemblage comprend notamment la réalisation de liaisons électriques entre les plots 104 du substrat 100 et des plots correspondants de l'appareil (non représentés) prévus dans un support S du dispositif électronique. De façon connue, ces liaisons peuvent être réalisées au moyen de boules de soudure 105 disposées entre les plots 104 du dispositif électronique et les plots du support S. Selon une variante du dispositif électronique à plaquettes empilées décrit en détail plus haut, et du procédé de réalisation correspondant, une quatrième plaquette de circuit intégré peut être ajoutée à l'empilement des plaquettes 10, 20 et 30. Cette quatrième plaquette de circuit intégré, référencée 40 sur la figure 3, est fixée sur la plaquette supérieure de l'empilement, ou troisième plaquette 30, d'un côté de la plaquette 30 opposé à la plaquette inférieure de l'empilement, ou première plaquette 10. La plaquette 40 peut notamment être fixée à la plaquette 30 par des bumps 43 qui relient entre elles des bornes de liaison électrique 32 et 42 appartenant respectivement aux plaquettes 30 et 40.
Les dimensions de la plaquette 40 perpendiculairement à la direction D sont avantageusement inférieures aux dimensions correspondantes de la plaquette 30. Ainsi, un dégagement G' peut être aménagé au dessus d'une zone périphérique de la surface supérieure de la plaquette 30, dans laquelle sont situées les bornes de liaison 31. Grâce au dégagement G', l'agencement de la plaquette 40 est compatible avec la disposition des fils 130 qui relient la face supérieure de la plaquette 30 aux bornes 103 du substrat 100.
Enfin, il est entendu que de nombreuses modifications peuvent être apportées à l'invention telle que décrite en détail ci-dessus. En particulier, certaines étapes de fixation d'une plaquette particulière avec une autre plaquette de l'empilement, de même que certaines étapes de réalisation de liaisons électriques, peuvent être exécutées selon un ordre différent de celui présenté. De tels changements dans l'ordre des étapes du procédé peuvent permettre notamment, en fonction des appareils utilisés pour exécuter ces étapes, un alignement plus précis entre les plaquettes ou un accès plus facile jusqu'à certaines bornes de liaison électrique pour réaliser des soudures. Cela peut aussi permettre d'éviter l'apparition de décharges électrostatiques, qui pourraient endommager le dispositif lors de sa réalisation.

Claims (14)

  1. -11-REVENDICATIONS 1. Dispositif électronique comprenant:
    - une plaquette de circuit intégré inférieure (10) et une plaquette de circuit intégré supérieure (30), empilées selon une direction d'empilement (D) sensiblement perpendiculaire auxdites plaquettes; - au moins un fil de connexion électrique (110) ayant une extrémité liée à une borne de liaison de la plaquette inférieure (10) située en périphérie d'une face de ladite plaquette inférieure orientée vers la plaquette supérieure; - un espaceur (20) disposé entre les plaquettes inférieure (10) et supérieure (30) et sensiblement parallèlement à celles-ci, ledit espaceur ayant un bord périphérique en retrait, perpendiculairement à ladite direction d'empilement (D), par rapport à la borne de liaison de la plaquette inférieure; et - des premiers moyens de fixation (21) agencés entre la plaquette inférieure et l'espaceur d'une part, et des seconds moyens de fixation (23) agencés entre l'espaceur et la plaquette supérieure d'autre part, caractérisé en ce que l'espaceur (20) est une plaquette de circuit intégré supplémentaire.
  2. 2. Dispositif selon la revendication 1, dans lequel les premiers moyens de fixation (21) comprennent des moyens de liaison électrique de ladite plaquette supplémentaire (20) à la plaquette inférieure (10).
  3. 3. Dispositif selon la revendication 2, dans lequel les moyens de liaison électrique de ladite plaquette supplémentaire (20) à la plaquette inférieure (10) comprennent des billes de soudure reliant des bornes de liaison électrique respectives de la plaquette inférieure (12) et de ladite plaquette supplémentaire (22).
  4. 4. Dispositif selon l'une quelconque des revendications précédentes, dans lequel les seconds moyens de fixation (23) comprennent une portion d'un matériau adhésif.
  5. 5. Dispositif selon l'une quelconque des revendications précédentes, comprenant en outre une quatrième plaquette de circuit intégré (40) fixée sur la plaquette supérieure (30), d'un côté de la plaquette supérieure opposé à la plaquette inférieure (10).
  6. 6. Dispositif selon la revendication 5, dans lequel la quatrième plaquette (40) est fixée à la plaquette supérieure (30) par des billes de soudures (43) reliant des bornes de liaison électrique respectives de ladite plaquette supérieure (32) et de ladite quatrième plaquette (42).
  7. 7. Procédé de réalisation d'un dispositif électronique comprenant, dans un ordre quelconque, les étapes suivantes: a- fixation, sur une première plaquette circuit intégré (10), d'une deuxième 15 plaquette de circuit intégré (20), lesdites première et deuxième plaquettes étant empilées sensiblement perpendiculairement à une direction d'empilement (D), la deuxième plaquette (20) ayant un bord périphérique en retrait, perpendiculairement à ladite direction d'empilement (D), par rapport à une borne de liaison de la première 20 plaquette (10) située en périphérie d'une face de ladite première plaquette orientée vers la seconde plaquette; b- fixation d'une extrémité d'un fil de liaison électrique (110) sur ladite borne de liaison de la première plaquette (10) , et cfixation d'une troisième plaquette de circuit intégré (30) sur la deuxième 25 plaquette (20), d'un côté de ladite deuxième plaquette opposé à ladite première plaquette.
  8. 8. Procédé selon la revendication 7, suivant lequel l'étape a est exécutée avant l'étape c.
    2873853 -13-
  9. 9. Procédé selon la revendication 7 ou 8, suivant lequel la deuxième plaquette (20) est fixée sur la première plaquette (10) au moyen de liaisons électriques reliant lesdites première et deuxième plaquettes (21) .
  10. 10. Procédé selon la revendication 9, suivant lequel les liaisons électriques reliant les première et deuxième plaquettes (21) comprennent des billes de soudure disposées entre des bornes de liaison électrique respectives desdites première (12) et deuxième (22) plaquettes.
  11. 11. Procédé selon l'une quelconque des revendications 7 à 10, suivant lequel la troisième plaquette (30) est fixée sur la deuxième plaquette (20) par des moyens de fixation comprenant une portion d'un matériau adhésif (23).
  12. 12. Procédé selon l'une quelconque des revendications 7 à 11, comprenant en outre une étape supplémentaire de fixation d'une quatrième plaquette de circuit intégré (40) sur la troisième plaquette (30), d'un côté de ladite troisième plaquette opposé aux première et deuxième plaquettes.
  13. 13. Procédé selon la revendication 12, suivant lequel la quatrième plaquette (40) est fixée sur la troisième plaquette (30) par des billes de soudure (43) reliant des bornes de liaison électrique respectives desdites troisième (32) et quatrième (42) plaquettes.
  14. 14. Appareil comprenant un dispositif électronique selon l'une
    quelconque des revendications 1 à 6.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590486A (ja) * 1991-09-30 1993-04-09 Rohm Co Ltd 半導体装置
EP0782191A2 (fr) * 1995-12-28 1997-07-02 Lucent Technologies Inc. Assemblage de puces multicouches et empilées
JPH11121686A (ja) * 1997-10-21 1999-04-30 Rohm Co Ltd 多層チップの組み立て方法
JP2001274319A (ja) * 2000-03-28 2001-10-05 Rohm Co Ltd 半導体装置およびその製造方法
JP2001291821A (ja) * 2000-04-07 2001-10-19 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590486A (ja) * 1991-09-30 1993-04-09 Rohm Co Ltd 半導体装置
EP0782191A2 (fr) * 1995-12-28 1997-07-02 Lucent Technologies Inc. Assemblage de puces multicouches et empilées
JPH11121686A (ja) * 1997-10-21 1999-04-30 Rohm Co Ltd 多層チップの組み立て方法
JP2001274319A (ja) * 2000-03-28 2001-10-05 Rohm Co Ltd 半導体装置およびその製造方法
JP2001291821A (ja) * 2000-04-07 2001-10-19 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 017, no. 431 (E - 1411) 10 August 1993 (1993-08-10) *
PATENT ABSTRACTS OF JAPAN vol. 1999, no. 09 30 July 1999 (1999-07-30) *
PATENT ABSTRACTS OF JAPAN vol. 2002, no. 02 2 April 2002 (2002-04-02) *

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