CN101667545B - 多芯片堆叠结构及其制法 - Google Patents

多芯片堆叠结构及其制法 Download PDF

Info

Publication number
CN101667545B
CN101667545B CN200810214349XA CN200810214349A CN101667545B CN 101667545 B CN101667545 B CN 101667545B CN 200810214349X A CN200810214349X A CN 200810214349XA CN 200810214349 A CN200810214349 A CN 200810214349A CN 101667545 B CN101667545 B CN 101667545B
Authority
CN
China
Prior art keywords
chip
bearing member
stacking structure
bonding wire
structure according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200810214349XA
Other languages
English (en)
Other versions
CN101667545A (zh
Inventor
刘正仁
黄荣彬
张翊峰
张锦煌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siliconware Precision Industries Co Ltd
Original Assignee
Siliconware Precision Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siliconware Precision Industries Co Ltd filed Critical Siliconware Precision Industries Co Ltd
Priority to CN200810214349XA priority Critical patent/CN101667545B/zh
Publication of CN101667545A publication Critical patent/CN101667545A/zh
Application granted granted Critical
Publication of CN101667545B publication Critical patent/CN101667545B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种多芯片堆叠结构及其制法，提供具有相对第一及第二表面的芯片承载件，以将一第一芯片及第二芯片接置于该芯片承载件第一表面，并通过焊线电性连接至该芯片承载件，再将至少一第三芯片间隔一粘着层而堆叠于该第一芯片上，令该第三芯片以错位方式与该第一芯片叠接，而使第二芯片位于第三芯片及芯片承载件之间，接着通过焊线电性连接该第三芯片及芯片承载件，从而可节省芯片承载件使用空间，以利于整体结构的小型化，此外，也可在第三芯片上持续以错位方式堆叠更多芯片，进而提升电性功能。

Description

多芯片堆叠结构及其制法
技术领域
本发明涉及一种半导体结构及其制法，特别是涉及一种多芯片堆叠结构及其制法。
背景技术
由于电子产品的微小化以及高运行速度需求的增加，而为提高单一半导体封装结构的性能与容量以符合电子产品小型化的需求，半导体封装结构以多芯片模块化(Multichip Module)成为趋势，从而由此将两个或两个以上的芯片组合在单一封装结构中，以缩减电子产品整体电路结构体积，并提升电性功能。也就是说，多芯片封装结构可通过将两个或两个以上的芯片组合在单一封装结构中，来使系统运行速度的限制最小化；此外，多芯片封装结构可减少芯片间连接线路的长度而降低信号延迟以及存取时间。
常见的多芯片封装结构为采用并排式(side-by-side)多芯片封装结构，其是将两个以上的芯片彼此并排地安装于一共同基板的主要安装面。芯片与共同基板上导电线路间的连接一般是通过导线焊接方式(wire bonding)达成。然而该并排式多芯片封装构造的缺点为封装成本太高及封装结构尺寸太大，因为该共同基板的面积会随着芯片数目的增加而增加。
为解决上述现有问题，近年来主要是使用垂直式的堆叠方法来安装所增加的芯片，其堆叠的方式按照其芯片的设计，打线工艺各有不同，但若该芯片被设计为焊垫集中于一边时，例如存储卡的电子装置中所设的闪存芯片(flash memory chip)或动态随机访问存储器芯片(Dynamic Random Access Memory，DRAM)等，为了打线的便利性，其堆叠方式是以阶梯状的形式进行，如图1A及图1B所示的美国专利第6,538,331号所公开的多芯片堆叠结构(其中该图1B为对应图1A的俯视图)，是在芯片承载件10上堆叠了多个存储器芯片，以将第一存储器芯片11安装于芯片承载件10上，第二存储器芯片12以一偏移的距离而不妨碍第一存储器芯片11焊垫的打线作业为原则下呈阶状堆叠于该第一存储器芯片11上，另外，在该存储卡的电子装置中还设有控制芯片(controller)13，该控制芯片13的周边设有多个焊垫，并通过多条焊线15将该第一及第二存储器芯片11、12及控制芯片13电性连接至该芯片承载件10。
而为节省基板使用空间，可将该控制芯片13堆叠于该第二存储器芯片12上，但是如此将增加整体结构的高度；再者由于一般控制芯片13的平面尺寸远小于该第一及第二存储器芯片11、12的平面尺寸，因此在利用焊线15将该控制芯片13电性连接至该芯片承载件10时，这些焊线15势必跨越该控制芯片13下方的第一及第二存储器芯片11、12，如此极易造成焊线15触碰至第一及第二存储器芯片11、12而发生短路问题，同时也增加焊线作业的困难度。
相对地，如欲将该控制芯片13置于芯片承载件10上未供接置第一及第二存储器芯片11、12的区域，又会增加芯片承载件10的使用面积，不利整体结构的小型化。
因此，如何提供一种堆叠多芯片的结构及其制法，以达成整合多个芯片又不需额外增加封装结构面积、高度，以适用于薄型电子装置，同时降低焊线作业困难度及避免发生短路问题，实为目前急待解决的技术问题。
发明内容
鉴于以上现有技术缺点，本发明的一目的是提供一种多芯片堆叠结构及其制法，从而可在不额外增加封装结构面积及高度原则下，进行多层芯片的堆叠。
本发明的另一目的是提供一种多芯片堆叠结构及其制法，可以适用于薄型电子装置。
本发明的又一目的是提供一种多芯片堆叠结构及其制法，得以降低焊线作业困难度及避免焊线时容易碰触芯片而发生的短路问题。
为达到上述目的及其它目的，本发明提供一种多芯片堆叠结构的制法，包括：提供具有相对第一及第二表面的芯片承载件，以将一第一芯片及第二芯片接置于该芯片承载件第一表面，并通过焊线电性连接至该芯片承载件；将至少一第三芯片间隔一粘着层而堆叠于该第一芯片上，令该第三芯片以错位方式与该第一芯片叠接，而使第二芯片位于第三芯片及芯片承载件之间；以及利用焊线电性连接该第三芯片及芯片承载件。该第一、第二及第三芯片单边表面边缘设有多个焊垫，且该第一及第二芯片设有焊垫的一侧彼此相互远离，其中，该第一及第三芯片例如为存储器芯片，该第二芯片例如为控制芯片。
通过前述制法，本发明还提供一种多芯片堆叠结构，包括：具有相对第一及第二表面的芯片承载件；至少一第一芯片，接置于该芯片承载件第一表面，且通过焊线电性连接至该芯片承载件；至少一第二芯片，接置于该芯片承载件第一表面，且通过焊线电性连接至该芯片承载件；以及至少一第三芯片，间隔一粘着层而堆叠于该第一芯片上，并利用焊线电性连接至该芯片承载件，并令该第三芯片以错位方式与该第一芯片叠接，而使第二芯片位于第三芯片及芯片承载件之间。
此外，还可在该第三芯片上以错位方式堆叠第四芯片。另这些芯片可以一般打线方式或反向焊接(Reverse Wire Bonding)方式而与该芯片承载件电性连接，其中该反向焊接方式是使焊线外端先焊结至该芯片承载件上，再将其内端焊接至该芯片，藉以降低线弧高度，进而进一步减少粘着层的厚度，以提供更轻薄的多芯片堆叠结构。
再者，该粘着层为粘胶(adhesive)或胶膜(film)的其中一者；该第三芯片是利用胶膜包线(Film over Wire，FOW)技术，以间隔一胶膜而堆叠于该第一芯片上；该粘着层包覆所有连接至该第二芯片的焊线端；该第二芯片的厚度小于该第一芯片的厚度，且使该粘着层第二芯片的焊线未接触于粘着层及第三芯片，或使该粘着层包覆住该第二芯片的焊线顶端的部分弧长。
该第一、第三及第四芯片是在单边表面设有多个焊垫(例如为存储器芯片)，且对应其具焊垫的一侧而偏离下方芯片一预先设定的距离，而以错位方式堆叠。该第二芯片也在单边表面设有多个焊垫(例如为控制芯片)，且该第一及第二芯片设有焊垫的一侧彼此相互远离，以使该第一及第二芯片间不需具有容置焊线的空隙宽度。倘若该第二芯片在多边表面具有焊垫，则可先在该第二芯片上利用线路重布置层(Redistribution layer，RDL)技术，将该第二芯片上的焊垫集中于单边表面。另外，该第二芯片的平面尺寸小于第一、第三及第四芯片平面尺寸。
因此，本发明的多芯片堆叠结构及其制法，是将至少一第一及第二芯片接置于芯片承载件表面，并利用焊线电性连接至该芯片承载件，再将第三芯片在该第一及第二芯片上以间隔一粘着层而以错位方式堆叠于该第一芯片上，再通过焊线电性连接至芯片承载件，藉以避免现有将该平面尺寸远小于第一及第三芯片(存储器芯片)平面尺寸的第二芯片(控制芯片)堆叠于第三芯片之上时，增加整体结构的高度，且可避免焊线跨越及触碰至第一及第三芯片(存储器芯片)而发生短路与增加焊线作业困难度问题，再者，因该第二芯片是直接接置于芯片承载件上且由第三芯片利用粘着层包线技术以间隔一粘着层而以错位堆叠于该第一芯片上，并使该粘着层不包覆、部分包覆或完全包覆连接至该第二芯片的焊线端，如此即可节省芯片承载件使用空间，以利于整体结构的小型化。
附图说明
图1A及图1B为美国专利第6,538,331号所公开的多芯片堆叠结构剖面及平面示意图。
图2A至图2C为本发明的多芯片堆叠结构及其制法第一实施例的剖面示意图。
图3为本发明的多芯片堆叠结构及其制法第二实施例的剖面示意图。
图4为本发明的多芯片堆叠结构及其制法第三实施例剖面示意图。
图5A至图5B为本发明的多芯片堆叠结构及其制法第四实施例剖面示意图。
图6为本发明的多芯片堆叠结构及其制法第五实施例剖面示意图。
主要元件符号说明：
10  芯片承载件
11  第一存储器芯片
12  第二存储器芯片
13  控制芯片
15  焊线
20  芯片承载件
21  第一芯片
22  第二芯片
23  第三芯片
210，220，230  焊垫
251，252，253  焊线
26  粘着层
30  芯片承载件
31  第一芯片
32  第二芯片
33  第三芯片
34  第四芯片
354 焊线
40  芯片承载件
41  第一芯片
42  第二芯片
43  第三芯片
420 焊垫
452 焊线
46  粘着层
50  芯片承载件
51  第一芯片
52  第二芯片
53  第三芯片
552 焊线
56  粘着层
60  芯片承载件
61  第一芯片
62  第二芯片
63  第三芯片
652 焊线
66  粘着层
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点与功效。
第一实施例
请参阅图2A至图2C，为本发明的多芯片堆叠结构及其制法第一实施例的剖面示意图。
如图2A所示，提供一具相对第一及第二表面的芯片承载件20，以将至少一第一芯片21及至少一第二芯片22接置于该芯片承载件20第一表面，并使该第一及第二芯片21、22分别通过焊线251及252电性连接至该芯片承载件20。
该第一芯片21及第二芯片22例如为存储器芯片及控制芯片，该第二芯片22平面尺寸小于第一芯片21平面尺寸，且该第一芯片21单边表面边缘设有多个焊垫210，该第二芯片22单边表面边缘也设有多个焊垫220，以分别通过焊线251、252而电性连接至该芯片承载件20。
在该芯片承载件20上接置该第一及第二芯片21、22时，该第一及第二芯片21、22间尽可能相互接近，但是应避免接触，藉以减少芯片承载件使用面积，进而节省制造成本，且该第一芯片21具有焊垫210的一侧与该第二芯片22具有焊垫220的一侧相互远离，以进行打线作业。该芯片承载件20可为一球栅阵列式(BGA)基板、平面栅阵列式(LGA)基板或导线架。
如图2B及图2C所示，将至少一第三芯片23间隔一粘着层26而堆叠于该第一及第二芯片21、22上，令该第三芯片23以错位方式与该第一芯片21叠接，并使该粘着层26包覆所有连接至该第二芯片22的焊线252端，而粘着层26包覆该焊线252连接至该第二芯片22的一端的技术则是利用胶膜包线(Film over Wire，FOW)技术。接着，利用焊线253电性连接该第三芯片23及芯片承载件20。
该第三芯片23例如为具有单边焊垫的存储器芯片，该第二芯片22的平面尺寸小于该第三芯片23的平面尺寸，该第三芯片23单边表面边缘设有多个焊垫230，并以偏离该第一芯片21焊垫210一预先设定的距离而堆叠于该第一及第二芯片21、22上，使得该第三芯片23不致挡到第一芯片21的焊垫210垂直向上区域，以供该第一及第三芯片21、23得以通过多条焊线251、253电性连接至该芯片承载件20。
再者，倘若该第二芯片是在多边表面具有焊垫的芯片，则可先在该第二芯片上利用线路重布置层(Redistribution layer，RDL)技术，将该第二芯片上的焊垫集中于单边表面，以通过焊线电性连接该第二芯片焊垫及芯片承载件。
如此相比现有技术将多芯片单纯进行堆叠而言，本发明是将第一芯片21连同第二芯片22接置于芯片承载件20上，再在该第一及第二芯片21、22上利用粘着层包线(FOW)技术将第三芯片23间隔一粘着层26而以错位方式堆叠于该第一芯片21上，并使该粘着层26包覆所有连接至该第二芯片22的焊线252端，以达轻薄短小目的，且可避免连接第二芯片22与芯片承载件20的焊线252跨越及触碰至第一及第三芯片21、23容易发生短路的问题，同时也不会增加焊线作业的困难度。
通过前述制法，本发明还揭示一种多芯片堆叠结构，包括：具有相对第一及第二表面的芯片承载件20；至少一第一芯片21，接置于该芯片承载件20第一表面，且通过焊线251电性连接至该芯片承载件20；至少一第二芯片22，接置于该芯片承载件20第一表面，且通过焊线252电性连接至该芯片承载件20；以及至少一第三芯片23，间隔一粘着层26而同时堆叠于该第一及第二芯片21、22上，并利用焊线253电性连接至该芯片承载件20，令该第三芯片23以错位方式与该第一芯片21叠接，并使该粘着层26包覆所有连接至第二芯片22的焊线252端。
因此，本发明的多芯片堆叠结构及其制法，是将至少一第一及第二芯片接置于芯片承载件表面，并利用焊线电性连接至该芯片承载件，再将第三芯片于该第一及第二芯片上利用粘着层包线技术以间隔一粘着层而以错位方式堆叠于该第一芯片上，并使该粘着层包覆所有连接至该第二芯片的焊线端，再通过焊线电性连接至芯片承载件，藉以避免现有技术将该平面尺寸远小于第一及第三芯片(存储器芯片)平面尺寸的第二芯片(控制芯片)堆叠于第三芯片之上时，增加整体结构的高度，且可避免焊线跨越及触碰至第一及第三芯片(存储器芯片)而发生短路与增加焊线作业困难度问题，再者，因该第二芯片是直接接置于芯片承载件上且由第三芯片利用粘着层包线技术以间隔一粘着层而以错位方式堆叠于该第一芯片上，并使该粘着层包覆所有连接至该第二芯片的焊线端，如此即可节省芯片承载件使用空间，以利于整体结构的小型化。
第二实施例
请参阅图3，为本发明的多芯片堆叠结构及其制法第二实施例的示意图。本实施例与前述实施例大致相同，主要差异是在接置于第一及第二芯片31、32的第三芯片33上，可以持续以错位方式堆叠如存储器芯片的第四芯片34，并通过焊线354电性连接至芯片承载件30，以提升整体结构的存储容量。
第三实施例
请参阅图4，为本发明的多芯片堆叠结构及其制法第三实施例的示意图。本实施例与前述实施例大致相同，主要差异在接置于芯片承载件40第一表面上的第二芯片42可采用反向焊接方式(Reverse WireBonding)而电性连接至芯片承载件40，也就是说，将用以连接第二芯片42与芯片承载件40的焊线452外端先烧球焊结至第二芯片42的焊垫420，以形成一凸柱(stud)，再从芯片承载件40焊接、上引并焊接至该凸柱上，以将焊线452内端缝接(Stitch Bond)至该第二芯片42焊垫420的凸柱上，如此，将可缩减该第二芯片42与芯片承载件40电性连接的线弧高度，进而降低供第三芯片43接置于该第一及第二芯片41、42上所需的粘着层46厚度，以进一步缩减整体堆叠结构的高度。
另外该第一芯片41及第三芯片43也可以一般打线方式或反向焊接方式而通过焊线电性连接至该芯片承载件40。
第四实施例
请参照图5A及图5B，为本发明的多芯片堆叠结构及其制法第四实施例的示意图。本实施例与前述实施例大致相同，主要差异在于第二芯片52位于第三芯片53下方，而第二芯片52的厚度小于第一芯片51的厚度，且第二芯片52的焊线552未接触于例如以粘胶形成的粘着层56(如图5A所示)以及第三芯片53(如图5B所示)，以进一步缩减整体堆叠结构的高度。
第五实施例
请参照图6，为本发明的多芯片堆叠结构及其制法第五实施例的示意图。本实施例与前述实施例大致相同，主要差异在于第二芯片62位于第三芯片63下方，而第二芯片62的厚度小于第一芯片61的厚度，且以胶膜形成粘着层66，并利用胶膜包线技术包覆住第二芯片62的焊线652顶端的部分弧长，以进一步缩减整体堆叠结构的高度。
以上所述的具体实施例，仅用以例示本发明的特点及功效，而非用以限定本发明的可实施范畴，在未脱离本发明上述的精神与技术范畴下，任何运用本发明所揭示内容而完成的等效改变及修饰，均仍应为权利要求书的范围所涵盖。

Claims (24)

1.一种多芯片堆叠结构的制法，其特征在于，包括：
提供具有相对第一及第二表面的芯片承载件，以将一第一芯片及厚度小于该第一芯片的第二芯片接置于该芯片承载件第一表面，并通过焊线电性连接至该芯片承载件；
利用胶膜包线技术将至少一第三芯片间隔一粘着层而堆叠于该第一芯片上，令该第三芯片以错位方式与该第一芯片叠接，且使该粘着层包覆住该第二芯片的焊线顶端的部分弧长，而使第二芯片位于第三芯片及芯片承载件之间；以及
利用焊线电性连接该第三芯片及芯片承载件。
2.根据权利要求1所述的多芯片堆叠结构的制法，其特征在于：该第二芯片平面尺寸小于第一芯片及第三芯片的平面尺寸。
3.根据权利要求1所述的多芯片堆叠结构的制法，其特征在于：该第一芯片及第三芯片为存储器芯片，该第二芯片为控制芯片。
4.根据权利要求1所述的多芯片堆叠结构的制法，其特征在于：该第一、第二、及第三芯片单边表面边缘设有多个焊垫，且该第一及第二芯片设有焊垫的一侧彼此相互远离。
5.根据权利要求1所述的多芯片堆叠结构的制法，其特征在于：该粘着层为粘胶或胶膜的其中一者。
6.根据权利要求1所述的多芯片堆叠结构的制法，其特征在于：还包括在第三芯片上以错位方式堆叠第四芯片。
7.一种多芯片堆叠结构的制法，其特征在于，包括：
提供具有相对第一及第二表面的芯片承载件，以将一第一芯片及厚度小于该第一芯片的第二芯片接置于该芯片承载件第一表面，并通过焊线电性连接至该芯片承载件；
将至少一第三芯片间隔一粘着层而堆叠于该第一芯片上，令该第三芯片以错位方式与该第一芯片叠接，且使该第二芯片的焊线未接触于粘着层及第三芯片，而使第二芯片位于第三芯片及芯片承载件之间；以及
利用焊线电性连接该第三芯片及芯片承载件。
8.根据权利要求7所述的多芯片堆叠结构的制法，其特征在于：该第二芯片平面尺寸小于第一芯片及第三芯片的平面尺寸。
9.根据权利要求7所述的多芯片堆叠结构的制法，其特征在于：该第一芯片及第三芯片为存储器芯片，该第二芯片为控制芯片。
10.根据权利要求7所述的多芯片堆叠结构的制法，其特征在于：该第一、第二、及第三芯片单边表面边缘设有多个焊垫，且该第一及第二芯片设有焊垫的一侧彼此相互远离。
11.根据权利要求7所述的多芯片堆叠结构的制法，其特征在于：该粘着层为粘胶或胶膜的其中一者。
12.根据权利要求7所述的多芯片堆叠结构的制法，其特征在于：，还包括在第三芯片上以错位方式堆叠第四芯片。
13.一种多芯片堆叠结构，其特征在于，包括：
具有相对第一及第二表面的芯片承载件；
至少一第一芯片，接置于该芯片承载件第一表面，且通过焊线电性连接至该芯片承载件；
至少一第二芯片，接置于该芯片承载件第一表面，且通过焊线电性连接至该芯片承载件，其中，该第二芯片的厚度小于该第一芯片的厚度；以及
至少一第三芯片，利用胶膜包线技术间隔一粘着层而堆叠于该第一芯片上，并利用焊线电性连接至该芯片承载件，令该第三芯片以错位方式与该第一芯片叠接，且使该粘着层包覆住该第二芯片的焊线顶端的部分弧长，而使第二芯片位于第三芯片及芯片承载件之间。
14.根据权利要求13所述的多芯片堆叠结构，其特征在于：该第二芯片平面尺寸小于第一芯片及第三芯片平面尺寸。
15.根据权利要求13所述的多芯片堆叠结构，其特征在于：该第一芯片及第三芯片为存储器芯片，该第二芯片为控制芯片。
16.根据权利要求13所述的多芯片堆叠结构，其特征在于：该第一、第二及第三芯片单边表面边缘设有多个焊垫，且该第一及第二芯片设有焊垫的一侧彼此相互远离。
17.根据权利要求13所述的多芯片堆叠结构，其特征在于：该粘着层为粘胶及胶膜的其中一者。
18.根据权利要求13所述的多芯片堆叠结构，其特征在于：还包括有第四芯片，以错位方式堆叠于该第三芯片上。
19.一种多芯片堆叠结构，其特征在于，包括：
具有相对第一及第二表面的芯片承载件；
至少一第一芯片，接置于该芯片承载件第一表面，且通过焊线电性连接至该芯片承载件；
至少一第二芯片，接置于该芯片承载件第一表面，且通过焊线电性连接至该芯片承载件，其中，该第二芯片的厚度小于该第一芯片的厚度；以及
至少一第三芯片，间隔一粘着层而堆叠于该第一芯片上，并利用焊线电性连接至该芯片承载件，令该第三芯片以错位方式与该第一芯片叠接，且该第二芯片的焊线未接触于粘着层及第三芯片，而使第二芯片位于第三芯片及芯片承载件之间。
20.根据权利要求19所述的多芯片堆叠结构，其特征在于：该第二芯片平面尺寸小于第一芯片及第三芯片平面尺寸。
21.根据权利要求19所述的多芯片堆叠结构，其特征在于：该第一芯片及第三芯片为存储器芯片，该第二芯片为控制芯片。
22.根据权利要求19所述的多芯片堆叠结构，其特征在于：该第一、第二及第三芯片单边表面边缘设有多个焊垫，且该第一及第二芯片设有焊垫的一侧彼此相互远离。
23.根据权利要求19所述的多芯片堆叠结构，其特征在于：该粘着层为粘胶及胶膜的其中一者。
24.根据权利要求19所述的多芯片堆叠结构，其特征在于：还包括有第四芯片，以错位方式堆叠于该第三芯片上。
CN200810214349XA 2008-09-02 2008-09-02 多芯片堆叠结构及其制法 Active CN101667545B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN200810214349XA CN101667545B (zh) 2008-09-02 2008-09-02 多芯片堆叠结构及其制法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN200810214349XA CN101667545B (zh) 2008-09-02 2008-09-02 多芯片堆叠结构及其制法

Publications (2)

Publication Number Publication Date
CN101667545A CN101667545A (zh) 2010-03-10
CN101667545B true CN101667545B (zh) 2011-07-27

Family

ID=41804096

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200810214349XA Active CN101667545B (zh) 2008-09-02 2008-09-02 多芯片堆叠结构及其制法

Country Status (1)

Country Link
CN (1) CN101667545B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI455280B (zh) * 2011-07-19 2014-10-01 矽品精密工業股份有限公司 半導體封裝件
CN109872982A (zh) * 2019-03-08 2019-06-11 东莞记忆存储科技有限公司 半导体多层晶粒堆叠模块及其焊接方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6538331B2 (en) * 2000-01-31 2003-03-25 Hitachi, Ltd. Semiconductor device and a method of manufacturing the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6538331B2 (en) * 2000-01-31 2003-03-25 Hitachi, Ltd. Semiconductor device and a method of manufacturing the same

Also Published As

Publication number Publication date
CN101667545A (zh) 2010-03-10

Similar Documents

Publication Publication Date Title
US9177886B2 (en) Semiconductor package including chip support and method of fabricating the same
TWI415201B (zh) 多晶片堆疊結構及其製法
US20110089575A1 (en) Multichip package and method of manufacturing the same
CN102163595B (zh) 堆叠半导体封装
TWI481001B (zh) 晶片封裝結構及其製造方法
CN101150118A (zh) 半导体装置
CN101452860B (zh) 多芯片堆叠结构及其制法
US20130015589A1 (en) Chip-on-package structure for multiple die stacks
CN103250246A (zh) 具有线上膜及铜线的薄型多晶片堆迭封装件的方法及系统
CN202394956U (zh) 半导体封装构造
US8736075B2 (en) Semiconductor chip module, semiconductor package having the same and package module
CN101667545B (zh) 多芯片堆叠结构及其制法
US8237291B2 (en) Stack package
TWI395273B (zh) 多晶片堆疊結構及其製法
CN101452861B (zh) 多芯片堆叠结构及其制法
CN101355040B (zh) 多芯片堆叠结构及其制法
CN101246877B (zh) 多晶片面对面堆叠封装构造
CN102891137A (zh) 半导体封装件
CN104183555A (zh) 半导体封装件及其制法
TW202127593A (zh) 晶片封裝結構
CN103515361B (zh) 具堆栈结构的封装件及其制法
CN202394957U (zh) 半导体晶圆及封装构造
CN101236962A (zh) 多芯片堆叠结构及其制法
JP2010087403A (ja) 半導体装置
US8441129B2 (en) Semiconductor device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant