CN103515361B - 具堆栈结构的封装件及其制法 - Google Patents

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Abstract

一种具堆栈结构的封装件及其制法，该具堆栈结构的封装件，包括：承载件、设于该承载件上的控制芯片、形成于该承载件上以完全包覆该控制芯片的胶体、设于该胶体上的第一半导体组件、以及呈错位方式堆栈于该第一半导体组件上的第二半导体组件。借由该胶体完全包覆该控制芯片，使该胶体能支撑该第一半导体组件，所以当该第一半导体组件相对该控制芯片偏移过多时，该第一半导体组件不会发生倾斜。

Description

具堆栈结构的封装件及其制法
技术领域
本发明涉及一种半导体封装件，尤指一种具堆栈结构的封装件及其制法。
背景技术
早期多芯片封装结构为采用并排式(side－by－side)多芯片封装结构，其通过将两个以上的芯片彼此并排地安装于一共同基板的主要安装面。芯片与共同基板上导电线路间的连接一般是借由导线焊接方式(wire bonding)达成。然而该并排式多芯片封装构造的缺点为封装成本太高及封装结构尺寸太大，因该共同基板的面积会随着芯片数目的增加而增加。
为解决上述现有问题，近年来为使用垂直式的堆栈方法来安装所增加的芯片，其堆栈的方式按照其芯片的设计，打线工艺各有不同，但若该芯片被设计为焊垫集中于一边时，例如记忆卡的电子装置中所设的闪存芯片(flash memory chip)或动态随机存取内存芯片(Dynamic Random Access Memory，DRAM)等，为了打线的便利性，其堆栈方式以交错式进行。
如图1A及图1B所示的美国专利第6,538,331号所揭示的交错式堆栈芯片结构1，其将一第一内存芯片11安装于一承载件10上，再将多条第二内存芯片12以一偏移的距离而不妨碍第一内存芯片11上的打线作业为原则下呈交错式堆栈于该第一内存芯片11上，且于最上层的第二内存芯片12上设置一控制芯片(controller)13，并通过多条金属线14,15将该第一、第二内存芯片11,12及控制芯片13电性连接至该承载件10。
然而，因一般控制芯片13的平面尺寸远小于该内存芯片的平面尺寸，所以该控制芯片13利用金属线15作电性连接时，该些金属线15势必跨越该控制芯片13下方的第一与第二内存芯片11,12，如此极易造成该金属线15触碰用以连接该第一及第二内存芯片11,12与该承载件10的金属线14，而发生短路问题，同时也增加打线作业的困难度。
于此，业界遂发展出将一控制芯片23置于一承载件20与一第一内存芯片21之间的交错式堆栈芯片结构2，如图2所示，并运用胶膜包线(Film over Wire,FOW)技术，使胶体27先设于该第一内存芯片21上，再以该具有胶体27的第一内存芯片21下放至部分该控制芯片23及其上的金属线25，以包覆该部分金属线15，而避免该控制芯片23上的金属线25受该第一与第二内存芯片21,22挤压而损毁。此外，也可避免现有连接控制芯片23的金属线25因打线而误触用以连接该第一及第二内存芯片21,22与承载件20的金属线，借以避免金属线间短路的问题。
但是，该控制芯片23的平面尺寸远小于该第一与第二内存芯片21,22的平面尺寸，所以该控制芯片23需相对该第一内存芯片21的位置偏移放置，以利于该控制芯片23进行打线工艺，却因而造成该些第一与第二内存芯片21,22容易凸出该控制芯片23过多尺寸而倾斜，导致无法进行后续工艺，如打线工艺，甚至该些第一与第二内存芯片21,22会撞击该承载件20而损坏。
因此，如何克服上述现有技术的问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的种种缺失，本发明的主要目的在于提供一种具堆栈结构的封装件及其制法，当第一半导体组件相对控制芯片偏移过多时，该第一半导体组件不会发生倾斜。
本发明的具堆栈结构的封装件，包括：一承载件；至少一控制芯片，其接置于该承载件上，且利用多条导线电性连接该承载件；胶体，其形成于该承载件上，以完全包覆该控制芯片；一第一半导体组件，其设置于该胶体上，且该第一半导体组件借由多条第一金属线电性连接该承载件；以及至少一第二半导体组件，其呈错位方式堆栈于该第一半导体组件上，且该第二半导体组件借由多条第二金属线电性连接该承载件。
本发明还提供一种具堆栈结构的封装件的制法，其包括：接置至少一控制芯片于一承载件上，且利用多条导线电性连接该承载件；形成胶体于该承载件上，以完全包覆该控制芯片；设置一第一半导体组件于该胶体上，且该第一半导体组件借由多条第一金属线电性连接该承载件；以及将至少一第二半导体组件呈错位方式堆栈于该第一半导体组件上，且该第二半导体组件借由多条第二金属线电性连接该承载件。
前述的封装件及其制法中，该控制芯片的平面尺寸小于该第一半导体组件的平面尺寸。
前述的封装件及其制法中，该胶体的高度大于该控制芯片的厚度。
前述的封装件及其制法中，该胶体还包覆部分该导线。
前述的封装件及其制法中，该第一及第二半导体组件为内存芯片。
前述的封装件及其制法中，还包括形成该胶体之前，形成至少一凸块于该承载件上。
前述的凸块为条状或柱状，且该第一半导体组件还设置于该凸块上，此外该凸块的高度大于该控制芯片的厚度。
前述的封装件及其制法中，该错位形式为交错式或阶梯式。
另外，前述的封装件及其制法中，还包括形成封装材于该承载件上，以包覆该控制芯片、第一半导体组件、第二半导体组件、导线、第一及第二金属线。
由上可知，本发明的封装件及其制法，借由该胶体先完全包覆该控制芯片，再放置该第一半导体组件于该胶体上，使该胶体能支撑该第一半导体组件，所以相比于现有技术，本发明能克服该些半导体组件相对该控制芯片偏移过多而倾斜的问题，进而避免该些半导体组件撞击该承载件而损坏的情事。
此外，该控制芯片置于芯片结构中的最底层，所以于进行打线工艺时，导线无需跨越该第一与第二半导体组件，所以可避免现有金属线触碰内存芯片而发生短路的问题，因而能提升产品的可靠度。
附图说明
图1A至图1B为美国专利第6,538,331号所揭示的交错式堆栈芯片结构的剖面及平面示意图；
图2为现有交错式堆栈芯片结构的剖视示意图；
图3A至图3F为本发明具堆栈结构的封装件的制法的剖视示意图；以及
图4A至图4B为图3B的不同实施例的上视示意图。
主要组件符号说明
1,2交错式堆栈芯片结构
10,20,30承载件
11,21第一内存芯片
12,22第二内存芯片
13,23,33控制芯片
14,15,25金属线
27,37胶体
3具堆栈结构的封装件
3a 错位式堆栈结构
300线路
31第一半导体组件
32第二半导体组件
33a 作用面
33b 非作用面
330焊垫
34a 第一金属线
34b 第二金属线
35导线
36,36’凸块
38封装材
L,h 高度
t 厚度
A 置晶区
S,W 平面尺寸。
具体实施方式
以下借由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当视为本发明可实施的范畴。
图3A至图3F为本发明的具堆栈结构的封装件3的制法的剖面示意图。
如图3A所示，接置一控制芯片33于一承载件30上，再形成多条凸块36于该承载件30上。亦可先形成凸块36于承载件30上后，再进行控制芯片33的接置工艺。
于本实施例中，该承载件30可为一球栅数组式(BGA)基板、平面栅数组式(LGA)基板或导线架，且该承载件30具有线路300并定义有置晶区A，以令该些凸块36围绕该置晶区A周围，且该控制芯片33位于该置晶区A内，如图4A及图4B所示。
此外，该控制芯片33具有相对的作用面33a与非作用面33b，该作用面33a的四边均设有多条焊垫330，如图4A及图4B所示。
此外，该凸块36,36’为条状或柱状，如图4A及图4B所示，且该凸块36,36’的高度h大于该控制芯片33的厚度t。
另外，形成该些凸块36,36’的工艺为点胶工艺，但并不限于此，且以下工艺以图4A的凸块36为例。
如图3B所示，进行打线工艺，以多条导线35电性连接该控制芯片33的焊垫330与该承载件30的线路300(及电性连接垫)。
于本实施例中，该些导线35为金属线，例如金或铜。
如图3C所示，进行填胶工艺，形成胶体37于该承载件30的置晶区A上，且利用胶膜包线(Film over Wire,FOW)技术，以完全包覆该控制芯片33，且包覆部分该导线35的端部，例如，使该导线35的顶端包埋于该胶体37中。
于本实施例中，该胶体37的高度L大于该控制芯片33的厚度t。
另外，该胶体37的高度L等于该凸块36的高度h
此外，该胶体37的材质与该凸块36的材质可为相同或不同，并无特别限制。
另外，借由该些凸块36的设计，可防止该胶体37于固化前发生溢胶，以避免该胶体37污染该承载件30上的其它组件或线路300。
如图3D所示，设置一第一半导体组件31于该胶体37与该凸块36上，且该第一半导体组件31借由多条第一金属线34a电性连接至该承载件30的线路300。
于本实施例中，该控制芯片33的平面尺寸S小于该第一半导体组件的3 1平面尺寸W。
此外，借由该凸块36支撑该第一半导体组件31，使该控制芯片33能免受该第一半导体组件31的压迫而崩坏，且不需等待该胶体37硬化即可设置该第一半导体组件31，以节省工时。
于其它实施例中，也可不需设置该凸块36，但须待该胶体37硬化后，才能设置该第一半导体组件31。
如图3E所示，将多条第二半导体组件32呈错位方式（如图中的交错式(Zigzag)）堆栈于该第一半导体组件31上，且该第二半导体组件32借由多条第二金属线34b电性连接至该承载件30的线路300。
于本实施例中，该第一及第二半导体组件31,32为内存芯片。
此外，由该第一与第二半导体组件31,32所构成的错位式堆栈结构3a的位置对应该置晶区A。
另外，于其它实施例中，该第一半导体组件31与该些第二半导体组件32也可呈阶梯式堆栈。
如图3F所示，形成封装材38于该承载件30上，以包覆该第一半导体组件31、第二半导体组件32、控制芯片33、凸块36、导线35、第一及第二金属线34a,34b。
本发明的制法中，先将该胶体37完全包覆该控制芯片33，再放置该第一半导体组件31于该胶体37上，所以即使该控制芯片33相对该第一半导体组件31的位置偏移放置，仍可借由该胶体37支撑该错位式堆栈结构3a，因而有效克服该错位式堆栈结构3a相对该控制芯片33偏移过多而倾斜的问题，且能避免该些第一与第二半导体组件31,32撞击该承载件30而损坏的情事。
此外，借由先设置控制芯片33，再堆栈其它芯片，所以该控制芯片33的作用面33a四边的焊垫330皆可使用，使该控制芯片33的功能得以完全发挥。
此外，该控制芯片33置于芯片结构中的最底层，所以可缩短导线35的长度，而无需跨越该错位式堆栈结构3a，因而大幅节省该导线35的使用量，以达到节省材料成本的目的。
另外，该控制芯片33于进行打线工艺时，因无需跨越该错位式堆栈结构3a，所以可避免现有金属线触碰内存芯片而发生短路的问题，因而能提升产品的可靠度。
本发明还提供一种具堆栈结构的封装件3，其包括：一承载件30、一控制芯片33、胶体37、一第一半导体组件31、多条第二半导体组件32、多条凸块36,36’以及封装材38。
所述的控制芯片33接置于该承载件30上，且利用多条导线35电性连接该承载件30，此外该控制芯片33的平面尺寸S小于该第一半导体组件31的平面尺寸W。
所述的凸块36,36’为条状或柱状且形成于该承载件30上，此外该凸块36,36’的高度h大于该控制芯片33的厚度t。
所述的胶体37形成于该承载件30上，以完全包覆该控制芯片33，且包覆部分该导线35，此外该胶体37的高度L大于该控制芯片33的厚度t。
所述的第一半导体组件31设置于该凸块36,36’与胶体37上，且该第一半导体组件31借由多条第一金属线34a电性连接该承载件30，此外该第一及第二半导体组件31,32为内存芯片。
所述的第二半导体组件32呈交错方式堆栈于该第一半导体组件31上，且该第二半导体组件32借由多条第二金属线34b电性连接该承载件30。
所述的封装材38形成于该承载件30上，以包覆该第一半导体组件31、第二半导体组件32、控制芯片33、凸块36,36’、导线35、第一及第二金属线34a,34b。
综上所述，本发明的具堆栈结构的封装件及其制法，主要借由该胶体完全包覆该控制芯片，使该胶体能支撑该第一半导体组件，所以能有效克服该半导体组件相对该控制芯片偏移过多而倾斜的问题，且能避免该些半导体组件撞击该承载件而损坏的情事。
另外，借由先设置控制芯片，使该控制芯片的作用面的焊垫皆可使用，所以该控制芯片的功能能完全发挥。
此外，该控制芯片置于芯片结构中的最底层，能缩短该导线的长度，而无需跨越错位式堆栈结构，不仅可大幅节省该导线的使用量，以达到节省材料成本的目的，且于进行打线工艺时，可避免金属线触碰半导体组件而发生短路的问题，所以能提升产品的可靠度。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (18)

1.一种具堆栈结构的封装件，其包括：
一承载件，其定义有置晶区；
至少一凸块，其形成于该承载件上并围绕该置晶区周围；
至少一控制芯片，其接置于该承载件上并位于该置晶区内，且利用多条导线电性连接该承载件；
胶体，其形成于该承载件的置晶区上，以完全包覆该控制芯片；
一第一半导体组件，其设置于该胶体与该凸块上，且该第一半导体组件借由多条第一金属线电性连接该承载件；以及
至少一第二半导体组件，其呈错位方式堆栈于该第一半导体组件上，且该第二半导体组件借由多条第二金属线电性连接该承载件。
2.根据权利要求1所述的具堆栈结构的封装件，其特征在于，该控制芯片的平面尺寸小于该第一半导体组件的平面尺寸。
3.根据权利要求1所述的具堆栈结构的封装件，其特征在于，该胶体的高度大于该控制芯片的厚度。
4.根据权利要求1所述的具堆栈结构的封装件，其特征在于，该胶体还包覆部分该导线。
5.根据权利要求1所述的具堆栈结构的封装件，其特征在于，该第一及第二半导体组件为内存芯片。
6.根据权利要求1所述的具堆栈结构的封装件，其特征在于，该凸块为条状或柱状。
7.根据权利要求1所述的具堆栈结构的封装件，其特征在于，该凸块的高度大于该控制芯片的厚度。
8.根据权利要求1所述的具堆栈结构的封装件，其特征在于，该错位形式为交错式或阶梯式。
9.根据权利要求1所述的具堆栈结构的封装件，其特征在于，该封装件还包括封装材，其形成于该承载件上，以包覆该控制芯片、第一半导体组件、第二半导体组件、导线、第一及第二金属线。
10.一种具堆栈结构的封装件的制法，其包括：
接置至少一控制芯片于一承载件的置晶区内，且利用多条导线电性连接该承载件；
形成至少一凸块于该承载件的该置晶区周围；
形成胶体于该承载件的置晶区上，以完全包覆该控制芯片；
设置一第一半导体组件于该胶体与该凸块上，且该第一半导体组件借由多条第一金属线电性连接该承载件；以及
将至少一第二半导体组件呈错位方式堆栈于该第一半导体组件上，且该第二半导体组件借由多条第二金属线电性连接该承载件。
11.根据权利要求10所述的具堆栈结构的封装件的制法，其特征在于，该控制芯片的平面尺寸小于该第一半导体组件的平面尺寸。
12.根据权利要求10所述的具堆栈结构的封装件的制法，其特征在于，该胶体的高度大于该控制芯片的厚度。
13.根据权利要求10所述的具堆栈结构的封装件的制法，其特征在于，该胶体还包覆部分该导线。
14.根据权利要求10所述的具堆栈结构的封装件的制法，其特征在于，该第一及第二半导体组件为内存芯片。
15.根据权利要求10所述的具堆栈结构的封装件的制法，其特征在于，该凸块为条状或柱状。
16.根据权利要求10所述的具堆栈结构的封装件的制法，其特征在于，该凸块的高度大于该控制芯片的厚度。
17.根据权利要求10所述的具堆栈结构的封装件的制法，其特征在于，该错位形式为交错式或阶梯式。
18.根据权利要求10所述的具堆栈结构的封装件的制法，其特征在于，该制法还包括形成封装材于该承载件上，以包覆该控制芯片、第一半导体组件、第二半导体组件、导线、第一及第二金属线。
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Publication number Priority date Publication date Assignee Title
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TWI582919B (zh) * 2015-12-31 2017-05-11 力成科技股份有限公司 無基板扇出型多晶片封裝構造及其製造方法
US10276545B1 (en) 2018-03-27 2019-04-30 Powertech Technology Inc. Semiconductor package and manufacturing method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030197261A1 (en) * 2002-04-20 2003-10-23 Samsung Electronics Co., Ltd. Memory card
TW200605239A (en) * 2004-07-28 2006-02-01 C One Technology Corp Ltd Packaging of stack-type flash memory chip and the method thereof
TW200924082A (en) * 2007-11-30 2009-06-01 Siliconware Precision Industries Co Ltd Multiple chips stack structure and method for fabricating the same
TW201037793A (en) * 2009-04-15 2010-10-16 Chipmos Technoligies Inc Cavity chip package structure and package-on-package using the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030197261A1 (en) * 2002-04-20 2003-10-23 Samsung Electronics Co., Ltd. Memory card
TW200605239A (en) * 2004-07-28 2006-02-01 C One Technology Corp Ltd Packaging of stack-type flash memory chip and the method thereof
TW200924082A (en) * 2007-11-30 2009-06-01 Siliconware Precision Industries Co Ltd Multiple chips stack structure and method for fabricating the same
TW201037793A (en) * 2009-04-15 2010-10-16 Chipmos Technoligies Inc Cavity chip package structure and package-on-package using the same

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