TW201401479A - 具堆疊結構之封裝件及其製法 - Google Patents

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Abstract

一種具堆疊結構之封裝件，係包括：承載件、設於該承載件上之控制晶片、形成於該承載件上以完全包覆該控制晶片之膠體、設於該膠體上之第一半導體元件、以及呈錯位方式堆疊於該第一半導體元件上之第二半導體元件。藉由該膠體完全包覆該控制晶片，使該膠體能支撐該第一半導體元件，故當該第一半導體元件相對該控制晶片偏移過多時，該第一半導體元件不會發生傾斜。本發明復提供該具堆疊結構之封裝件之製法。

Description

具堆疊結構之封裝件及其製法
本發明係有關一種半導體封裝件，尤指一種具堆疊結構之封裝件及其製法。
早期多晶片封裝結構係為採用並排式(side-by-side)多晶片封裝結構，其係將兩個以上之晶片彼此並排地安裝於一共同基板之主要安裝面。晶片與共同基板上導電線路間之連接一般係藉由導線銲接方式(wire bonding)達成。然而該並排式多晶片封裝構造之缺點為封裝成本太高及封裝結構尺寸太大，因該共同基板之面積會隨著晶片數目的增加而增加。
為解決上述習知問題，近年來為使用垂直式之堆疊方法來安裝所增加的晶片，其堆疊的方式按照其晶片之設計，打線製程各有不同，但若該晶片被設計為銲墊集中於一邊時，例如記憶卡之電子裝置中所設之快閃記憶體晶片(flash memory chip)或動態隨機存取記憶體晶片(Dynamic Random Access Memory，DRAM)等，為了打線之便利性，其堆疊方式係以交錯式進行。
如第1A及1B圖所示之美國專利第6,538,331號所揭示之交錯式堆疊晶片結構1，係將一第一記憶體晶片11安裝於一承載件10上，再將複數第二記憶體晶片12以一偏移之距離而不妨礙第一記憶體晶片11上之打線作業為原則下呈交錯式堆疊於該第一記憶體晶片11上，且於最上層 之第二記憶體晶片12上設置一控制晶片(controller)13，並透過複數金屬線14,15將該第一、第二記憶體晶片11,12及控制晶片13電性連接至該承載件10。
然而，因一般控制晶片13之平面尺寸係遠小於該記憶體晶片之平面尺寸，故該控制晶片13利用金屬線15作電性連接時，該些金屬線15勢必跨越該控制晶片13下方之第一與第二記憶體晶片11,12，如此極易造成該金屬線15觸碰用以連接該第一及第二記憶體晶片11,12與該承載件10之金屬線14，而發生短路問題，同時亦增加打線作業之困難度。
於此，業界遂發展出將一控制晶片23置於一承載件20與一第一記憶體晶片21之間的交錯式堆疊晶片結構2，如第2圖所示，並運用膠膜包線(Film over Wire,FOW)技術，使膠體27先設於該第一記憶體晶片21上，再以該具有膠體27之第一記憶體晶片21下放至部分該控制晶片23及其上之金屬線25，以包覆該部分金屬線15，而避免該控制晶片23上之金屬線25受該第一與第二記憶體晶片21,22擠壓而損毀。此外，亦可避免習知連接控制晶片23之金屬線25因打線而誤觸用以連接該第一及第二記憶體晶片21,22與承載件20之金屬線，藉以避免金屬線間短路之問題。
惟，該控制晶片23之平面尺寸係遠小於該第一與第二記憶體晶片21,22之平面尺寸，故該控制晶片23需相對該第一記憶體晶片21之位置偏移放置，以利於該控制晶片 23進行打線製程，卻因而造成該些第一與第二記憶體晶片21,22容易凸出該控制晶片23過多尺寸而傾斜，導致無法進行後續製程，如打線製程，甚至該些第一與第二記憶體晶片21,22會撞擊該承載件20而損壞。
因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種具堆疊結構之封裝件，係包括：一承載件；至少一控制晶片，係接置於該承載件上，且利用複數導線電性連接該承載件；膠體，係形成於該承載件上，以完全包覆該控制晶片；一第一半導體元件，係設置於該膠體上，且該第一半導體元件係藉由複數第一金屬線電性連接該承載件；以及至少一第二半導體元件，係呈錯位方式堆疊於該第一半導體元件上，且該第二半導體元件係藉由複數第二金屬線電性連接該承載件。
本發明復提供一種具堆疊結構之封裝件之製法，係包括：接置至少一控制晶片於一承載件上，且利用複數導線電性連接該承載件；形成膠體於該承載件上，以完全包覆該控制晶片；設置一第一半導體元件於該膠體上，且該第一半導體元件係藉由複數第一金屬線電性連接該承載件；以及將至少一第二半導體元件呈錯位方式堆疊於該第一半導體元件上，且該第二半導體元件係藉由複數第二金屬線電性連接該承載件。
前述之封裝件及其製法中，該控制晶片之平面尺寸係小於該第一半導體元件之平面尺寸。
前述之封裝件及其製法中，該膠體之高度大於該控制晶片之厚度。
前述之封裝件及其製法中，該膠體復包覆部分該導線。
前述之封裝件及其製法中，該第一及第二半導體元件係為記憶體晶片。
前述之封裝件及其製法中，復包括形成該膠體之前，形成至少一凸塊於該承載件上。
前述之凸塊係為條狀或柱狀，且該第一半導體元件復設置於該凸塊上，又該凸塊之高度係大於該控制晶片之厚度。
前述之封裝件及其製法中，該錯位形式係為交錯式或階梯式。
另外，前述之封裝件及其製法中，復包括形成封裝材於該承載件上，以包覆該控制晶片、第一半導體元件、第二半導體元件、導線、第一及第二金屬線。
由上可知，本發明之封裝件及其製法，係藉由該膠體先完全包覆該控制晶片，再放置該第一半導體元件於該膠體上，使該膠體能支撐該第一半導體元件，故相較於習知技術，本發明能克服該些半導體元件相對該控制晶片偏移過多而傾斜之問題，進而避免該些半導體元件撞擊該承載件而損壞之情事。
再者，該控制晶片置於晶片結構中之最底層，故於進行打線製程時，導線無需跨越該第一與第二半導體元件，故可避免習知金屬線觸碰記憶體晶片而發生短路之問題，因而能提升產品之可靠度。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第3A至3F圖係為本發明之具堆疊結構之封裝件3之製法的剖面示意圖。
如第3A圖所示，接置一控制晶片33於一承載件30上，再形成複數凸塊36於該承載件30上。亦可先形成凸塊36於承載件30上後，再進行控制晶片33之接置製程。
於本實施例中，該承載件30可為一球柵陣列式(BGA)基板、平面柵陣列式(LGA)基板或導線架，且該承載件30具有線路300並定義有置晶區A，以令該些凸塊36圍繞該置晶區A周圍，且該控制晶片33位於該置晶區A內，如第4A及4B圖所示。
再者，該控制晶片33具有相對之作用面33a與非作用面33b，該作用面33a之四邊均設有複數銲墊330，如第4A及4B圖所示。
又，該凸塊36,36’係為條狀或柱狀，如第4A及4B圖所示，且該凸塊36,36’之高度h大於該控制晶片33之厚度t。
另外，形成該些凸塊36,36’之製程係為點膠製程，但並不限於此，且以下製程係以第4A圖之凸塊36為例。
如第3B圖所示，進行打線製程，係以複數導線35電性連接該控制晶片33之銲墊330與該承載件30之線路300(及電性連接墊)。
於本實施例中，該些導線35係為金屬線，例如金或銅。
如第3C圖所示，進行填膠製程，係形成膠體37於該承載件30之置晶區A上，且利用膠膜包線(Filmover Wife,FOW)技術，以完全包覆該控制晶片33，且包覆部分該導線35之端部，例如，使該導線35之頂端包埋於該膠體37中。
於本實施例中，該膠體37之高度L大於該控制晶片33之厚度t。
再者，該膠體37之高度L等於該凸塊36之高度h
又，該膠體37之材質與該凸塊36之材質可為相同或不同，並無特別限制。
另外，藉由該些凸塊36之設計，可防止該膠體37於固化前發生溢膠，以避免該膠體37污染該承載件30上之其他元件或線路300。
如第3D圖所示，設置一第一半導體元件31於該膠體37與該凸塊36上，且該第一半導體元件31係藉由複數第一金屬線34a電性連接至該承載件30之線路300。
於本實施例中，該控制晶片33之平面尺寸S係小於該第一半導體元件之31平面尺寸W。
再者，藉由該凸塊36支撐該第一半導體元件31，使該控制晶片33能免受該第一半導體元件31之壓迫而崩壞，且不需等待該膠體37硬化即可設置該第一半導體元件31，以節省工時。
於其它實施例中，亦可不需設置該凸塊36，但須待該膠體37硬化後，才能設置該第一半導體元件31。
如第3E圖所示，將複數第二半導體元件32呈錯位方式(如圖中之交錯式(Zigzag))堆疊於該第一半導體元件31上，且該第二半導體元件32係藉由複數第二金屬線34b電性連接至該承載件30之線路300。
於本實施例中，該第一及第二半導體元件31,32係為記憶體晶片。
再者，由該第一與第二半導體元件31,32所構成之錯 位式堆疊結構3a之位置係對應該置晶區A。
另外，於其它實施例中，該第一半導體元件31與該些第二半導體元件32亦可呈階梯式堆疊。
如第3F圖所示，形成封裝材38於該承載件30上，以包覆該第一半導體元件31、第二半導體元件32、控制晶片33、凸塊36、導線35、第一及第二金屬線34a,34b。
本發明之製法中，先將該膠體37完全包覆該控制晶片33，再放置該第一半導體元件31於該膠體37上，故即使該控制晶片33相對該第一半導體元件31之位置偏移放置，仍可藉由該膠體37支撐該錯位式堆疊結構3a，因而有效克服該錯位式堆疊結構3a相對該控制晶片33偏移過多而傾斜之問題，且能避免該些第一與第二半導體元件31,32撞擊該承載件30而損壞之情事。
再者，藉由先設置控制晶片33，再堆疊其它晶片，故該控制晶片33之作用面33a四邊之銲墊330皆可使用，使該控制晶片33之功能得以完全發揮。
又，該控制晶片33置於晶片結構中之最底層，故可縮短導線35之長度，而無需跨越該錯位式堆疊結構3a，因而大幅節省該導線35之使用量，以達到節省材料成本之目的。
另外，該控制晶片33於進行打線製程時，因無需跨越該錯位式堆疊結構3a，故可避免習知金屬線觸碰記憶體晶片而發生短路之問題，因而能提升產品之可靠度。
本發明復提供一種具堆疊結構之封裝件3，係包括： 一承載件30、一控制晶片33、膠體37、一第一半導體元件31、複數第二半導體元件32、複數凸塊36,36’以及封裝材38。
所述之控制晶片33係接置於該承載件30上，且利用複數導線35電性連接該承載件30，又該控制晶片33之平面尺寸S係小於該第一半導體元件31之平面尺寸W。
所述之凸塊36,36’係為條狀或柱狀且形成於該承載件30上，又該凸塊36,36’之高度h大於該控制晶片33之厚度t。
所述之膠體37係形成於該承載件30上，以完全包覆該控制晶片33，且包覆部分該導線35，又該膠體37之高度L大於該控制晶片33之厚度t。
所述之第一半導體元件31係設置於該凸塊36,36’與膠體37上，且該第一半導體元件31係藉由複數第一金屬線34a電性連接該承載件30，又該第一及第二半導體元件31,32係為記憶體晶片。
所述之第二半導體元件32係呈交錯方式堆疊於該第一半導體元件31上，且該第二半導體元件32係藉由複數第二金屬線34b電性連接該承載件30。
所述之封裝材38係形成於該承載件30上，以包覆該第一半導體元件31、第二半導體元件32、控制晶片33、凸塊36,36’、導線35、第一及第二金屬線34a,34b。
綜上所述，本發明之具堆疊結構之封裝件及其製法，主要藉由該膠體完全包覆該控制晶片，使該膠體能支撐該 第一半導體元件，故能有效克服該半導體元件相對該控制晶片偏移過多而傾斜之問題，且能避免該些半導體元件撞擊該承載件而損壞之情事。
再者，藉由先設置控制晶片，使該控制晶片之作用面之銲墊皆可使用，故該控制晶片之功能能完全發揮。
又，該控制晶片置於晶片結構中之最底層，係能縮短該導線之長度，而無需跨越錯位式堆疊結構，不僅可大幅節省該導線之使用量，以達到節省材料成本之目的，且於進行打線製程時，可避免金屬線觸碰半導體元件而發生短路之問題，故能提升產品之可靠度。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
1,2‧‧‧交錯式堆疊晶片結構
10,20,30‧‧‧承載件
11,21‧‧‧第一記憶體晶片
12,22‧‧‧第二記憶體晶片
13,23,33‧‧‧控制晶片
14,15,25‧‧‧金屬線
27,37‧‧‧膠體
3‧‧‧具堆疊結構之封裝件
3a‧‧‧錯位式堆疊結構
300‧‧‧線路
31‧‧‧第一半導體元件
32‧‧‧第二半導體元件
33a‧‧‧作用面
33b‧‧‧非作用面
330‧‧‧銲墊
34a‧‧‧第一金屬線
34b‧‧‧第二金屬線
35‧‧‧導線
36,36’‧‧‧凸塊
38‧‧‧封裝材
L,h‧‧‧高度
t‧‧‧厚度
A‧‧‧置晶區
S,W‧‧‧平面尺寸
第1A至1B圖係為係為美國專利第6,538,331號所揭示之交錯式堆疊晶片結構之剖面及平面示意圖；第2圖係為習知交錯式堆疊晶片結構之剖視示意圖；第3A至3F圖係為本發明具堆疊結構之封裝件之製法的剖視示意圖；以及第4A至4B圖係為第3B圖之不同實施例之上視示意圖。
3‧‧‧具堆疊結構之封裝件
30‧‧‧承載件
31‧‧‧第一半導體元件
32‧‧‧第二半導體元件
33‧‧‧控制晶片
34a‧‧‧第一金屬線
34b‧‧‧第二金屬線
35‧‧‧導線
36‧‧‧凸塊
37‧‧‧膠體
38‧‧‧封裝材

Claims (22)

  1. 一種具堆疊結構之封裝件，係包括：一承載件；至少一控制晶片，係接置於該承載件上，且利用複數導線電性連接該承載件；膠體，係形成於該承載件上，以完全包覆該控制晶片；一第一半導體元件，係設置於該膠體上，且該第一半導體元件係藉由複數第一金屬線電性連接該承載件；以及至少一第二半導體元件，係呈錯位方式堆疊於該第一半導體元件上，且該第二半導體元件係藉由複數第二金屬線電性連接該承載件。
  2. 如申請專利範圍第1項所述之具堆疊結構之封裝件，其中，該控制晶片之平面尺寸係小於該第一半導體元件之平面尺寸。
  3. 如申請專利範圍第1項所述之具堆疊結構之封裝件，其中，該膠體之高度係大於該控制晶片之厚度。
  4. 如申請專利範圍第1項所述之具堆疊結構之封裝件，其中，該膠體復包覆部分該導線。
  5. 如申請專利範圍第1項所述之具堆疊結構之封裝件，其中，該第一及第二半導體元件係為記憶體晶片。
  6. 如申請專利範圍第1項所述之具堆疊結構之封裝件，復包括至少一凸塊，係形成於該承載件上。
  7. 如申請專利範圍第6項所述之具堆疊結構之封裝件，其中，該凸塊係為條狀或柱狀。
  8. 如申請專利範圍第6項所述之具堆疊結構之封裝件，其中，該第一半導體元件係設置於該凸塊上。
  9. 如申請專利範圍第6項所述之具堆疊結構之封裝件，其中，該凸塊之高度係大於該控制晶片之厚度。
  10. 如申請專利範圍第1項所述之具堆疊結構之封裝件，其中，該錯位形式係為交錯式或階梯式。
  11. 如申請專利範圍第1項所述之具堆疊結構之封裝件，復包括封裝材，係形成於該承載件上，以包覆該控制晶片、第一半導體元件、第二半導體元件、導線、第一及第二金屬線。
  12. 一種具堆疊結構之封裝件之製法，係包括：接置至少一控制晶片於一承載件上，且利用複數導線電性連接該承載件；形成膠體於該承載件上，以完全包覆該控制晶片；設置一第一半導體元件於該膠體上，且該第一半導體元件係藉由複數第一金屬線電性連接該承載件；以及將至少一第二半導體元件呈錯位方式堆疊於該第一半導體元件上，且該第二半導體元件係藉由複數第二金屬線電性連接該承載件。
  13. 如申請專利範圍第12項所述之具堆疊結構之封裝件之製法，其中，該控制晶片之平面尺寸係小於該第一半 導體元件之平面尺寸。
  14. 如申請專利範圍第12項所述之具堆疊結構之封裝件之製法，其中，該膠體之高度係大於該控制晶片之厚度。
  15. 如申請專利範圍第12項所述之具堆疊結構之封裝件之製法，其中，該膠體復包覆部分該導線。
  16. 如申請專利範圍第12項所述之具堆疊結構之封裝件之製法，其中，該第一及第二半導體元件係為記憶體晶片。
  17. 如申請專利範圍第12項所述之具堆疊結構之封裝件之製法，復包括形成該膠體之前，形成至少一凸塊於該承載件上。
  18. 如申請專利範圍第17項所述之具堆疊結構之封裝件之製法，其中，該凸塊係為條狀或柱狀。
  19. 如申請專利範圍第17項所述之具堆疊結構之封裝件之製法，其中，該第一半導體元件係設置於該凸塊上。
  20. 如申請專利範圍第17項所述之具堆疊結構之封裝件之製法，其中，該凸塊之高度係大於該控制晶片之厚度。
  21. 如申請專利範圍第12項所述之具堆疊結構之封裝件之製法，其中，該錯位形式係為交錯式或階梯式。
  22. 如申請專利範圍第12項所述之具堆疊結構之封裝件之製法，復包括形成封裝材於該承載件上，以包覆該控制晶片、第一半導體元件、第二半導體元件、導線、第一及第二金屬線。
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