TWI553805B - 半導體封裝件之製法 - Google Patents

半導體封裝件之製法 Download PDF

Info

Publication number
TWI553805B
TWI553805B TW101126428A TW101126428A TWI553805B TW I553805 B TWI553805 B TW I553805B TW 101126428 A TW101126428 A TW 101126428A TW 101126428 A TW101126428 A TW 101126428A TW I553805 B TWI553805 B TW I553805B
Authority
TW
Taiwan
Prior art keywords
encapsulant
semiconductor package
electrical connection
conductive
connection pad
Prior art date
Application number
TW101126428A
Other languages
English (en)
Other versions
TW201405744A (zh
Inventor
林志生
陳俊龍
李信宏
Original Assignee
矽品精密工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 矽品精密工業股份有限公司 filed Critical 矽品精密工業股份有限公司
Priority to TW101126428A priority Critical patent/TWI553805B/zh
Priority to CN201210272816.0A priority patent/CN103579167B/zh
Publication of TW201405744A publication Critical patent/TW201405744A/zh
Application granted granted Critical
Publication of TWI553805B publication Critical patent/TWI553805B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Description

半導體封裝件之製法
本發明係有關一種半導體封裝件，尤指一種提高良率之半導體封裝件及其製法。
第1圖係繪示習知四方形平面無引腳(Quad Flat No leads,QFN)之半導體封裝件1的剖視示意圖。如第1圖所示，該半導體封裝件1包含第一封裝膠體11、複數導電元件12、晶片13、黏著層14與第二封裝膠體15。
該些導電元件12係形成於該第一封裝膠體11中，每一導電元件12具有一第一電性連接墊121與一第二電性連接墊122，該第一與第二電性連接墊121,122分別外露於該第一封裝膠體11之頂面11a與底面11b，令銲球16可設於該些第二電性連接墊122上。
該晶片13係藉由該黏著層14設於該第一封裝膠體11之頂面11a上，並透過複數銲線130電性連接該些第一電性連接墊121。
該第二封裝膠體15係覆蓋於該第一封裝膠體11之頂面11a、第一電性連接墊121、晶片13與該些銲線130上。
惟，習知半導體封裝件1中，於該黏著層14與該些第一電性連接墊121(銅材)之間的結合性不佳，且該第二封裝膠體15與該些第一電性連接墊121(銅材)之間的結合性亦不佳，故經過高低溫循環測試後，該晶片13與該些導電元件12之間容易產生脫層之問題，導致產品之良率 降低。
因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種半導體封裝件，係包括：第一封裝膠體，係具有相對之第一表面與第二表面；複數導電元件，係嵌埋於該第一封裝膠體中並外露於該第一封裝膠體之第二表面，且該導電元件具有外露於該第一表面之凹部；以及第二封裝膠體，係形成於該第一封裝膠體之第一表面上，且形成於該些導電元件之凹部內。
本發明復提供一種半導體封裝件之製法，係包括：形成複數導電元件於一載板上，且該導電元件具有面向該載板之凹部；形成具有相對之第一表面與第二表面的第一封裝膠體於該載板與該些導電元件上，且該第一封裝膠體之第一表面結合該載板，而該些導電元件係外露於該第一封裝膠體之第二表面；移除該載板，以外露該第一封裝膠體之第一表面與該些導電元件之凹部；以及形成第二封裝膠體於該第一封裝膠體之第一表面上，且該第二封裝膠體復形成於該些導電元件之凹部內。
前述之製法中，該載板之相對兩側具有金屬層。
前述之製法中，先移除該載板之部分材質以外露該第一封裝膠體之第一表面與該些導電元件之凹部，待形成該第二封裝膠體之後，再移除該載板之剩餘材質。
前述之製法中，形成該導電元件之製程係包括：形成第一電性連接墊於該載板上；形成導電體於該第一電性連接墊上，該第一電性連接墊及該導電體作為該凹部之側壁；以及形成第二電性連接墊於該導電體上，以作為該凹部之底部。因此，於前述之半導體封裝件中，該第一電性連接墊外露於該第一封裝膠體之第一表面，且該第二電性連接墊外露於該第一封裝膠體之第二表面，該第一電性連接墊及該導電體係作為該凹部之側壁。
前述之半導體封裝件及其製法中，該導電元件係為導電線路。
前述之半導體封裝件及其製法中，復藉由黏著層以設置晶片於該第一封裝膠體之第一表面(與至少一導電元件)上，並將該晶片電性連接該些導電元件(如第一電性連接墊)。其中，該第二封裝膠體包覆該晶片，該黏著層結合該凹部內之第二封裝膠體。
依上述，該第一封裝膠體之第一表面上定義有置晶區，以供設置該晶片，且部分導電元件係設於該置晶區外圍。再者，該導電元件係為導電線路，自該置晶區延伸至該置晶區外圍。又，該晶片藉由銲線電性連接該些導電元件。
前述之半導體封裝件及其製法中，該第一電性連接墊之材質係為銅/鎳/銅。該導電體之材質係為銅。該第二電性連接墊之材質係為銅。
另外，前述之半導體封裝件及其製法中，復於該第二 電性連接墊上形成銲球。
由上可知，本發明之半導體封裝件及其製法，係藉由該導電元件形成凹部，且該第二封裝膠體形成於該凹部內，使該黏著層與該導電元件之接觸面積減少，而增加該黏著層與該第二封裝膠體之接觸面積，以提升該黏著層之結合力，因而經高低溫循環測試後，可避免該晶片與該些導電元件之間產生脫層之問題，故能有效提升產品之良率。
再者，該置晶區外圍之導電元件之凹部與該第二封裝膠體係為嵌卡結合，可提升卡固該導電元件之效果。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2M圖係繪示本發明之半導體封裝件2之製法的剖視示意圖。
如第2A圖所示，先提供一載板31，如金屬板，該載板31具有相對之第一側31a與第二側31b，且該載板31之第一側31a與第二側31b上分別形成有第一金屬層321與第二金屬層322。
如第2B圖所示，形成第一阻層33a於該第二金屬層322上，且該第一阻層33a具有複數外露該第二金屬層322之第一開孔341。
如第2C圖所示，藉由電鍍製程，形成第一電性連接墊221於該些第一開孔341中之第二金屬層322上。
於本實施例中，該第一電性連接墊221之材質係為銅/鎳/銅。
如第2D圖所示，形成第二阻層33b於該第一阻層33a與該第一電性連接墊221上，且該第二阻層33b具有複數第二開孔342，以外露該些第一電性連接墊221之部分表面。
如第2E圖所示，電鍍形成複數導電體222於該些第二開孔342中之第一電性連接墊221上。
於本實施例中，該導電體222之材質係為銅。
如第2F圖所示，形成第三阻層33c於該第二阻層33b上，該第三阻層33c具有複數第三開孔343，以外露該些導電體222與部分第二阻層33b。
如第2G圖所示，電鍍形成複數第二電性連接墊223 於該些第三開孔343中之導電體222與第二阻層33b上，使該第一電性連接墊221、該導電體222與該第二電性連接墊223構成杯狀之導電元件22，且每一該導電元件22之凹部224(即杯口)係面向該載板31之第二金屬層322。
於本實施例中，該第二電性連接墊223之材質係為銅。
再者，該第一電性連接墊221及該導電體222係作為該凹部224之側壁，且該第二電性連接墊223係作為該凹部224之底部。
又，有關具有該凹部224之導電元件22之製法並不限於上述，特此述明。
如第2H圖所示，移除位於該些導電元件22之間的第一阻層33a、第二阻層33b與第三阻層33c，以外露該第二金屬層322。
如第2I圖所示，形成具有頂面21a(即第一表面)與底面21b(即第二表面)的第一封裝膠體21於該些導電元件22與第二金屬層322上，且外露該些導電元件22。
如第2J圖所示，蝕刻貫穿該第一金屬層321、載板31與第二金屬層322以形成開口310，令該第一封裝膠體21之頂面21a、第一電性連接墊221與第一阻層33a外露於該開口310。
於本實施例中，該第一封裝膠體21之頂面21a上定義有置晶區210，且部分的導電元件22設於該置晶區210外圍。
如第2K圖所示，移除位於該些凹部224內之第一阻 層33a與第二阻層33b，以外露該些第一電性連接墊221、該些導電體222、該些第二電性連接墊223與該些凹部224。
如第2L圖所示，藉由黏著層24將晶片23設於該第一封裝膠體21之頂面21a之置晶區210上，且於該置晶區210外圍之導電元件22並未接觸該黏著層24。再以複數條銲線230電性連接該晶片23與該些導電元件22之第一電性連接墊221。接著，形成第二封裝膠體25於該第一封裝膠體21之頂面21a上，以包覆該晶片23與銲線230，該第二封裝膠體25並填入該些導電元件22之凹部224內。該些導電元件22亦可為導電線路，自該置晶區210延伸至該置晶區210外圍，該第二封裝膠體25可沿該些導電線路之凹部224流至該晶片23下方。又可形成複數銲球26於該些導電元件22之第二電性連接墊223上。
如第2M圖所示，沿該第二金屬層322之位置進行切割(如第2L圖所示之切割線S)，以形成半導體封裝件2。
本發明之製法係藉由該導電元件22形成凹部224，令該第二封裝膠體25能形成於該凹部224內，以供結合該黏著層24，使該黏著層24藉由增加其與該第二封裝膠體25之接觸面積，而提升其結合力，因而可避免該晶片23與該些導電元件22之間產生脫層之問題，故能有效提升產品之良率。
再者，該置晶區210外圍導電元件22之凹部224與該第二封裝膠體25係為嵌卡結合，可提升卡固該導電元件22之效果。
本發明提供一種半導體封裝件2，其包括：第一封裝膠體21、嵌埋於該第一封裝膠體21中之複數導電元件22、設於該第一封裝膠體21上之晶片23、以及包覆該晶片23之第二封裝膠體25。
所述之第一封裝膠體21係具有相對之頂面21a(即第一表面)與底面21b(即第二表面)。
於本實施例中，該第一封裝膠體21之頂面21a上設有置晶區210。
所述之導電元件22係具有凹部224、第一電性連接墊221、導電體222與第二電性連接墊223，該導電元件22之凹部224與該第一電性連接墊221外露於該第一封裝膠體21之頂面21a(第一表面)，且該第二電性連接墊223外露於該第一封裝膠體21之底面21b，而該第一電性連接墊221及該導電體222係作為該凹部224之側壁。該導電元件22之上表面係齊平於該第一封裝膠體21之頂面21a(第一表面)，且該導電元件22之凹部224之深度係大於該第一封裝膠體21之厚度(高度)之一半。
於本實施例中，部分導電元件22設於該置晶區210外圍。
所述之導電元件22亦可為導電線路，自該置晶區210延伸至該置晶區210外圍，該第二封裝膠體25可沿該些導電線路之凹部224流至該晶片23下方。
再者，該第二電性連接墊223上可形成銲球26，且該第一電性連接墊221之材質係為銅/鎳/銅，而該導電體222與第二電性連接墊223之材質係為銅。
所述之晶片23係藉由黏著層24設置於該第一封裝膠體21之頂面21a上，並藉由銲線230電性連接該些導電元 件22。
於本實施例中，設於該置晶區210外圍之導電元件22未接觸該黏著層24。
所述之第二封裝膠體25係形成於該第一封裝膠體21之頂面21a上及該些導電元件22之凹部224內，以包覆該晶片23。
綜上所述，本發明之半導體封裝件及其製法，主要藉由具有凹部之導電元件之設計，使該第二封裝膠體能形成於該凹部內以結合該黏著層，俾提升該黏著層之結合力，因而可避免該晶片與該些導電元件之間產生脫層之問題，故能有效提升產品之良率。
再者，該置晶區外圍之導電元件之凹部與該第二封裝膠體係為嵌卡結合，可提升卡固該導電元件之效果。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
1,2‧‧‧半導體封裝件
11,21‧‧‧第一封裝膠體
11a,21a‧‧‧頂面
11b,21b‧‧‧底面
12,22‧‧‧導電元件
121,221‧‧‧第一電性連接墊
122,223‧‧‧第二電性連接墊
13,23‧‧‧晶片
130,230‧‧‧銲線
14,24‧‧‧黏著層
15,25‧‧‧第二封裝膠體
16,26‧‧‧銲球
210‧‧‧置晶區
222‧‧‧導電體
224‧‧‧凹部
31‧‧‧載板
31a‧‧‧第一側
31b‧‧‧第二側
310‧‧‧開口
321‧‧‧第一金屬層
322‧‧‧第二金屬層
33a‧‧‧第一阻層
33b‧‧‧第二阻層
33c‧‧‧第三阻層
341‧‧‧第一開孔
342‧‧‧第二開孔
343‧‧‧第三開孔
S‧‧‧切割線
第1圖係為習知半導體封裝件的剖視示意圖；以及第2A至2M圖係為本發明之半導體封裝件之製法的剖視示意圖。
2‧‧‧半導體封裝件
21‧‧‧第一封裝膠體
21a‧‧‧頂面
21b‧‧‧底面
22‧‧‧導電元件
221‧‧‧第一電性連接墊
222‧‧‧導電體
223‧‧‧第二電性連接墊
224‧‧‧凹部
23‧‧‧晶片
230‧‧‧銲線
24‧‧‧黏著層
25‧‧‧第二封裝膠體
26‧‧‧銲球

Claims (16)

  1. 一種半導體封裝件之製法，係包括：形成複數導電元件於一載板上，且該導電元件具有面向該載板之凹部；形成具有相對之第一表面與第二表面的第一封裝膠體於該載板與該些導電元件上，且該第一封裝膠體之第一表面結合該載板，而該些導電元件係外露於該第一封裝膠體之第二表面；移除該載板，以外露該第一封裝膠體之第一表面與該些導電元件之凹部；以及形成第二封裝膠體於該第一封裝膠體之第一表面上，且該第二封裝膠體復形成於該些導電元件之凹部內。
  2. 如申請專利範圍第1項所述之半導體封裝件之製法，其中，該載板之相對兩側具有金屬層。
  3. 如申請專利範圍第1項所述之半導體封裝件之製法，其中，先移除該載板之部分材質以外露該第一封裝膠體之第一表面與該些導電元件之凹部，待形成該第二封裝膠體之後，再移除該載板之剩餘材質。
  4. 如申請專利範圍第1項所述之半導體封裝件之製法，復包括形成該第二封裝膠體之前，藉由黏著層以設置晶片於該第一封裝膠體之第一表面與至少一導電元件上，並將該晶片電性連接該些導電元件。
  5. 如申請專利範圍第4項所述之半導體封裝件之製法， 其中，該第二封裝膠體包覆該晶片。
  6. 如申請專利範圍第4項所述之半導體封裝件之製法，其中，該黏著層結合該凹部內之第二封裝膠體。
  7. 如申請專利範圍第4項所述之半導體封裝件之製法，其中，該晶片藉由銲線電性連接該些導電元件。
  8. 如申請專利範圍第4項所述之半導體封裝件之製法，其中，該第一封裝膠體之第一表面上定義有置晶區，以供設置該晶片，且部分導電元件係設於該置晶區外圍。
  9. 如申請專利範圍第8項所述之半導體封裝件之製法，其中，該些導電元件係為導電線路，自該置晶區延伸至該置晶區外圍。
  10. 如申請專利範圍第1項所述之半導體封裝件之製法，其中，該些導電元件係為導電線路。
  11. 如申請專利範圍第1項所述之半導體封裝件之製法，其中，形成該導電元件之製程係包括：形成第一電性連接墊於該載板上；形成導電體於該第一電性連接墊上，該第一電性連接墊及該導電體作為該凹部之側壁；以及形成第二電性連接墊於該導電體上，以作為該凹部之底部。
  12. 如申請專利範圍第11項所述之半導體封裝件之製法，其中，該第一電性連接墊之材質係為銅/鎳/銅。
  13. 如申請專利範圍第11項所述之半導體封裝件之製法， 其中，該導電體之材質係為銅。
  14. 如申請專利範圍第11項所述之半導體封裝件之製法，其中，該第二電性連接墊之材質係為銅。
  15. 如申請專利範圍第11項所述之半導體封裝件之製法，復包括晶片，係設置於該第一封裝膠體之第一表面上，且該第一電性連接墊電性連接該晶片。
  16. 如申請專利範圍第11項所述之半導體封裝件之製法，其中，復於該第二電性連接墊上形成銲球。
TW101126428A 2012-07-23 2012-07-23 半導體封裝件之製法 TWI553805B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW101126428A TWI553805B (zh) 2012-07-23 2012-07-23 半導體封裝件之製法
CN201210272816.0A CN103579167B (zh) 2012-07-23 2012-08-02 半导体封装件及其制法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW101126428A TWI553805B (zh) 2012-07-23 2012-07-23 半導體封裝件之製法

Publications (2)

Publication Number Publication Date
TW201405744A TW201405744A (zh) 2014-02-01
TWI553805B true TWI553805B (zh) 2016-10-11

Family

ID=50050617

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101126428A TWI553805B (zh) 2012-07-23 2012-07-23 半導體封裝件之製法

Country Status (2)

Country Link
CN (1) CN103579167B (zh)
TW (1) TWI553805B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6218731B1 (en) * 1999-05-21 2001-04-17 Siliconware Precision Industries Co., Ltd. Tiny ball grid array package
WO2005076352A1 (ja) * 2004-02-05 2005-08-18 Renesas Technology Corp. 半導体装置および半導体装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007032213A1 (ja) * 2005-09-14 2007-03-22 Nec Corporation プリント配線基板および半導体パッケージ
JP5135835B2 (ja) * 2007-03-16 2013-02-06 富士通セミコンダクター株式会社 半導体装置及びその製造方法
CN101335217B (zh) * 2007-06-29 2010-10-13 矽品精密工业股份有限公司 半导体封装件及其制法
CN101694838A (zh) * 2009-10-17 2010-04-14 天水华天科技股份有限公司 一种双扁平无引脚封装件及其生产方法
CN201681903U (zh) * 2010-05-05 2010-12-22 江苏长电科技股份有限公司 基岛露出型及下沉基岛露出型无源器件封装结构

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6218731B1 (en) * 1999-05-21 2001-04-17 Siliconware Precision Industries Co., Ltd. Tiny ball grid array package
WO2005076352A1 (ja) * 2004-02-05 2005-08-18 Renesas Technology Corp. 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
TW201405744A (zh) 2014-02-01
CN103579167B (zh) 2016-09-07
CN103579167A (zh) 2014-02-12

Similar Documents

Publication Publication Date Title
TWI364820B (en) Chip structure
TWI438885B (zh) 半導體封裝件及其製法
TWI500130B (zh) 封裝基板及其製法暨半導體封裝件及其製法
JP2011142264A5 (zh)
TW201503304A (zh) 半導體裝置及其製法
JP2015179737A (ja) 半導体装置及びその製造方法
TWI503935B (zh) 半導體封裝件及其製法
TW201448163A (zh) 半導體封裝件及其製法
TWI453872B (zh) 半導體封裝件及其製法
TWI468088B (zh) 半導體封裝件及其製法
JP2009099905A5 (zh)
JP6909630B2 (ja) 半導体装置
TWI637536B (zh) 電子封裝結構及其製法
TWI610402B (zh) 電子封裝結構及其製法
TWI481002B (zh) 具堆疊結構之封裝件及其製法
TWI553805B (zh) 半導體封裝件之製法
TWI604593B (zh) 半導體封裝件及其製法
JP3174860U (ja) ３ｄリードフレーム構造
TWI473243B (zh) 多晶片堆疊封裝結構及其製程
TWI389296B (zh) 可堆疊式封裝結構及其製造方法及半導體封裝結構
TWI441296B (zh) 封裝結構及其製法
TWI413232B (zh) 多晶片封裝結構
TWI581375B (zh) 電子封裝件及其製法
TWM549958U (zh) 半導體封裝
TWI433288B (zh) 半導體晶片封裝結構及其製法暨用於半導體晶片封裝結構之封裝基板結構