TWM549958U - 半導體封裝 - Google Patents

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TWM549958U
TWM549958U TW106209932U TW106209932U TWM549958U TW M549958 U TWM549958 U TW M549958U TW 106209932 U TW106209932 U TW 106209932U TW 106209932 U TW106209932 U TW 106209932U TW M549958 U TWM549958 U TW M549958U
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Taiwan
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wafer
pads
layer
wire
semiconductor package
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TW106209932U
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譚瑞敏
王金勝
盧文賢
莊玉玲
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欣興電子股份有限公司
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Description

半導體封裝
本新型創作是有關於一種半導體封裝，且特別是有關於一種具有被動元件的半導體封裝。
半導體封裝技術包含有許多封裝形態，其中屬於四方扁平封裝系列的四方扁平無引腳（QFN）封裝具有較短的訊號傳遞路徑及相對較快的訊號傳遞速度，因此一直是低腳位（low pin count）構裝型態的主流之一。目前功率模組的封裝結構也大多採用四方平面無引腳(QFN)封裝。
然而，目前的四方平面無引腳封裝主要是對晶片封裝，未見一起將被動元件封裝於其中。這是由於目前的四方平面無引腳封裝主要採用導線架作為線路的主架構，若要透過迴焊的方式將被動元件固定至導線架，在迴焊過程中溫度升高焊料熔融，被動元件容易滑動，而產生良率問題。
本新型創作提供一種半導體封裝，其可將晶片連同被動元件一起封裝於其中，更具功能完整性，且具有良好的良率。
本新型創作的一種半導體封裝，包括一線路板、一第一晶片、一被動元件及一封裝膠體。線路板包括一基板、一第一線路層及一第一防焊層。基板包括一第一面。第一線路層配置於第一面，且包括多個第一接墊及一第一晶片座。第一防焊層配置於第一面及第一線路層上，且包括多個第一開口及一第二開口，其中這些第一開口外露這些第一接墊，且第二開口外露第一晶片座。第一晶片配置於第一晶片座上且電性連接於部分的這些第一接墊。被動元件配置且電性連接於部分的這些第一接墊上，其中第一晶片的一底面與被動元件的一底面分別低於第一防焊層的一外表面。封裝膠體配置於線路板上且包封第一晶片及被動元件。
在本新型創作的一實施例中，上述的半導體封裝更包括一焊料層，配置於第一晶片與第一晶片座之間以及被動元件與對應的這些第一接墊之間。
在本新型創作的一實施例中，上述的第一晶片透過焊料層電性連接於第一晶片座。
在本新型創作的一實施例中，上述的半導體封裝更包括一膠層及一焊料層。膠層配置於第一晶片與第一晶片座之間。焊料層配置於被動元件與對應的這些第一接墊之間。
在本新型創作的一實施例中，上述的線路板更包括一第二線路層、多個導通柱及一第二防焊層。基板包括相對於第一面的一第二面及多個貫穿孔，第二線路層配置於第二面且包括多個第二接墊。這些導通柱配置於這些貫穿孔，並分別電性連接於第一線路層與第二線路層。第二防焊層配置於第二面及第二線路層上，且外露這些第二接墊。
在本新型創作的一實施例中，上述的半導體封裝更包括一第二晶片、一第一導線及一第二導線。第一線路層包括一第二晶片座，第二晶片配置於第二晶片座上且電性連接於部分的這些第一接墊。第一晶片透過第一導線電性連接於對應的這些第一接墊。第二晶片透過第二導線電性連接於對應的這些第一接墊，其中封裝膠體還包封第二晶片、第一導線與第二導線，且第一導線的線徑不同於第二導線的線徑。
在本新型創作的一實施例中，上述的第一導線的材質不同於第二導線的材質。
在本新型創作的一實施例中，上述的第一晶片的底面與第一防焊層的外表面之間的距離在5微米至50微米之間，且被動元件的底面與第一防焊層的外表面之間的距離在5微米至50微米之間。
在本新型創作的一實施例中，上述的第一晶片與第二晶片的其中一者為一微處理器，第一晶片與第二晶片的另一者為一電晶體。
在本新型創作的一實施例中，上述的半導體封裝為四方平面無引腳(QFN)封裝。
基於上述，本新型創作的半導體封裝藉由線路板來作為封裝膠體內的線路主架構，線路板的第一防焊層覆蓋第一線路層且具有第一開口與第二開口，而外露第一線路層的第一接墊與第一晶片座。如此，被動元件與第一晶片配置於線路板上以連接第一接墊與第一晶片座時，被動元件的底面與第一晶片的底面分別會低於第一防焊層的外表面。換句話說，第一晶片與被動元件會略為陷入第一防焊層。如此一來，當第一晶片與被動元件要透過迴焊的方式固定於線路板時，第一晶片與被動元件可被第一防焊層限位而不會在X-Y平面上滑動，而可使半導體封裝具有較佳的良率。
為讓本新型創作的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1是依照本新型創作的一實施例的一種半導體封裝的剖面示意圖。請參閱圖1，在本實施例中，半導體封裝10以四方平面無引腳(QFN)封裝為例，但半導體封裝10的種類或形式不以此為限制。如圖1所示，本實施例的半導體封裝10包括一線路板100、一第一晶片20、一第二晶片22、一被動元件25、一焊料層30、一膠層35、一第一導線40、一第二導線45及一封裝膠體50。
在本實施例中，線路板100包括一基板110、一第一線路層120、一第一防焊層130、多個導通柱150、一第二線路層140、一第二防焊層160。基板110包括一第一面112、相對於第一面112的一第二面114及貫穿於該第一面112與該第二面114的多個貫穿孔116。
第一線路層120配置於第一面112，且包括多個第一接墊122及一第一晶片座124及一第二晶片座126。在本實施例中，半導體封裝10會包封第一晶片20及第二晶片22，因此，第一線路層120對應地具有第一晶片座124及第二晶片座126。當然，半導體封裝10內的晶片與對應的晶片座的數量不以此為限制。第一線路層120的材料例如是銅、銅合金、鎳鐵合金等金屬材料，但第一線路層120的材料不以此為限制。
第一防焊層130配置於第一面112及第一線路層120上，且包括多個第一開口132、一第二開口134及一第三開口135，在本實施例中，第一防焊層130的第一開口132外露第一線路層120的第一接墊122，第一防焊層130的第二開口134外露第一線路層120的第一晶片座124，第一防焊層130的第三開口135外露第一線路層120的第二晶片座126。
第二線路層140配置於基板110的第二面114且包括多個第二接墊142。第二線路層140的材料例如是銅、銅合金、鎳鐵合金等金屬材料，但第二線路層140的材料不以此為限制。在本實施例中，第二接墊142可以延伸至第二面114的邊緣，以方便半導體封裝10完成之後，對半導體封裝10進行測試。當然，第二接墊142的位置並不以此為限制。
此外，導通柱150配置於基板110的貫穿孔116內，並分別電性連接於第一線路層120與第二線路層140，在本實施例中，導通柱150的材質例如是銅，其具有良好的導電性與導熱性，但導通柱150的材質不以此為限制。第二防焊層160配置於基板110的第二面114及第二線路層140上，且外露這些第二接墊142。
在本實施例中，半導體封裝10的第一晶片20例如是一微處理器，第二晶片22例如是一電晶體，但第一晶片20、第二晶片22的種類不以此為限制。第一晶片20、第二晶片22分別配置於第一晶片座124、第二晶片座126上且電性連接於部分的這些第一接墊122。
更明確地說，在本實施例中，第一晶片20的接墊位在頂面，第一晶片20透過第一導線40電性連接於對應的第一接墊122。第一晶片20的底面21並沒有接墊，因此，第一晶片20的底面21可透過膠層35配置於第一晶片座124上。膠層35可以是絕緣的黏著層，也可以是導電膠，例如是銀膠(silver paste)，膠層35的種類不以此為限制，只要可以將第一晶片20固定至第一晶片座124即可。當然，在其他實施例中，第一晶片20也可以透過焊料層30電性連接於下方的第一晶片座124。
不同於第一晶片20，第二晶片22的接墊則位在頂面與底面23，在本實施例中，第二晶片22除了透過第二導線45將位於頂面的接墊電性連接於對應的第一接墊122之外，還透過配置於第二晶片22與第一晶片座124之間的焊料層30，將位於底面23的接墊電性連接於下方的第一晶片座124。當然，在其他實施例中，第一晶片20、第二晶片22的形式以及第一晶片20、第二晶片22電性連接於線路板100的方式並不以此為限制，只要可以固定在線路板100上並且電性連接於線路板100即可。另外，在其他實施例中，第一接墊122上還可以鍍有鎳、鈀、金等金屬層或合金層，以提升第一接墊122與焊料層30或是第一接墊122與第一導線40、第二導線45之間的接合程度。
此外，由圖1可見，在本實施例中，第一導線40的線徑不同於第二導線45的線徑。更具體地說，在本實施例中，第一導線40的線徑小於第二導線45的線徑。另外，第一導線40的材質不同於第二導線45的材質，舉例而言，第一導線40為金線，第二導線45為銅線或是鋁線。當然，在其他實施例中，第一導線40的線徑也可以大於第二導線45的線徑，或者，在其他實施例中，第一導線40的線徑也可以等於第二導線45的線徑。並且，在其他實施例中，第一導線40的材質也可以相同於第二導線45的材質。製造者可視接墊的尺寸、第一晶片20、第二晶片22欲傳導的電流量大小或成本等多種因素來選擇相同或不同材質、相同或不同線徑的第一導線40與第二導線45，並不以上述為限制。
此外，如圖1所示，被動元件25配置且電性連接於部分的這些第一接墊122上，在本實施例中，焊料層30配置於被動元件25與其下方的這些第一接墊122之間，而使被動元件25能夠透過焊料層30連接於下方的這些第一接墊122。在本實施例中，被動元件25可以是電阻、電容器或是電感器，被動元件25的種類不以此為限制。
值得一提的是，本實施例的半導體封裝10藉由特殊的設計以降低第一晶片20、第二晶片22與被動元件25在固定於線路板100上的迴焊過程中，在X-Y平面(也就是圖1的左右方向)上滑動的機率。在本實施例中，第一晶片20、第二晶片22的一部分會位在第一防焊層130的第二開口134、第三開口135內，而使得第一晶片20、第二晶片22的底面21、23低於第一防焊層130的外表面136。如此一來，當第一晶片20、第二晶片22要透過迴焊的方式固定於線路板100時，第一晶片20、第二晶片22在X-Y平面上(也就是圖1的左右方向)可被第一防焊層130限位，即便焊料層30熔融，第二晶片22也不會左右滑動。
圖2是圖1的半導體封裝10的A區域的放大示意圖。如圖2所示，在本實施例中，第一晶片20的底面21低於第一防焊層130(標示於圖1)的外表面136之間的距離D1約在5微米至50微米之間，例如是25微米，但第一晶片20的底面21低於第一防焊層130的外表面136之間的距離D1不以此為限制。在其他實施例中，只要第二開口134的深度(也就是第一晶片座124的頂面到第一防焊層130的外表面136之間的距離)大於膠層35的厚度，以確保第一晶片20、第二晶片22的底面21、23低於第一防焊層130的外表面136，即可對第一晶片20、第二晶片22達到在X-Y平面上限位的作用。
圖3是圖1的半導體封裝10的B區域的放大示意圖。請參閱圖3，同樣地，被動元件25的底面26也會低於第一防焊層130(標示於圖1)的外表面136，而使被動元件25略為陷入第一防焊層130。當被動元件25要透過迴焊的方式固定於線路板100時，被動元件25可被第一防焊層130限位而不會在X-Y平面(也就是圖1的左右方向)上滑動。如圖3所示，在本實施例中，被動元件25的底面26低於第一防焊層130的外表面136之間的距離D2約在5微米至50微米之間，例如是25微米，但被動元件25的底面26低於第一防焊層130的外表面136之間的距離D2不以此為限制。在其他實施例中，只要第一開口132的深度(也就是第一接墊122的頂面到第一防焊層130的外表面136之間的距離)大於焊料層30的厚度，以確保被動元件25的底面26低於第一防焊層130的外表面136，即可對被動元件25達到在X-Y平面上限位的作用。
請回到圖1，封裝膠體50配置於線路板100上且包封第一線路層120、第一晶片20、第二晶片22、被動元件25、第一導線40與第二導線45。值得一提的是，在本實施例的半導體封裝10中，第一晶片20、第二晶片22與被動元件25藉由焊料層30與第一導線40、第二導線45電性連接至第一線路層120的第一接墊122與第二晶片座126，再透過導通柱150電性連接至位於基板110的第二面114上的第二接墊142。導通柱150除了有電性導通的功用之外，還可以將第一晶片20、第二晶片22所發出的熱量傳遞到基板110的第二面114，以增加半導體封裝10的整體散熱效果。
綜上所述，本新型創作的半導體封裝藉由線路板來作為封裝膠體內的線路主架構，線路板的第一防焊層覆蓋第一線路層且具有第一開口與第二開口，而外露第一線路層的第一接墊與第一晶片座。如此，被動元件與第一晶片配置於線路板上以連接第一接墊與第一晶片座時，被動元件的底面與第一晶片的底面分別會低於第一防焊層的外表面。換句話說，第一晶片與被動元件會略為陷入第一防焊層。如此一來，當第一晶片與被動元件要透過迴焊的方式固定於線路板時，第一晶片與被動元件可被第一防焊層限位而不會在X-Y平面上滑動，而可使半導體封裝具有較佳的良率。
雖然本新型創作已以實施例揭露如上，然其並非用以限定本新型創作，任何所屬技術領域中具有通常知識者，在不脫離本新型創作的精神和範圍內，當可作些許的更動與潤飾，故本新型創作的保護範圍當視後附的申請專利範圍所界定者為準。
D1、D2‧‧‧距離
10‧‧‧半導體封裝
20‧‧‧第一晶片
22‧‧‧第二晶片
21、23、26‧‧‧底面
25‧‧‧被動元件
30‧‧‧焊料層
35‧‧‧膠層
40‧‧‧第一導線
45‧‧‧第二導線
50‧‧‧封裝膠體
100‧‧‧線路板
110‧‧‧基板
112‧‧‧第一面
114‧‧‧第二面
116‧‧‧貫穿孔
120‧‧‧第一線路層
122‧‧‧第一接墊
124‧‧‧第一晶片座
126‧‧‧第二晶片座
130‧‧‧第一防焊層
132‧‧‧第一開口
134‧‧‧第二開口
135‧‧‧第三開口
136‧‧‧外表面
140‧‧‧第二線路層
142‧‧‧第二接墊
150‧‧‧導通柱
160‧‧‧第二防焊層
圖1是依照本新型創作的一實施例的一種半導體封裝的剖面示意圖。 圖2是圖1的半導體封裝的A區域的放大示意圖。 圖3是圖1的半導體封裝的B區域的放大示意圖。
10‧‧‧半導體封裝
20‧‧‧第一晶片
22‧‧‧第二晶片
21、23、26‧‧‧底面
25‧‧‧被動元件
30‧‧‧焊料層
35‧‧‧膠層
40‧‧‧第一導線
45‧‧‧第二導線
50‧‧‧封裝膠體
100‧‧‧線路板
110‧‧‧基板
112‧‧‧第一面
114‧‧‧第二面
116‧‧‧貫穿孔
120‧‧‧第一線路層
122‧‧‧第一接墊
124‧‧‧第一晶片座
126‧‧‧第二晶片座
130‧‧‧第一防焊層
132‧‧‧第一開口
134‧‧‧第二開口
135‧‧‧第三開口
136‧‧‧外表面
140‧‧‧第二線路層
142‧‧‧第二接墊
150‧‧‧導通柱
160‧‧‧第二防焊層

Claims (10)

  1. 一種半導體封裝，包括： 一線路板，包括： 一基板，包括一第一面； 一第一線路層，配置於該第一面，且包括多個第一接墊及一第一晶片座；以及 一第一防焊層，配置於該第一面及該第一線路層上，且包括多個第一開口及一第二開口，其中該些第一開口外露該些第一接墊，且該第二開口外露該第一晶片座； 一第一晶片，配置於該第一晶片座上且電性連接於部分的該些第一接墊； 一被動元件，配置且電性連接於部分的該些第一接墊上，其中該第一晶片的一底面與該被動元件的一底面分別低於該第一防焊層的一外表面；以及 一封裝膠體，配置於該線路板上且包封該第一晶片及該被動元件。
  2. 如申請專利範圍第1項所述的半導體封裝，更包括： 一焊料層，配置於該第一晶片與該第一晶片座之間以及該被動元件與對應的該些第一接墊之間。
  3. 如申請專利範圍第2項所述的半導體封裝，其中該第一晶片透過該焊料層電性連接於該第一晶片座。
  4. 如申請專利範圍第1項所述的半導體封裝，更包括： 一膠層，配置於該第一晶片與該第一晶片座之間；以及 一焊料層，配置於該被動元件與對應的該些第一接墊之間。
  5. 如申請專利範圍第1項所述的半導體封裝，其中該線路板更包括： 一第二線路層，該基板包括相對於該第一面的一第二面，該第二線路層配置於該第二面且包括多個第二接墊； 多個導通柱，該基板包括多個貫穿孔，該些導通柱配置於該些貫穿孔，並分別電性連接於該第一線路層與該第二線路層；以及 一第二防焊層，配置於該第二面及該第二線路層上，且外露該些第二接墊。
  6. 如申請專利範圍第1項所述的半導體封裝，更包括： 一第二晶片，該第一線路層包括一第二晶片座，該第一防焊層包括一第三開口，該第三開口外露該第二晶片座，該第二晶片配置於該第二晶片座上且電性連接於部分的該些第一接墊； 一第一導線，該第一晶片透過該第一導線電性連接於對應的該些第一接墊；以及 一第二導線，該第二晶片透過該第二導線電性連接於對應的該些第一接墊，其中該封裝膠體還包封該第二晶片、該第一導線與該第二導線，且該第一導線的線徑不同於該第二導線的線徑。
  7. 如申請專利範圍第6項所述的半導體封裝，其中該第一導線的材質不同於該第二導線的材質。
  8. 如申請專利範圍第6項所述的半導體封裝，其中該第一晶片與該第二晶片的其中一者為一微處理器，該第一晶片與該第二晶片的另一者為一電晶體。
  9. 如申請專利範圍第1項所述的半導體封裝，其中該第一晶片的該底面與該第一防焊層的該外表面之間的距離在5微米至50微米之間，且該被動元件的該底面與該第一防焊層的該外表面之間的距離在5微米至50微米之間。
  10. 如申請專利範圍第1項所述的半導體封裝，其中該半導體封裝為四方平面無引腳(QFN)封裝。
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* Cited by examiner, † Cited by third party
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WO2023232050A1 (zh) * 2022-05-31 2023-12-07 上海沛塬电子有限公司 一种晶圆级功率模组及其制作方法

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