CN103579167B - 半导体封装件及其制法 - Google Patents

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Abstract

一种半导体封装件及其制法，该半导体封装件包括：第一封装胶体、嵌埋于该第一封装胶体中且具有外露的凹部的导电组件、借由粘着层设于该第一封装胶体与凹部上的芯片、以及包覆该芯片的第二封装胶体，且该第二封装胶体还形成于该凹部内，使该粘着层与该导电组件的接触面积减少，而与该第二封装胶体的接触面积增加，借以提升该粘着层的结合力，所以可避免该芯片与该导电组件之间产生脱层的问题。

Description

半导体封装件及其制法
技术领域
本发明涉及一种半导体封装件，尤指一种提高良率的半导体封装件及其制法。
背景技术
图1用于绘示现有四方形平面无引脚（Quad Flat No leads,QFN）的半导体封装件1的剖视示意图。如图1所示，该半导体封装件1包含第一封装胶体11、多个导电组件12、芯片13、粘着层14与第二封装胶体15。
该些导电组件12形成于该第一封装胶体11中，每一导电组件12具有一第一电性连接垫121与一第二电性连接垫122，该第一与第二电性连接垫121,122分别外露于该第一封装胶体11的顶面11a与底面11b，令焊球16可设于该些第二电性连接垫122上。
该芯片13借由该粘着层14设于该第一封装胶体11的顶面11a上，并通过多个焊线130电性连接该些第一电性连接垫121。
该第二封装胶体15覆盖于该第一封装胶体11的顶面11a、第一电性连接垫121、芯片13与该些焊线130上。
但是，现有半导体封装件1中，于该粘着层14与该些第一电性连接垫121（铜材）之间的结合性不佳，且该第二封装胶体15与该些第一电性连接垫121（铜材）之间的结合性也不佳，所以经过高低温循环测试后，该芯片13与该些导电组件12之间容易产生脱层的问题，导致产品的良率降低。
因此，如何克服上述现有技术的问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的种种缺点，本发明的主要目的在于提供一种半导体封装件及其制法，可避免该芯片与该导电组件之间产生脱层的问题。
本发明的半导体封装件，包括：第一封装胶体，其具有相对的第一表面与第二表面；多个导电组件，其嵌埋于该第一封装胶体中并外露于该第一封装胶体的第二表面，且该导电组件具有外露于该第一表面的凹部；以及第二封装胶体，其形成于该第一封装胶体的第一表面上，且形成于该些导电组件的凹部内。
本发明还提供一种半导体封装件的制法，其包括：形成多个导电组件于一载板上，且该导电组件具有面向该载板的凹部；形成具有相对的第一表面与第二表面的第一封装胶体于该载板与该些导电组件上，且该第一封装胶体的第一表面结合该载板，而该些导电组件外露于该第一封装胶体的第二表面；移除该载板，以外露该第一封装胶体的第一表面与该些导电组件的凹部；以及形成第二封装胶体于该第一封装胶体的第一表面上，且该第二封装胶体还形成于该些导电组件的凹部内。
前述的制法中，该载板的相对两侧具有金属层。
前述的制法中，先移除该载板的部分材质以外露该第一封装胶体的第一表面与该些导电组件的凹部，待形成该第二封装胶体之后，再移除该载板的剩余材质。
前述的制法中，形成该导电组件的工艺包括：形成第一电性连接垫于该载板上；形成导电体于该第一电性连接垫上，该第一电性连接垫及该导电体作为该凹部的侧壁；以及形成第二电性连接垫于该导电体上，以作为该凹部的底部。因此，于前述的半导体封装件中，该第一电性连接垫外露于该第一封装胶体的第一表面，且该第二电性连接垫外露于该第一封装胶体的第二表面，该第一电性连接垫及该导电体作为该凹部的侧壁。
前述的半导体封装件及其制法中，该导电组件为导电线路。
前述的半导体封装件及其制法中，还借由粘着层以设置芯片于该第一封装胶体的第一表面（与至少一导电组件）上，并将该芯片电性连接该些导电组件（如第一电性连接垫）。其中，该第二封装胶体包覆该芯片，该粘着层结合该凹部内的第二封装胶体。
依上述，该第一封装胶体的第一表面上定义有置晶区，以供设置该芯片，且部分导电组件设于该置晶区外围。此外，该导电组件为导电线路，自该置晶区延伸至该置晶区外围。又，该芯片借由焊线电性连接该些导电组件。
前述的半导体封装件及其制法中，该第一电性连接垫的材质为铜/镍/铜。该导电体的材质为铜。该第二电性连接垫的材质为铜。
另外，前述的半导体封装件及其制法中，还于该第二电性连接垫上形成焊球。
由上可知，本发明的半导体封装件及其制法，借由该导电组件形成凹部，且该第二封装胶体形成于该凹部内，使该粘着层与该导电组件的接触面积减少，而增加该粘着层与该第二封装胶体的接触面积，以提升该粘着层的结合力，因而经高低温循环测试后，可避免该芯片与该些导电组件之间产生脱层的问题，所以能有效提升产品的良率。
此外，该置晶区外围的导电组件的凹部与该第二封装胶体为嵌卡结合，可提升卡固该导电组件的效果。
附图说明
图1为现有半导体封装件的剖视示意图；以及
图2A至图2M为本发明的半导体封装件的制法的剖视示意图。
主要组件符号说明
1,2 半导体封装件
11,21 第一封装胶体
11a,21a 顶面
11b,21b 底面
12,22 导电组件
121,221 第一电性连接垫
122,223 第二电性连接垫
13,23 芯片
130,230 焊线
14,24 粘着层
15,25 第二封装胶体
16,26 焊球
210 置晶区
222 导电体
224 凹部
31 载板
31a 第一侧
31b 第二侧
310 开口
321 第一金属层
322 第二金属层
33a 第一阻层
33b 第二阻层
33c 第三阻层
341 第一开孔
342 第二开孔
343 第三开孔
S 切割线。
具体实施方式
以下借由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
图2A至图2M为绘示本发明的半导体封装件2的制法的剖视示意图。
如图2A所示，先提供一载板31，如金属板，该载板31具有相对的第一侧31a与第二侧31b，且该载板31的第一侧31a与第二侧31b上分别形成有第一金属层321与第二金属层322。
如图2B所示，形成第一阻层33a于该第二金属层322上，且该第一阻层33a具有多个外露该第二金属层322的第一开孔341。
如图2C所示，借由电镀工艺，形成第一电性连接垫221于该些第一开孔341中的第二金属层322上。
于本实施例中，该第一电性连接垫221的材质为铜/镍/铜。
如图2D所示，形成第二阻层33b于该第一阻层33a与该第一电性连接垫221上，且该第二阻层33b具有多个第二开孔342，以外露该些第一电性连接垫221的部分表面。
如图2E所示，电镀形成多个导电体222于该些第二开孔342中的第一电性连接垫221上。
于本实施例中，该导电体222的材质为铜。
如图2F所示，形成第三阻层33c于该第二阻层33b上，该第三阻层33c具有多个第三开孔343，以外露该些导电体222与部分第二阻层33b。
如图2G所示，电镀形成多个第二电性连接垫223于该些第三开孔343中的导电体222与第二阻层33b上，使该第一电性连接垫221、该导电体222与该第二电性连接垫223构成杯状的导电组件22，且每一该导电组件22的凹部224（即杯口）面向该载板31的第二金属层322。
于本实施例中，该第二电性连接垫223的材质为铜。
此外，该第一电性连接垫221及该导电体222作为该凹部224的侧壁，且该第二电性连接垫223作为该凹部224的底部。
又，有关具有该凹部224的导电组件22的制法并不限于上述，特此述明。
如图2H所示，移除位于该些导电组件22之间的第一阻层33a、第二阻层33b与第三阻层33c，以外露该第二金属层322。
如图2I所示，形成具有顶面21a（即第一表面）与底面21b（即第二表面）的第一封装胶体21于该些导电组件22与第二金属层322上，且外露该些导电组件22。
如图2J所示，蚀刻贯穿该第一金属层321、载板31与第二金属层322以形成开口310，令该第一封装胶体21的顶面21a、第一电性连接垫221与第一阻层33a外露于该开口310。
于本实施例中，该第一封装胶体21的顶面21a上定义有置晶区210，且部分的导电组件22设于该置晶区210外围。
如图2K所示，移除位于该些凹部224内的第一阻层33a与第二阻层33b，以外露该些第一电性连接垫221、该些导电体222、该些第二电性连接垫223与该些凹部224。
如图2L所示，借由粘着层24将芯片23设于该第一封装胶体21的顶面21a的置晶区210上，且于该置晶区210外围的导电组件22并未接触该粘着层24。再以多个条焊线230电性连接该芯片23与该些导电组件22的第一电性连接垫221。接着，形成第二封装胶体25于该第一封装胶体21的顶面21a上，以包覆该芯片23与焊线230，该第二封装胶体25并填入该些导电组件22的凹部224内。该些导电组件22也可为导电线路，自该置晶区210延伸至该置晶区210外围，该第二封装胶体25可沿该些导电线路的凹部224流至该芯片23下方。又可形成多个焊球26于该些导电组件22的第二电性连接垫223上。
如图2M所示，沿该第二金属层322的位置进行切割（如图2L所示的切割线S），以形成半导体封装件2。
本发明的制法借由该导电组件22形成凹部224，令该第二封装胶体25能形成于该凹部224内，以供结合该粘着层24，使该粘着层24借由增加其与该第二封装胶体25的接触面积，而提升其结合力，因而可避免该芯片23与该些导电组件22之间产生脱层的问题，所以能有效提升产品的良率。
此外，该置晶区210外围导电组件22的凹部224与该第二封装胶体25为嵌卡结合，可提升卡固该导电组件22的效果。
本发明提供一种半导体封装件2，其包括：第一封装胶体21、嵌埋于该第一封装胶体21中的多个导电组件22、设于该第一封装胶体21上的芯片23、以及包覆该芯片23的第二封装胶体25。
所述的第一封装胶体21具有相对的顶面21a(即第一表面)与底面21b(即第二表面)。
于本实施例中，该第一封装胶体21的顶面21a上设有置晶区210。
所述的导电组件22具有凹部224、第一电性连接垫221、导电体222与第二电性连接垫223，该凹部224与该第一电性连接垫221外露于该第一封装胶体21的顶面21a，且该第二电性连接垫223外露于该第一封装胶体21的底面21b，而该第一电性连接垫221及该导电体222作为该凹部224的侧壁。
于本实施例中，部分导电组件22设于该置晶区210外围。
所述的导电组件22也可为导电线路，自该置晶区210延伸至该置晶区210外围，该第二封装胶体25可沿该些导电线路的凹部224流至该芯片23下方。
此外，该第二电性连接垫223上可形成焊球26，且该第一电性连接垫221的材质为铜/镍/铜，而该导电体222与第二电性连接垫223的材质为铜。
所述的芯片23借由粘着层24设置于该第一封装胶体21的顶面21a上，并借由焊线230电性连接该些导电组件22。
于本实施例中，设于该置晶区210外围的导电组件22未接触该粘着层24。
所述的第二封装胶体25形成于该第一封装胶体21的顶面21a上及该些导电组件22的凹部224内，以包覆该芯片23。
综上所述，本发明的半导体封装件及其制法，主要借由具有凹部的导电组件的设计，使该第二封装胶体能形成于该凹部内以结合该粘着层，以提升该粘着层的结合力，因而可避免该芯片与该些导电组件之间产生脱层的问题，所以能有效提升产品的良率。
此外，该置晶区外围的导电组件的凹部与该第二封装胶体为嵌卡结合，可提升卡固该导电组件的效果。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (24)

1.一种半导体封装件，包括：
第一封装胶体，其具有相对的第一表面与第二表面；
多个导电组件，其嵌埋于该第一封装胶体中并外露于该第一封装胶体的第二表面，且该导电组件具有外露于该第一封装胶体的第一表面的凹部，该导电组件的上表面齐平于该第一封装胶体的第一表面；以及
第二封装胶体，其形成于该第一封装胶体的第一表面上、该导电组件的上表面上与该导电组件的凹部内。
2.根据权利要求1所述的半导体封装件，其特征在于，还包括芯片，其借由粘着层设置于该第一封装胶体的第一表面与至少一导电组件上，并电性连接该些导电组件。
3.根据权利要求2所述的半导体封装件，其特征在于，该粘着层结合该凹部内的第二封装胶体。
4.根据权利要求2所述的半导体封装件，其特征在于，该第一封装胶体的第一表面上定义有置晶区，以供设置该芯片，且部分导电组件设于该置晶区外围。
5.根据权利要求4所述的半导体封装件，其特征在于，该些导电组件为导电线路，自该置晶区延伸至该置晶区外围。
6.根据权利要求1所述的半导体封装件，其特征在于，该些导电组件为导电线路。
7.根据权利要求1所述的半导体封装件，其特征在于，该导电组件具有第一电性连接垫、导电体与第二电性连接垫，该第一电性连接垫外露于该第一封装胶体的第一表面，且该第二电性连接垫外露于该第一封装胶体的第二表面，而该第一电性连接垫及该导电体作为该凹部的侧壁。
8.根据权利要求7所述的半导体封装件，其特征在于，该第一电性连接垫的材质为铜/镍/铜。
9.根据权利要求7所述的半导体封装件，其特征在于，该导电体与该第二电性连接垫的材质为铜。
10.根据权利要求7所述的半导体封装件，其特征在于，还包括芯片，其设置于该第一封装胶体的第一表面上，且该第一电性连接垫电性连接该芯片。
11.根据权利要求7所述的半导体封装件，其特征在于，该第二电性连接垫上设有焊球。
12.一种半导体封装件的制法，其包括：
形成多个导电组件于一载板上，且该导电组件具有面向该载板的凹部；
形成具有相对的第一表面与第二表面的第一封装胶体于该载板与该些导电组件上，且该第一封装胶体的第一表面结合该载板，而该些导电组件外露于该第一封装胶体的第二表面；
移除该载板，以外露该第一封装胶体的第一表面与该些导电组件的凹部；以及
形成第二封装胶体于该第一封装胶体的第一表面上，且该第二封装胶体还形成于该些导电组件的凹部内。
13.根据权利要求12所述的半导体封装件的制法，其特征在于，该载板的相对两侧具有金属层。
14.根据权利要求12所述的半导体封装件的制法，其特征在于，先移除该载板的部分材质以外露该第一封装胶体的第一表面与该些导电组件的凹部，待形成该第二封装胶体之后，再移除该载板的剩余材质。
15.根据权利要求12所述的半导体封装件的制法，其特征在于，还包括形成该第二封装胶体之前，借由粘着层以设置芯片于该第一封装胶体的第一表面与至少一导电组件上，并将该芯片电性连接该些导电组件。
16.根据权利要求15所述的半导体封装件的制法，其特征在于，该粘着层结合该凹部内的第二封装胶体。
17.根据权利要求15所述的半导体封装件的制法，其特征在于，该第一封装胶体的第一表面上定义有置晶区，以供设置该芯片，且部分导电组件设于该置晶区外围。
18.根据权利要求17所述的半导体封装件的制法，其特征在于，该些导电组件为导电线路，自该置晶区延伸至该置晶区外围。
19.根据权利要求12所述的半导体封装件的制法，其特征在于，该些导电组件为导电线路。
20.根据权利要求12所述的半导体封装件的制法，其特征在于，形成该导电组件的工艺包括：
形成第一电性连接垫于该载板上；
形成导电体于该第一电性连接垫上，该第一电性连接垫及该导电体作为该凹部的侧壁；以及
形成第二电性连接垫于该导电体上，以作为该凹部的底部。
21.根据权利要求20所述的半导体封装件的制法，其特征在于，该第一电性连接垫的材质为铜/镍/铜。
22.根据权利要求20所述的半导体封装件的制法，其特征在于，该导电体与该第二电性连接垫的材质为铜。
23.根据权利要求20所述的半导体封装件的制法，其特征在于，还包括芯片，其设置于该第一封装胶体的第一表面上，且该第一电性连接垫电性连接该芯片。
24.根据权利要求20所述的半导体封装件的制法，其特征在于，还于该第二电性连接垫上形成焊球。
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