CN108428688A - 引线框架、含它的半导体封装体及半导体封装体形成方法 - Google Patents

引线框架、含它的半导体封装体及半导体封装体形成方法 Download PDF

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A·卡西姆
N·奥斯曼
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Abstract

一种待包括在半导体封装体中的引线框架包括第一裸片焊盘、第二裸片焊盘和多个接触焊盘。所述接触焊盘的下表面和所述第一裸片焊盘的下表面布置在第一平面上。所述第二裸片焊盘的上表面布置在第二平面上，所述第二平面与所述第一平面相距半导体封装体的总厚度。

Description

引线框架、含它的半导体封装体及半导体封装体形成方法
技术领域
本公开涉及半导体封装体、引线框架和用于制造半导体封装体的方法。
背景技术
半导体封装体容纳电子部件或者更具体地说是容纳半导体裸片或半导体芯片。半导体封装体保护部件免受环境影响。
引线框架确保电子部件或半导体裸片或芯片与封装体的外部之间的电连接。引线框架通常包括裸片焊盘和多个接触焊盘。电子部件，例如半导体裸片、更具体地说是功率半导体裸片，在发挥功能的同时可能会产生热量，可能需要被冷却。有利地，半导体封装体的冷却可以从封装体的两侧进行。
发明内容
根据本公开的第一方面，一种待包括在半导体封装体中的引线框架包括：第一裸片焊盘和至少一个第二裸片焊盘；多个接触焊盘，其中，所述接触焊盘的下表面和所述第一裸片焊盘的下表面布置在第一平面上，并且所述第二裸片焊盘的上表面布置在第二平面上，所述第二平面与所述第一平面相距半导体封装体的总厚度。
根据本公开的第二方面，一种半导体封装体包括：第一裸片焊盘、第二裸片焊盘和多个接触焊盘；附连到所述第一裸片焊盘的上表面的第一裸片；以及覆盖所述第一裸片并且限定所述半导体封装体的外表面的模制化合物，其中，所述第一裸片焊盘的下表面和所述第二裸片焊盘的上表面形成所述半导体封装体的外表面的一部分，所述多个接触焊盘的下表面和所述第一裸片焊盘的下表面形成安装表面。
根据本公开的第三方面，一种形成半导体封装体的方法包括：提供引线框架，所述引线框架包括：第一裸片焊盘和第二裸片焊盘以及多个接触焊盘，其中，所述接触焊盘的下表面和所述第一裸片焊盘的下表面布置在第一平面上，所述第二裸片焊盘的上表面布置在第二平面上，所述第二平面与所述第一平面相距待形成的半导体封装体的总厚度；将第一裸片附连在所述第一裸片焊盘的上表面上；在模具中模制所述半导体封装体，以使所述模制化合物在所述第一平面上形成半导体封装体的下表面并且在所述第二平面上形成半导体封装体的上表面。
根据本公开的第四方面，一种半导体封装体包括：引线框架结构，所述引线框架结构包括裸片连接区域和多个引线；围绕所述引线框架结构的至少一部分设置的模制化合物，其中，所述模制化合物包括第一凹部；以及设置在第一凹部中的第一裸片。
本领域技术人员在阅读下面的详细描述以及考虑附图之后将会认识到附加的特征和优点。
附图说明
附图被包括以提供对示例的进一步理解，并且被并入并构成本说明书的一部分。附图举例说明，并与描述一起用于解释示例的原理。其它示例和示例的许多预期优点将容易理解，这是因为通过参考下面的详细描述它们会变得更好理解。附图的元件不一定相对于彼此成比例。
图1A示意性地示出了根据本公开的引线框架的俯视图。
图1B示意性地示出了图1A的引线框架的侧视图。
图2A示意性地示出了根据本公开的半导体封装体的俯视图。
图2B示意性地示出了图2A的半导体封装体的侧视图。
图3A以透视图示意性地示出了根据本公开的引线框架。
图3B以剖视图示意性地示出了图3A的引线框架。
图3C以透视图示意性地示出了在附连第一裸片和第二裸片之后的图3A的引线框架。
图3D示意性地示出了上下翻转后的图3C的引线框架。
图3E示意性地示出了根据本公开的半导体封装体，其可以包括从相同的角度来看的图3C中所示的组件。
图3F示意性地示出了上下翻转后的图3E的半导体封装体。
图4示意性地示出了根据本公开的用于单个芯片的具有双面冷却的引线框架。
图5A以透视图示意性地示出了根据本公开的另一种引线框架。
图5B以剖视图示意性地示出了图5A的引线框架。
图5C以透视图示意性地示出了上面安装有三个裸片的图5A的引线框架。
图5D示意性地示出了上下翻转后的图5C的组件。
图5E示意性地示出了根据本公开的半导体封装体，其可以包括图5C中所示的组件。
图5F示意性地示出了上下翻转后的图5E的半导体封装体。
图6示意性地示出了描述一种根据本公开的用于制造半导体封装体的方法的流程图。
图7包括图7A至7C，并且示意性地示出了根据本公开的半导体封装体。
图8包括图8A至8C，并且示意性地示出了根据本公开的半导体封装体。
图9包括图9A至9E，并且示意性地示出了根据本公开的半导体封装体。
图10包括图10A至10D，并且示意性地示出了根据本公开的半导体封装体。
具体实施方式
下面，参照附图来描述示例，其中，相同的附图标记通常被始终用来表示相同的元件。在下面的描述中，为了解释的目的，阐述了许多具体细节以提供对示例的一个或多个方面的透彻理解。然而，对于本领域技术人员来说显见的是，这些示例的一个或多个方面可以以较小程度的这些具体细节来实施。因此，下面的描述不应被认为是限制性的，保护的范围由所附权利要求限定。
概述的各个方面可以以各种形式来实施。下面的描述通过图示说明可以实施这些方面的各种组合和构造。应当理解，所描述的方面仅仅是示例性的，并且可以利用其它方面和/或示例，以及可以在不脱离本公开的范围的情况下进行结构和功能方面的修改。在这点上，参照所描述的图的取向来使用诸如“顶”、“底”、“前”、“后”、“前向”、“尾后”等等方向性术语。因为示例的部件可以以多个不同的取向定位，所以方向性术语用于说明的目的而绝不是限制性的。另外，尽管可能仅针对多种实施方式中的一个公开一个示例的特定特征或方面，但是这样的特征或方面可以与其它实施方式的一个或两个以上其它特征或方面组合，对于任何给定的或特殊的应用，这种组合可能是期望的并且是有利的。
如在本说明书中所使用的，术语“连接”、“耦合”、“电连接”和/或“电耦合”并不一定意味着这些元件必须直接连接或耦合在一起。可以在“连接”、“耦合”、“电连接”或“电耦合”的元件之间提供居间元件。
本文中描述了半导体封装体和用于制造半导体封装体的方法。针对所描述的半导体封装体所作的评论也可以适用于相应的方法，反之亦然。例如，如果描述了半导体封装体的特定部件，则用于制造该半导体封装体的相应的方法可以包括以合适的方式提供该部件的步骤，即使这些步骤未被明确地描述或在附图中未被示出。另外，本文中所描述的多个示例性方面的特征可以彼此组合，除非另外特别指出不能如此。
根据本公开的引线框架可以包括裸片焊盘。裸片焊盘可以允许安装裸片或芯片。根据本公开的引线框架可以包括接触焊盘。接触焊盘可以被配置成从封装体中延伸出来，用于制造有引线式封装体。接触焊盘可以被配置成不从封装体中延伸出来，用于制造无引线式封装体。根据本公开的引线框架可以包括接合焊盘。接合焊盘可以被配置用于接收接合导线连接结构，用于将裸片或芯片的电接触部连接到引线框架。
多个引线框架可以通过支撑框架互连。支撑框架可以包括支撑条，所述支撑条可以将裸片焊盘和接触焊盘连接到支撑框架。可能只有在完成半导体封装体之后才可以切断支撑条并且可以单个化分割所述封装体。在制造过程结束时可以移除支撑框架和支撑条。在制造过程中可以至少部分地移除支撑框架和支撑条。移除可能会产生独立的裸片焊盘和单独的接触焊盘。
根据本公开的引线框架可以包括电连接到裸片焊盘的接触焊盘。换句话说，一个或两个以上接触焊盘可以与裸片焊盘一体地形成。接触焊盘的尺寸和形状可以不同。
根据本公开的引线框架可以包括多于一个的裸片焊盘。裸片焊盘的尺寸和形状可以不同。裸片焊盘可以是矩形形状。裸片焊盘可以具有不同于矩形形状的其它任何形状。
根据本公开的引线框架可以由金属片形成。根据本公开的引线框架可以是与所有元件具有相同厚度的单规(single gauge)引线框架。引线框架可以由铜片形成或由任何其它金属形成。引线框架可以包括多于一种的金属。一种可以使用的合适的铜铁合金是C194ESH(特弹簧硬级，Extra Spring Hard)。一种可以使用的合适的铜镍合金是C7025。
根据本公开的引线框架的所有结构可以以蚀刻工艺产生。根据本公开的引线框架的所有结构可以以冲压工艺产生。当然，也可以使用其它产生这些结构的方法，例如，激光切割。根据本公开的引线框架可被镀覆。镀覆工艺可以限制于接触焊盘或其它需要焊接的部分以提高可焊性。提高可焊性的合适的材料是金、银、铂、锌、锡、镍、铜和这些金属的合金。例如，一种合适的合金是镍-钯-银/金。
根据本公开的引线框架可以包括适合于附连裸片的裸片焊盘。裸片焊盘可以被合适的材料覆盖，以促进附连或使得能够附连，例如通过焊接或通过胶合进行附连。可以通过例如导电或非导电粘合剂、Ag-烧结材料、导电或非导电带(cDAF-导电裸片附连膜、DDAF-电介质裸片附连膜)等附连材料来附连裸片。
根据本公开的引线框架可以被弯曲以包括处于不同平面或不同水平的结构。不同的平面可以相互平行。根据本公开的引线框架可以由具有相反方向的打凹(down-set)的单规引线框架形成。或者换句话说，根据本公开的引线框架可以由单个金属片向上弯曲和向下弯曲。更具体地说，引线框架的多个部分可以相对于支撑框架向上弯曲，并且同一引线框架的其它部分可以相对于支撑框架向下弯曲。此时，支撑框架可以布置在由向上弯曲部分限定的平面与由向下弯曲部分限定的平面之间的平面上。根据本公开的引线框架可以上下弯曲以包括多于两个的不同平面。
根据本公开的半导体封装体可以包括裸片或芯片和模制化合物。所述裸片或芯片可以由任何半导体材料、例如硅(Si)或III/V族化合物半导体材料、例如砷化镓(GaAs)形成。所述裸片或芯片也可以由任何其它的材料形成。所述裸片或芯片可以是功率半导体裸片。所述裸片或芯片可以是MOS场效应晶体管(MOSFET：MOS Field Effect Transistor)。所述裸片或芯片可以具有垂直电流。
根据本公开的半导体封装体可以包括模制化合物。模制化合物可以覆盖裸片或芯片。模制化合物可以限定半导体封装体的外表面。
模制化合物可以以模制工艺形成。例如，所述模制工艺可以包括传递模制。所述传递模制可以被认为是这样一种模制工艺：部件可以在封闭的模具中由模制化合物形成。模制化合物可以在压力下以热塑性状态从传递模制填料室通过管道输送到封闭的腔中。因此，模制化合物可以包封裸片而形成半导体封装体。包封材料或模制化合物可以例如是绝缘材料。例如，包封材料可以包括电介质材料。在特定的示例中，包封材料可以包括聚合物、纤维浸渍的聚合物、颗粒填充的聚合物、其它有机材料等中的至少一种。包封材料可以由任何合适的硬质塑料、热塑性材料、热固性材料等制成。在一些示例中，包封材料可以包括填充材料。包封材料可以包括环氧树脂材料和填充材料，所述填充材料包括玻璃或诸如氧化铝或有机填充材料的其它电绝缘的矿物填充材料的小颗粒。也可以使用膜辅助模制工艺。
图1A和1B示意性地示出了根据本公开的第一方面或第二方面的示例性引线框架100。图1A以俯视图示出了引线框架100，图1B以侧视图示出了引线框架100。引线框架100可以包括第一裸片焊盘102和第二裸片焊盘104。裸片焊盘102和裸片焊盘104可以是矩形形状的和等尺寸的。这绝不是限制性的，裸片焊盘102和104在尺寸和形状方面可以不同，并且它们可以具有除矩形形状以外的任何其它形状。裸片焊盘102包括下表面102-1和上表面102-2。裸片焊盘104包括下表面104-1和上表面104-2。下表面104-1与上表面104-2之间的距离限定了裸片焊盘104的厚度。裸片焊盘102的下表面102-1与上表面102-2之间的距离限定了裸片焊盘102的厚度。
引线框架100还可以包括多个接触焊盘106。在所示的示例中，引线框架100包括十二个接触焊盘。这绝不是限制性的，任何数量的接触焊盘都是可以的。在所示的示例中，接触焊盘106在裸片焊盘102和104的相对侧上设置成两列。这种接触焊盘布置被称为双列直插式(dual-in-line)。两列接触焊盘的布置绝不是限制性的，接触焊盘的另一种布置是可以的。接触焊盘106中的每一个均包括下表面106-1和上表面106-2。下表面106-1与上表面106-2之间的距离限定接触焊盘106的厚度。
虚线108表示要可包括引线框架100的半导体封装体的未来轮廓。在图1A中，接触焊盘106没有超过虚线，或者换句话说，接触焊盘106未突出超过半导体封装体的外周。图1A用虚线108表示所谓的无引线式封装体。这绝不是限制性的，因为本公开还涵盖有引线式封装体。
为了便于理解，图1A和1B示出了要包括在半导体封装体中的单个化分割后的引线框架100。如本领域技术人员已知的和以上所讨论的，在形成半导体封装体的过程中，多个引线框架通过图1A、1B中未示出的支撑框架互连。
引线框架100可以由一个具有独特厚度的金属片制成，或者换句话说，引线框架100可以是单规引线框架。裸片焊盘102的厚度、裸片焊盘104的厚度和接触焊盘106的厚度可以是相等的。
如在图1B的侧视图中可见，裸片焊盘102和104不位于同一平面中。接触焊盘106的下表面106-1和裸片焊盘102的下表面102-1均布置在图1B中由线110表示的相同的第一平面110上。裸片焊盘104的上表面104-2位于由线112表示的第二平面112中。第二平面可以与第一平面相距引线框架100要集成到的半导体封装体或者围绕引线框架100要形成的半导体封装体的总厚度th。
图2A和图2B示出了根据本公开的第一方面的半导体封装体200。图2A示出了半导体封装体200的俯视图。图2B示出了半导体封装体200的侧视图。半导体封装体200可以包括如参照图1A和1B所述的具有接触焊盘106以及裸片焊盘102和104的引线框架100。
半导体封装体200还可以包括第一裸片202和模制化合物204。为了说明的目的，仅将模制化合物204显示为透明的，以允许看到模制化合物内的裸片焊盘、接触焊盘和裸片。第一裸片202可以附连到第一裸片焊盘102的上表面102-2。模制化合物204可以覆盖第一裸片202。模制化合物204可以限定半导体封装体200的外表面206。在图2B中可以看到，第二裸片焊盘104的上表面104-2、接触焊盘106的下表面106-1和第一裸片焊盘102的下表面102-1可以形成半导体封装体200的外表面的一部分。
模制化合物204可以如上所述以模制工艺形成。半导体封装体200的下表面206-1可以与接触焊盘的下表面106-1以及第一裸片焊盘的下表面102-1一起形成半导体封装体200的安装表面，从而允许将半导体封装体200安装在未示出的印刷电路板(PCB：PrintedCircuit Board)上。
封装体200被示出为无引线式封装体。这只是一个示例，绝不是限制性的。半导体封装体也可以被配置为具有从封装体延伸出的接触焊盘106的有引线式封装体。
图3A至3F示出了根据本公开的第三方面的形成半导体封装体的方法。
图3A以透视图示出了另一示例性引线框架300，其包括第一裸片焊盘302、第二裸片焊盘304、多个接触焊盘306、308、316、318、320和322、第一接合焊盘312和第二接合焊盘314。引线框架300可以是单规引线框架。引线框架300可以由如上所述的材料形成。
第一裸片焊盘302可以与四个接触焊盘306一体地形成。接触焊盘306可以布置在第一裸片焊盘302的两个相反侧上，在每一侧上具有两个接触焊盘。接触焊盘306可以对称地布置在第一裸片焊盘302的两个相反侧上。第一裸片焊盘302和接触焊盘306可以布置在同一平面中。第一裸片焊盘302和接触焊盘306可以具有相同的厚度。第一裸片焊盘302的下表面302-1和接触焊盘306的下表面306-1可以布置在第一平面中。第一平面可以对应于待形成的半导体封装体的安装平面。
第二裸片焊盘304可以与四个接触焊盘308一体地形成。接触焊盘308可以布置在第二裸片焊盘304的两个相反侧上，在每一侧上具有两个接触焊盘308。接触焊盘308可以对称地放置在第二裸片焊盘304的两个相反侧上。接触焊盘308和第二裸片焊盘304可以具有相同的厚度，即引线框架厚度。第二裸片焊盘304和接触焊盘308可以不布置在同一平面中。接触焊盘308可以经由弯曲的引线框架部分310连接到第二裸片焊盘304。接触焊盘308的下表面308-1可以与接触焊盘306的下表面306-1布置在相同的平面中。第二裸片焊盘304的上表面304-2可以布置在第二平面中。第二平面可以对应于由要形成的半导体封装体的上表面形成的平面。所述上表面可以与安装表面相反。换句话说，第二裸片焊盘304的上表面304-2可以与第一裸片焊盘302的下表面302-1相距待形成的半导体封装体的厚度。
第一接合焊盘312和第二接合焊盘314可以布置在可以与第一平面和第二平面不同的第三平面上。第三平面可以位于第一平面与第二平面之间。在引线框架300的横向方向上，接合焊盘312和314可以布置在第一裸片焊盘302与第二裸片焊盘304之间。
第一接合焊盘312可以经由弯曲的引线框架部分连接到接触焊盘316。第一接合焊盘312可以与接触焊盘316一体地形成。第二接合焊盘314可以与接触焊盘318一体地形成。第二接合焊盘314可以经由弯曲的引线框架部分连接到接触焊盘318。在第一和第二接合焊盘312和314的相反侧上，接触焊盘320和322可以布置成在所述相反侧上与接触焊盘306和308对齐。接触焊盘316和318以及接触焊盘320和322可以布置在第一平面中。接触焊盘320和322可以不连接到接合焊盘312和314。
图3B以侧视图示出了具有三个不同的平面的引线框架300。如上所述，三个不同的平面可以通过向上弯曲和向下弯曲操作获得。第一平面400可以由第一裸片焊盘302的下表面302-1、接触焊盘306的下表面306-1、接触焊盘316和318的下表面316-1和318-1以及接触焊盘308的下表面308-1限定。第一平面400可以是安装平面或安装表面。
第二平面402可以由第二裸片焊盘304的上表面304-2限定。第三平面404可以由接合焊盘312和314的上表面312-2和314-2限定。
图3C示出了在裸片附连到第一和第二裸片焊盘之后的引线框架300。第一裸片330附连到第一裸片焊盘302的上表面302-2。第一裸片330可以通过如上所述的任何措施附连到第一裸片焊盘。夹332可以将裸片330的上表面电连接到第二接合焊盘314。夹332可以被配置成支持功率裸片330的相对较高的电流。夹332可以被配置成具有低的热阻。因此，裸片330的上表面以低电阻和热阻电连接到接触焊盘318。
裸片330可以是功率MOSFET。裸片330的上表面可以包括漏极接触部和栅极接触部。栅极接触部可以经由接合导线334电连接到接触焊盘322。
第二裸片336可以附连到第二裸片焊盘304的下表面304-1(图3D)。第二裸片336可以是功率MOSFET。第二裸片336可以经由接合导线338连接到第二接合焊盘312的下表面。
图3D示出了上下翻转的引线框架300。功率MOSFET 336可以附连有面向裸片焊盘304的漏极。功率MOSFET 336的源极可以经由接合导线338电连接到第一接合焊盘316的下表面。在图3C和3D中，示出了七个接合导线。这只是一个示例性的导线接合的数量。可以使用另一种电连接，例如诸如夹332的夹。在图3D中所示的示例中，功率MOSFET 336的栅极接触部经由接合导线340连接到接触焊盘320。应当理解的是，所示的电连接仅仅是示例，也可以使用其它电连接或连接装置的组合。
概括地，引线框架300在相互平行的三个不同的平面中包括焊盘。引线框架300由包括向上弯曲部分和向下弯曲部分的单规引线框架片形成。两个裸片330和336均安装在引线框架300上并且被电连接。一个裸片安装在相应的裸片焊盘的上侧上，另一个裸片安装在相应的裸片焊盘的下侧上。这两个裸片可以是功率器件。这两个裸片可以是功率MOSFET。
图3E示出了可以包括如图3A至3D所示的引线框架300的半导体封装体500。半导体封装体500是有引线式封装体。接触焊盘306、308、316、318、320和322从模制化合物延伸出。半导体封装体500可以通过将安装和连接有裸片330和336的引线框架300布置到模具中并且围绕引线框架300以及裸片330和336模制模制化合物来形成。半导体封装体500的厚度对应于如图3B所示的第一平面400与第二平面402之间的距离。因此，如图3E所示，第二裸片焊盘304的上表面304-2未被模制化合物覆盖。
图3F示出了上下翻转的半导体封装体500。换句话说，在图3F中，安装表面位于上侧并且是可见的。第一裸片焊盘302的下表面302-1未被模制化合物覆盖。所有接触焊盘的下表面同样未被覆盖。模制工艺可以是任何已知的模制工艺，例如，如上所述的模制工艺。可以使用膜辅助模制工艺。
半导体500的上表面包括未覆盖的上表面304-2，所述未覆盖的上表面304-2允许从半导体封装体500的上侧进行冷却。半导体封装体500的下侧包括第一裸片焊盘302的未覆盖的下表面302-1，所述未覆盖的下表面302-1允许从半导体封装体500的下侧进行冷却。半导体封装体500允许从封装体的两侧进行冷却。
图4示出了根据本公开的第一方面或第二方面的另一示例。引线框架600包括第一裸片焊盘602、第二裸片焊盘604、与第一裸片焊盘602一体地形成的接触焊盘606以及与第二裸片焊盘604一体地形成的接触焊盘608。引线框架600还包括与接触焊盘616一体地形成的接合焊盘612和与接合焊盘612分离的相反的接触部620。
第一裸片焊盘602可以对应于裸片焊盘302，第二裸片焊盘604可以对应于第二裸片焊盘304，如图3所示。给出的所有解释和细节也适用于引线框架600。
接合焊盘612可以对应于参照图3所解释的接合焊盘312，并且针对引线框架300给出的细节同样适用于引线框架600。与引线框架300一样，第一裸片焊盘602的下表面可以布置在第一平面中，第二裸片焊盘604的上表面604-2可以布置在第二平面中，接合焊盘612的上表面612-2可以布置在第三平面中，第三平面位于第一平面与第二平面之间。
裸片630可以附连到第一裸片焊盘602的上表面602-2。裸片630可以是功率部件。裸片630可以是功率MOSFET。功率MOSFET的源极可以连接到裸片焊盘602，功率MOSFET的位于裸片630的上表面上的漏极被示出为通过夹632连接到接合焊盘612的上表面。裸片630的栅极接触部可以经由接合导线634连接到接触焊盘620。
接合焊盘612可以经由两个金属条650连接到第二裸片焊盘604的下表面。金属条650可以将接合焊盘612以低的热阻连接到第二裸片焊盘604。接合焊盘612也可以与第二裸片焊盘604一体地形成。
图4示出了具有仅安装有一个裸片630的引线框架600的组件。在该示例中，第二裸片焊盘可以用作散热器而不是用于支撑裸片。在如参照图3E和3F所述地使用模制化合物模制封装体之后，第二裸片焊盘604的上表面604-2未被模制化合物覆盖并且形成封装体的外表面的一部分。同样地，第一裸片焊盘602的下表面602-1未被模制化合物覆盖并且布置在封装体的下表面上。因此，可以从封装体的下侧和上侧对芯片或裸片630进行冷却。这是一个双面冷却式封装体。
图5A至5F图解说明了根据本公开的第三方面的形成另一半导体封装体的方法。
图5A以透视图示出了引线框架700。引线框架700包括第一裸片焊盘702、第二裸片焊盘704、第三裸片焊盘705和接合焊盘712。引线框架700包括多个接触焊盘。
图5B以侧视图示出了引线框架700。参照图5B可以最好地理解第一裸片焊盘702、第二裸片焊盘704、第三裸片焊盘705和接合焊盘712所布置的不同的平面。安装表面位于由第一裸片焊盘702的下表面702-1和接触焊盘的下表面限定的第一平面中。第二平面由第二裸片焊盘704的上表面704-2限定。与引线框架300相同地，第二平面与第一平面之间的距离对应于待形成的封装体的厚度。第三裸片焊盘705的上表面705-2和接合焊盘712的上表面712-2布置在第三平面中。第三平面布置在第一平面与第二平面之间。第三平面可以被待形成的封装体的模制化合物完全覆盖。
与图3所示的示例不同的是，第一裸片焊盘702与布置在第一裸片焊盘的一侧的三个接触焊盘一体地形成。布置在第一裸片焊盘702的相反侧的接触焊盘不与裸片焊盘电连接。应当理解的是，根据要安装的裸片，根据需要可以进行从裸片焊盘或接合焊盘到接触焊盘的电连接。同样地，第二裸片焊盘704与第二裸片焊盘704的两个相反侧中的每一个上的两个接触焊盘均一体地形成。接触焊盘可以在两个相反侧上对称地布置。换句话说，第二裸片焊盘704与可以对称布置的四个接触焊盘一体地形成。将第二裸片焊盘704连接到接触焊盘的弯曲的引线框架部分布置在第二裸片焊盘的拐角处。在所连接的接触焊盘之间，在两个相反侧中的每一侧上布置两个另外的接触焊盘，这些接触焊盘未电连接到第二裸片焊盘。第三裸片焊盘与四个接触焊盘一体地形成，并且具有一个位于中间而未连接到第三裸片焊盘的接触焊盘。
图5C和5D示出了安装有三个裸片730、736和738的引线框架700。图5C是引线框架700的上侧的透视图，图5D是引线框架700的下侧的透视图。裸片730附连到第一裸片焊盘702的上侧702-2。裸片738附连到第三裸片焊盘705的上侧705-2。第三裸片736附连到第二裸片焊盘704的下侧704-1。裸片736仅在图5D中是可见的。裸片730和736可以是功率器件。裸片730和736可以是功率MOSFET。裸片730和736可能需要冷却。裸片738可以是数字电路。裸片738可以是控制器芯片。裸片738可以是不需要冷却的低功率器件。
接触焊盘、相应的第一裸片730和第三裸片738之间的电互连可以通过夹或接合导线提供。如图5D所示，第二裸片736可以经由夹电连接和热连接到接合焊盘712。
因此，如图5C和5D所示的组件可以集成用于控制同一引线框架700上的一个或两个功率器件的控制器芯片。
图5E和5F示出了可以在围绕引线框架700模制模制化合物之后获得的半导体封装体800。模制可以如上所述地进行。半导体封装体800可以是无引线式封装体。接触焊盘未从半导体封装体800延伸出。只有接触焊盘的下表面和一个侧面是可接近的。这不应被理解为是限制性的。模制可以通过用于获得有引线式封装体的方式来进行。
图5E以透视图示出了半导体封装体800的上侧。图5F以透视图示出了封装体800的下侧。图5F示出了半导体封装体800的安装表面。裸片焊盘704的上表面704-2未被模制化合物覆盖并且允许直接冷却安装到第二裸片焊盘704的下表面704-1的裸片736。第一裸片焊盘702的下表面702-1未被模制化合物覆盖并且允许直接冷却安装到第一裸片焊盘702的上表面702-2的裸片730。
图6以流程图总结了根据本公开的第三方面的形成半导体封装体的方法。提供引线框架。上面所讨论的引线框架100、300和700是所提供的引线框架的示例。提供的引线框架可包括第一裸片焊盘和第二裸片焊盘。第一裸片焊盘的下表面可以布置在第一平面上，第二裸片焊盘的上表面可以布置在与所述第一平面相距待形成的半导体封装体的总厚度的第二平面上。换句话说，第一裸片焊盘的下表面和第二裸片焊盘的上表面可以形成待形成的封装体的外表面的一部分。引线框架还可以包括多个接触焊盘。
第一裸片可以附连在引线框架的第一裸片焊盘的上表面上。换句话说，第一裸片可以附连到第一裸片焊盘的与所述第一裸片焊盘的形成待形成的封装体的外表面的一部分的表面相反的表面。
半导体封装体可以在模制工具中模制，以使模制化合物在第一平面中形成半导体封装体的下表面并且在第二平面中形成半导体封装体的上表面。第一平面可以在安装表面中。
有利的是，提供包括上冷却表面和下冷却表面的半导体，两个冷却表面由同一单规引线框架提供。有利的是，不需要堆叠结构来提供上冷却表面。有利的是，向上弯曲的、向下弯曲的引线框架可以设置有平行的裸片焊盘，因此，冷却表面可设置在与外封装体表面相同的平面中，而不需要会施加附加的应力的任何磨削或任何进一步的调整步骤。有利的是，在模制工艺中，没有模制溢料沉积在由平行的裸片焊盘提供的冷却表面上。有利的是，可以以较少的制造步骤提供双面冷却式封装体。
图7包括图7A至7C，并且示出了根据本公开的第四方面的半导体封装体的一个示例，该示例示出了在封装体的上表面处具有用于顶侧冷却目的的暴露的半导体裸片的布置方式。在图7A中仅描绘了半导体封装体的左半部分，右半部分可以以相同的方式布置。图7的半导体封装体800包括引线框架结构810、围绕引线框架结构810的至少一部分设置的模制化合物820，其中，所述引线框架结构810包括裸片连接区域811和多个引线812，模制化合物820可以包括第一主面820A和与第一主面820A相反的第二面820B。模制化合物820还包括形成在第一主面820A中的凹部820A.1和设置在凹部820A.1中的半导体裸片830。半导体裸片830可以通过金属柱840、特别是Cu柱连接到裸片连接区域811。半导体裸片830暴露于外部。
因此，第四方面的半导体封装体可以被称为散热增强式封装体，因为在半导体裸片830中产生的多余热量将不仅通过Cu柱840和引线框架结构810，而且还通过半导体裸片830的上表面消散到外部、特别是消散到外部散热器，特别是经由热界面材料消散到外部散热器。
根据第四方面的半导体封装体的一个示例，凹部820A.1的尺寸对应于半导体裸片830的尺寸，使得当半导体裸片830嵌入凹部820A.1中时，半导体裸片830的上表面将与模制化合物820的第一主面820A共面。
根据诸如图7所示的第四方面的半导体封装体的一个示例，凹部820A.1形成在第一主面820A中，即远离引线设置的上主面中。然而，替代性地，凹部也可以形成在下主面820B中，下面将示出其中一个示例。
根据第四方面的半导体封装体的一个示例，引线框架结构810包括平面部分和弯曲部分。平面部分包括裸片附连部分811，弯曲部分包括引线812。根据第四方面的半导体封装体的另一个示例，引线框架结构810的基本整个平面部分被模制化合物嵌埋。
根据第四方面的半导体封装体的一个示例，从图7B中可以看到，封装体的相当大的上表面被半导体裸片830的上表面占据。根据一个示例，封装体的上表面的60％或更多、更具体地70％或更多、更具体地80％或更多、更具体地90％或更多可以被半导体裸片830的上表面占据。
根据第四方面的半导体封装体的一个示例，模制化合物可以包括两个或更多个半导体裸片，所述两个或更多个半导体裸片可以设置在相应的两个或更多个凹部中，在这种情况下，集成和散热增强性能这两个方面可以被最佳地组合。根据另一个示例，第一裸片可以是功率半导体裸片，第二裸片可以是驱动器裸片、控制器裸片、功率管理裸片或者任何类型的信号处理裸片中的任一个。所述裸片可以设置在形成于模制化合物的第一主面和第二主面中的任一个中或相反的主面中的相应的凹部中。下面将给出其特定的示例。
根据第四方面的半导体封装体的一个示例，该半导体封装体基于单规引线框架。与双规引线框相比，已知单规引线框是相对便宜的。
根据第四方面的半导体封装体的一个示例，该半导体封装体可以以有引线式封装体或无引线式封装体中的任一种的形式来制造。如图7、8和9所示的示例是有引线式封装体，图10所示的示例是无引线式封装体。
图8包括图8A至8C，并且示出了根据本公开的第四方面的半导体封装体的一个示例，该示例示出了在封装体的底表面处具有用于底侧冷却目的的暴露的半导体裸片的布置方式。图8的半导体封装体900包括引线框架结构910、围绕引线框架结构910的至少一部分设置的模制化合物920，其中，所述引线框架结构910包括两个裸片连接区域911.1和911.2以及多个引线912，模制化合物920可以包括第一主面920A和与第一主面920A相反的第二主面920B。此外，模制化合物920还包括形成在第二主面920B中的凹部920B.1和设置在凹部920B.1中的半导体裸片930。半导体裸片930可以通过金属柱940、特别是Cu柱连接到裸片连接区域911.1和911.2。半导体裸片930暴露于外部。
根据图8的半导体封装体的一个示例，半导体裸片930包括将其焊接在客户端的PCB上的背侧金属化部。根据半导体封装体的一个示例，半导体裸片930是IGBT晶体管，所述IGBT晶体管包括在其上表面上的源极焊盘和栅极焊盘以及在其下表面上的漏极焊盘，其中，漏极焊盘通常基本上覆盖半导体裸片930的整个背侧主面。两个裸片连接区域911.1和911.2通过金属柱940分别相应地连接到源极焊盘和栅极焊盘。
图9包括图9A至9E，并且示出了根据本公开的第四方面的半导体封装体的一个示例，该示例示出了在封装体的相反侧上具有两个暴露的半导体裸片的布置方式。图9的半导体封装体1000包括引线框架结构1010、围绕引线框架结构1010的至少一部分设置的模制化合物1020，其中，所述引线框架结构1010包括裸片连接区域1011和多个引线1012，模制化合物1020可以包括第一主面1020A和与第一主面1020A相反的第二主面1020B。此外，模制化合物1020还包括形成在第一主面1020A中的第一凹部和形成在第二主面1020B中的第二凹部，第一半导体裸片1030设置在第一凹部中，第二半导体裸片1031设置在第二凹部中。半导体裸片1030和1031可以通过金属柱、特别是Cu柱连接到裸片连接区域1011。半导体裸片1030和1031都暴露于外部，以允许进行双面冷却，其中，半导体封装体1000可以安装在PCB上，使得多余热量将通过第二半导体裸片1031的下主面消散到PCB，另外，散热器可以安装到第一半导体裸片1030上，使得甚至更多的多余热量将通过第一半导体裸片1030的上主面消散到散热器。
图10包括图10A至10D，并且示出了根据本公开的第四方面的半导体封装体的一个示例，该示例示出了在无引线式半导体封装体的相反侧具有两个暴露的半导体裸片的布置方式。图10的半导体封装体1100包括引线框架结构1110、围绕引线框架结构1110的至少一部分设置的模制化合物1120，其中，所述引线框架结构1110包括裸片连接区域1111和多个引线1112，模制化合物1120可以包括第一主面1120A和与第一主面1120A相反的第二主面1120B。此外，模制化合物1120还包括形成在第一主面1120A中的第一凹部和形成在第二主面1120B中的第二凹部，第一半导体裸片1130设置在第一凹部中，第二半导体裸片1131设置在第二凹部中。半导体裸片1130和1131可以通过金属柱、特别是Cu柱连接到裸片连接区域1111。半导体裸片1130和1131都暴露于外部，以允许进行双面冷却，其中，半导体封装体1100可以安装在PCB上，使得多余热量将通过第二半导体裸片1131的下主面消散到PCB，另外，散热器可以安装到第一半导体裸片1130上，使得甚至更多的多余热量将通过第一半导体裸片1130的上主面消散到散热器。此外，热量不仅可以通过半导体裸片1130和1131消散，而且还可以通过例如图10A和10B中的椭圆形框选区域中的裸片连接区域消散，在椭圆形框选区域中，热量可以通过第二半导体裸片1131的下主面以及通过第二半导体裸片1131连接到的裸片连接区域1111消散。
虽然已经参照一个或两个以上实施方式说明和描述了本发明，但是在不脱离所附权利要求的精神和范围的情况下，可以对所示的示例进行改变和/或修改。特别是在由上述结构执行的各种功能方面，除非另有说明，否则用于描述这种结构的术语旨在对应于执行所描述的结构的特定功能的任何结构(例如，在功能上是等同的)，即使在结构上不等同于本文所示的本发明的示例性实施方式中的执行该功能的所公开的结构。
虽然本公开的特殊特征或方面可能参照的是多个实施方式中的仅一个实施方式被公开，但是对于任何给定的或特殊的应用来说可能期望的和有利的，这样的特征或方面可以与其它实施方式的一个或两个以上其它特征或方面组合。此外，就具体实施方式部分或权利要求书中使用的术语“包含”、“具有”、“含有”或其它变体而言，这些术语旨在以类似于术语“包括”的方式为开放式包含。另外，术语“示例性”仅仅是表示作为示例，而不是最好的或最佳的。还应当理解的是，为了简单和易于理解的目的，本文所描绘的特征和/或元件相对于彼此以特殊的尺寸关系示出，实际尺寸可以与本文所示的尺寸明显不同。

Claims (15)

1.一种待包括在半导体封装体中的引线框架，所述引线框架包括：
第一裸片焊盘和至少一个第二裸片焊盘；
多个接触焊盘，其中，所述接触焊盘的下表面和所述第一裸片焊盘的下表面布置在第一平面上；以及
所述第二裸片焊盘的上表面布置在第二平面上，所述第二平面与所述第一平面相距半导体封装体的总厚度；
其中，所述多个接触焊盘中的第一数量的接触焊盘布置在所述第一裸片焊盘的两个相反侧上并且与所述第一裸片焊盘一体地形成；以及
其中，所述多个接触焊盘中的第二数量的接触焊盘布置在所述第二裸片焊盘的两个相反侧上并且与所述第二裸片焊盘一体地形成。
2.根据权利要求1所述的引线框架，其中，所述第一裸片焊盘、所述第二裸片焊盘和所述多个接触焊盘具有相同的引线框架厚度。
3.根据权利要求1所述的引线框架，其中，所述第二数量的接触焊盘包括四个接触焊盘。
4.根据前述权利要求中任一项所述的引线框架，其中，所述引线框架还包括：
布置在位于所述第一平面与所述第二平面之间的第三平面上且平行于所述第一平面和所述第二平面的接合焊盘和第三裸片衬焊盘中的至少一个，所述接合焊盘和所述第三裸片焊盘中的所述至少一个分别与所述多个接触焊盘中的至少一个一体地形成。
5.根据权利要求4所述的引线框架，其中，所述接合焊盘通过至少一个金属条连接到所述第二裸片焊盘。
6.一种半导体封装体，包括：
第一裸片焊盘、第二裸片焊盘和多个接触焊盘；
附连到所述第一裸片焊盘的上表面的第一裸片；以及
覆盖所述第一裸片并且限定所述半导体封装体的外表面的模制化合物，其中，所述第一裸片焊盘的下表面和所述第二裸片焊盘的上表面形成所述半导体封装体的外表面的一部分；
其中，所述多个接触焊盘的下表面和所述第一裸片焊盘的下表面形成安装表面；
其中，所述多个接触焊盘中的第一数量的接触焊盘布置在所述第一裸片焊盘的两个相反侧上并且与所述第一裸片焊盘一体地形成；以及
其中，所述多个接触焊盘中的第二数量的接触焊盘布置在所述第二裸片焊盘的两个相反侧上并且与所述第二裸片焊盘一体地形成。
7.根据权利要求6所述的半导体封装体，其中，所述半导体封装体还包括：
第一接合焊盘，所述第一接合焊盘布置在位于由所述第一裸片焊盘限定的第一平面与由所述第二裸片焊盘限定的第二平面之间的第三平面上且平行于所述第一平面和所述第二平面，所述第一接合焊盘与所述多个接触焊盘中的至少一个一体地形成。
8.根据权利要求7所述的半导体封装体，其中，所述半导体封装体还包括：
金属夹，所述金属夹附连到所述第一裸片的上表面和所述第一接合焊盘的上表面，其中，所述第一接合焊盘通过至少一个金属条连接到所述第二裸片焊盘。
9.根据权利要求7所述的半导体封装体，其中，所述半导体封装体还包括：
附连到所述第二裸片焊盘的下表面的第二裸片。
10.根据权利要求9所述的半导体封装体，其中，所述半导体封装体还包括：
布置在所述第三平面上的第二接合焊盘，其中，所述第二裸片电连接到所述第二接合焊盘，所述第一裸片电连接到所述第一接合焊盘。
11.根据权利要求9所述的半导体封装体，其中，所述半导体封装体还包括：
布置在所述第三平面上的第三裸片焊盘；以及
附连到所述第三裸片焊盘的上表面的第三裸片，其中，所述第三裸片电连接到所述第一裸片。
12.一种形成半导体封装体的方法，所述方法包括：
提供引线框架，所述引线框架包括：
第一裸片焊盘和第二裸片焊盘；
多个接触焊盘，其中，所述接触焊盘的下表面和所述第一裸片焊盘的下表面布置在第一平面上；
其中，所述第二裸片焊盘的上表面布置在第二平面上，所述第二平面与所述第一平面相距待形成的半导体封装体的总厚度；
其中，所述多个接触焊盘中的第一数量的接触焊盘布置在所述第一裸片焊盘的两个相反侧上并且与所述第一裸片焊盘一体地形成；以及
其中，所述多个接触焊盘中的第二数量的接触焊盘布置在所述第二裸片焊盘的两个相反侧上并且与所述第二裸片焊盘一体地形成；
将第一裸片附连在所述第一裸片焊盘的上表面上；
在模具中模制所述半导体封装体，以使所述模制化合物在所述第一平面上形成半导体封装体的下表面并且在所述第二平面上形成半导体封装体的上表面。
13.根据权利要求12所述的方法，其中，提供引线框架还包括：
在引线框架中提供布置在位于所述第一平面与所述第二平面之间的第三平面上的第一接合焊盘，所述第一接合焊盘与所述第一平面和所述第二平面平行，所述第一接合焊盘与所述多个接触焊盘中的至少一个一体地形成；以及
将金属夹附连到所述第一裸片的上表面和所述第一接合焊盘的上表面，其中，所述第一接合焊盘通过至少一个金属条连接到所述第二裸片焊盘。
14.根据权利要求12所述的方法，其中，提供引线框架还包括：
提供布置在所述第三平面上的第二接合焊盘；所述方法还包括：
将第二裸片附连到所述第二裸片焊盘的下表面；以及
将所述第二裸片电连接到所述第二接合焊盘并将所述第一裸片电连接到所述第一接合焊盘。
15.根据权利要求12或14所述的方法，其中，提供引线框还包括：
提供布置在所述第三平面上的第三裸片焊盘；所述方法还包括：
将第三裸片附连到所述第三裸片焊盘的上表面；以及
将所述第一裸片电连接到所述第三裸片。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11735506B2 (en) * 2018-05-15 2023-08-22 Texas Instruments Incorporated Packages with multiple exposed pads
JP7119666B2 (ja) * 2018-07-09 2022-08-17 株式会社アイシン スイッチング素子ユニット及びスイッチング素子モジュール

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050161785A1 (en) * 2004-01-28 2005-07-28 Tetsuya Kawashima Semiconductor device
US20070080437A1 (en) * 2005-09-22 2007-04-12 Stats Chippac Ltd. Integrated circuit package system
CN101273452A (zh) * 2005-09-06 2008-09-24 宇芯（毛里求斯）控股有限公司 用于半导体封装的裸片焊盘
US20090294936A1 (en) * 2008-05-28 2009-12-03 Yong Liu Four mosfet full bridge module
CN202996821U (zh) * 2011-12-16 2013-06-12 瑞萨电子株式会社 半导体装置
CN104766837A (zh) * 2014-01-02 2015-07-08 矽品精密工业股份有限公司 半导体封装件及其制法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661408A (ja) * 1992-08-10 1994-03-04 Rohm Co Ltd 表面実装型半導体装置
US9431327B2 (en) 2014-05-30 2016-08-30 Delta Electronics, Inc. Semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050161785A1 (en) * 2004-01-28 2005-07-28 Tetsuya Kawashima Semiconductor device
CN101273452A (zh) * 2005-09-06 2008-09-24 宇芯（毛里求斯）控股有限公司 用于半导体封装的裸片焊盘
US20070080437A1 (en) * 2005-09-22 2007-04-12 Stats Chippac Ltd. Integrated circuit package system
US20090294936A1 (en) * 2008-05-28 2009-12-03 Yong Liu Four mosfet full bridge module
CN202996821U (zh) * 2011-12-16 2013-06-12 瑞萨电子株式会社 半导体装置
CN104766837A (zh) * 2014-01-02 2015-07-08 矽品精密工业股份有限公司 半导体封装件及其制法

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